JP2001144274A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JP2001144274A JP2001144274A JP32693599A JP32693599A JP2001144274A JP 2001144274 A JP2001144274 A JP 2001144274A JP 32693599 A JP32693599 A JP 32693599A JP 32693599 A JP32693599 A JP 32693599A JP 2001144274 A JP2001144274 A JP 2001144274A
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板の製造コスト削減を図ると共に、
プロセス途中のパーティクルの発生等の原因で歩留まり
を低下させないようにする。 【解決手段】 酸化膜３を介して、ベースウェハ１及び
ボンドウェハ２の主面同士が向かい合うように２枚のウ
ェハを結合させる。この結合工程を終了した後に、結合
ウェハの端部にベベリング処理を施す。そして、結合ウ
ェハ４のうちボンドウェハ２側の裏面を平面研削および
鏡面研磨して所定のＳＯＩ層厚さにする。このように、
結合熱処理終了後にベベリング処理を行うことで、従来
必要であったエッジ研削又はマスキングテープ貼りやア
ルカリエッチングの工程を削減でき、ＳＯＩウェハの製
造コスト削減を図れる。また、従来避けることのできな
かったテラス構造をなくすことができ、工程途中にテラ
ス部から堆積膜が剥離することによるパーティクルの発
生を抑制し、歩留まりの低下を防げる。
プロセス途中のパーティクルの発生等の原因で歩留まり
を低下させないようにする。 【解決手段】 酸化膜３を介して、ベースウェハ１及び
ボンドウェハ２の主面同士が向かい合うように２枚のウ
ェハを結合させる。この結合工程を終了した後に、結合
ウェハの端部にベベリング処理を施す。そして、結合ウ
ェハ４のうちボンドウェハ２側の裏面を平面研削および
鏡面研磨して所定のＳＯＩ層厚さにする。このように、
結合熱処理終了後にベベリング処理を行うことで、従来
必要であったエッジ研削又はマスキングテープ貼りやア
ルカリエッチングの工程を削減でき、ＳＯＩウェハの製
造コスト削減を図れる。また、従来避けることのできな
かったテラス構造をなくすことができ、工程途中にテラ
ス部から堆積膜が剥離することによるパーティクルの発
生を抑制し、歩留まりの低下を防げる。
Description
【０００１】
【発明の属する技術分野】本発明は、複合ＩＣ、ＬＳＩ
を含む半導体装置一般に用いられる半導体基板の製造方
法に関する。
を含む半導体装置一般に用いられる半導体基板の製造方
法に関する。
【０００２】
【従来の技術】半導体基板上に中間絶縁膜を介して半導
体層が配設されるＳＯＩ（シリコンオンインシュレー
タ）半導体装置は、バイポーラ、ＭＯＳ、パワー素子等
の複数の種類の素子を１チップに搭載するもの、例えば
複合ＩＣや高耐圧ＩＣおよび高速低消費電力が要求され
る携帯機器用ＬＳＩに用いるのに好適である。
体層が配設されるＳＯＩ（シリコンオンインシュレー
タ）半導体装置は、バイポーラ、ＭＯＳ、パワー素子等
の複数の種類の素子を１チップに搭載するもの、例えば
複合ＩＣや高耐圧ＩＣおよび高速低消費電力が要求され
る携帯機器用ＬＳＩに用いるのに好適である。
【０００３】ＳＯＩ半導体装置を製造するには、基板と
してＳｉＯ2のような絶縁物からなる非常に抵抗の高い
層の上に高品質の結晶性半導体層が形成されたいわゆる
ＳＯＩ基板が必要である。このようなＳＯＩ基板の製造
方法としては、従来、貼り合わせ法が知られていた。こ
の方法は、少なくとも主面側が鏡面研磨された第１の半
導体基板よりなるベースウェハと、少なくとも主面側が
鏡面研磨された第２の半導体基板よりなるボンドウェハ
を用い、両者のうち少なくともいずれか一方の主面に酸
化膜を形成したのち、該２枚のウェハの主面同士を清浄
雰囲気中で接着し、さらに、高温の結合熱処理を行って
２枚のウェハを結合させたのち、結合ウェハのボンド側
裏面を平面研削および鏡面研磨してデバイス特性上必要
な所定のＳＯＩ層厚さにすることでＳＯＩ基板を製造し
ている。
してＳｉＯ2のような絶縁物からなる非常に抵抗の高い
層の上に高品質の結晶性半導体層が形成されたいわゆる
ＳＯＩ基板が必要である。このようなＳＯＩ基板の製造
方法としては、従来、貼り合わせ法が知られていた。こ
の方法は、少なくとも主面側が鏡面研磨された第１の半
導体基板よりなるベースウェハと、少なくとも主面側が
鏡面研磨された第２の半導体基板よりなるボンドウェハ
を用い、両者のうち少なくともいずれか一方の主面に酸
化膜を形成したのち、該２枚のウェハの主面同士を清浄
雰囲気中で接着し、さらに、高温の結合熱処理を行って
２枚のウェハを結合させたのち、結合ウェハのボンド側
裏面を平面研削および鏡面研磨してデバイス特性上必要
な所定のＳＯＩ層厚さにすることでＳＯＩ基板を製造し
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
貼り合わせＳＯＩ基板の製造方法においては、図６に示
すように、予め狙いのウェハ径に成形された２枚のミラ
ーウェハ５１、５２を酸化膜５３を介して貼り合わせた
後（図６（ａ））、ボンド側ウェハ５２の周辺から数ｍ
ｍの端部をエッジ研削により接合界面近傍まで除去し
（図６（ｂ））、しかる後、ＮａＯＨ等のアルカリ溶液
中に浸漬し酸化膜５３（ＳｉＯ2）面を露出させ（図６
（ｃ））、ボンド側ウェハ５２を平面研削（図６
（ｄ））、及び鏡面研磨（図６（ｅ））していた。しか
しこの方法では、エッジ研削、アルカリエッチという工
程が必要であり、ＳＯＩ基板の製造工程における工数の
増加、スループットの低下によるコスト増加の要因とな
っていた。
貼り合わせＳＯＩ基板の製造方法においては、図６に示
すように、予め狙いのウェハ径に成形された２枚のミラ
ーウェハ５１、５２を酸化膜５３を介して貼り合わせた
後（図６（ａ））、ボンド側ウェハ５２の周辺から数ｍ
ｍの端部をエッジ研削により接合界面近傍まで除去し
（図６（ｂ））、しかる後、ＮａＯＨ等のアルカリ溶液
中に浸漬し酸化膜５３（ＳｉＯ2）面を露出させ（図６
（ｃ））、ボンド側ウェハ５２を平面研削（図６
（ｄ））、及び鏡面研磨（図６（ｅ））していた。しか
しこの方法では、エッジ研削、アルカリエッチという工
程が必要であり、ＳＯＩ基板の製造工程における工数の
増加、スループットの低下によるコスト増加の要因とな
っていた。
【０００５】また図７に示す別の従来技術によるＳＯＩ
基板の製造方法では、予め狙いのウェハ径に成形された
２枚のミラーウェハ６１、６２を酸化膜６３を介して貼
り合わせた後（図７（ａ））、一方のウェハ６２を所定
のＳＯＩ厚さ近傍まで平面研削を行い（図７図
（ｂ））、ウェハ外周から数ｍｍを残して、ＳＯＩ側表
面を耐酸性のマスキングテープ６４で覆いフッ酸硝酸混
液中に浸して端部のＳｉを除去し酸化膜６３（Ｓｉ
Ｏ2）面を露出させ（図７（ｃ））、鏡面研磨（図７
（ｄ））を行っていた。しかしこの方法では、マスキン
グテープ貼付け等が必要とされ、先の図６に示した方法
と同様、ＳＯＩ基板の製造工程における工数の増加、ス
ループットの低下によるコスト増加の要因となってい
た。
基板の製造方法では、予め狙いのウェハ径に成形された
２枚のミラーウェハ６１、６２を酸化膜６３を介して貼
り合わせた後（図７（ａ））、一方のウェハ６２を所定
のＳＯＩ厚さ近傍まで平面研削を行い（図７図
（ｂ））、ウェハ外周から数ｍｍを残して、ＳＯＩ側表
面を耐酸性のマスキングテープ６４で覆いフッ酸硝酸混
液中に浸して端部のＳｉを除去し酸化膜６３（Ｓｉ
Ｏ2）面を露出させ（図７（ｃ））、鏡面研磨（図７
（ｄ））を行っていた。しかしこの方法では、マスキン
グテープ貼付け等が必要とされ、先の図６に示した方法
と同様、ＳＯＩ基板の製造工程における工数の増加、ス
ループットの低下によるコスト増加の要因となってい
た。
【０００６】さらに、これら従来の方法で製造したＳＯ
Ｉウェハは、外周部においてベースウェハが外側に突出
したテラス構造となる。これは、デバイス形成用に使用
できるボンドウェハ側の有効領域が減少するという問題
があるのみならず、デバイス形成プロセス途中でテラス
構造部に残留した種々の堆積膜に起因して、又は素子間
分離のためのトレンチエッチング時にベースウェハ端部
のＳｉが露出してブラックシリコンの発生を誘発させた
りして、甚だしい場合は、後工程でそれらが剥離し、汚
染源、パーティクル源となって歩留まり低下を引き起こ
す原因になるという問題がある。
Ｉウェハは、外周部においてベースウェハが外側に突出
したテラス構造となる。これは、デバイス形成用に使用
できるボンドウェハ側の有効領域が減少するという問題
があるのみならず、デバイス形成プロセス途中でテラス
構造部に残留した種々の堆積膜に起因して、又は素子間
分離のためのトレンチエッチング時にベースウェハ端部
のＳｉが露出してブラックシリコンの発生を誘発させた
りして、甚だしい場合は、後工程でそれらが剥離し、汚
染源、パーティクル源となって歩留まり低下を引き起こ
す原因になるという問題がある。
【０００７】本発明は上記問題点に鑑みなされたもの
で、ＳＯＩウェハの製造コスト削減を図るとともに、デ
バイス形成プロセス途中のパーティクルの発生等の原因
で歩留まりを低下させてしまうのを抑制することのでき
るＳＯＩ半導体基板の製造方法を提供することを目的と
するものである。
で、ＳＯＩウェハの製造コスト削減を図るとともに、デ
バイス形成プロセス途中のパーティクルの発生等の原因
で歩留まりを低下させてしまうのを抑制することのでき
るＳＯＩ半導体基板の製造方法を提供することを目的と
するものである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、少なくとも主面が鏡面
研磨された第１の半導体基板よりなるベースウェハ
（１）と、少なくとも主面が鏡面研磨された第２の半導
体基板よりなるボンドウェハ（２）とを用意し、ベース
ウェハ及びボンドウェハのうち少なくともいずれか一方
の主面に酸化膜（３）を形成する工程と、ベースウェハ
及びボンドウェハの主面同士が向かい合うように、酸化
膜を介してベースウェハ及びボンドウェハを結合させ結
合ウェハを形成する工程と、結合ウェハのうちボンドウ
ェハ側の裏面を平面研削および鏡面研磨して所定のＳＯ
Ｉ層厚さにする工程と、を含む貼り合わせＳＯＩウェハ
の製造方法において、結合工程を終了した後に、結合ウ
ェハの端部にベベリング処理を施すことを特徴としてい
る。
め、請求項１に記載の発明では、少なくとも主面が鏡面
研磨された第１の半導体基板よりなるベースウェハ
（１）と、少なくとも主面が鏡面研磨された第２の半導
体基板よりなるボンドウェハ（２）とを用意し、ベース
ウェハ及びボンドウェハのうち少なくともいずれか一方
の主面に酸化膜（３）を形成する工程と、ベースウェハ
及びボンドウェハの主面同士が向かい合うように、酸化
膜を介してベースウェハ及びボンドウェハを結合させ結
合ウェハを形成する工程と、結合ウェハのうちボンドウ
ェハ側の裏面を平面研削および鏡面研磨して所定のＳＯ
Ｉ層厚さにする工程と、を含む貼り合わせＳＯＩウェハ
の製造方法において、結合工程を終了した後に、結合ウ
ェハの端部にベベリング処理を施すことを特徴としてい
る。
【０００９】このように、結合熱処理終了後にベベリン
グ処理を行うことで、従来の貼り合わせＳＯＩウェハの
製造工程で必要であったエッジ研削またはマスキングテ
ープ貼りとアルカリエッチングの工程を削減することが
でき、ＳＯＩウェハの製造コスト削減を図ることが出来
る。また、従来のＳＯＩウェハの製造方法では避けるこ
とのできなかったウェハ外周部におけるテラス構造をな
くすことができ、デバイス形成プロセス途中においてテ
ラス構造部の存在に起因した汚染あるいはパーティクル
の発生は抑制され、歩留まりの低下を防ぐことができる
という効果がある。
グ処理を行うことで、従来の貼り合わせＳＯＩウェハの
製造工程で必要であったエッジ研削またはマスキングテ
ープ貼りとアルカリエッチングの工程を削減することが
でき、ＳＯＩウェハの製造コスト削減を図ることが出来
る。また、従来のＳＯＩウェハの製造方法では避けるこ
とのできなかったウェハ外周部におけるテラス構造をな
くすことができ、デバイス形成プロセス途中においてテ
ラス構造部の存在に起因した汚染あるいはパーティクル
の発生は抑制され、歩留まりの低下を防ぐことができる
という効果がある。
【００１０】なお、請求項２に示すように、第１及び第
２の半導体基板として、その外径が最終的に出来上がる
ＳＯＩウェハの外径よりも大きな外径を持つ半導体基板
を用いれば、ベベリング加工による径の縮小を見込むこ
とができる。
２の半導体基板として、その外径が最終的に出来上がる
ＳＯＩウェハの外径よりも大きな外径を持つ半導体基板
を用いれば、ベベリング加工による径の縮小を見込むこ
とができる。
【００１１】例えば、請求項３に示すように、結合ウェ
ハの端部に施すベベリング処理は、結合工程を終了した
後、平面研削前に行うことができる。また、請求項４に
示すように、平面研削終了後、鏡面研磨前に行うことが
できる。また、請求項５に示すように、鏡面研磨終了後
に行ってもよい。
ハの端部に施すベベリング処理は、結合工程を終了した
後、平面研削前に行うことができる。また、請求項４に
示すように、平面研削終了後、鏡面研磨前に行うことが
できる。また、請求項５に示すように、鏡面研磨終了後
に行ってもよい。
【００１２】請求項６に記載の発明においては、第１及
び第２の半導体基板として、ベベリング処理が施されて
いない半導体基板を用いることを特徴としている。
び第２の半導体基板として、ベベリング処理が施されて
いない半導体基板を用いることを特徴としている。
【００１３】結合ウェハをベベリング処理することによ
って、２枚のウェハそれぞれをベベリング処理する必要
がなくなるため、２枚のウェハとしてベベリング処理が
施されていない半導体基板を用いることが可能である。
って、２枚のウェハそれぞれをベベリング処理する必要
がなくなるため、２枚のウェハとしてベベリング処理が
施されていない半導体基板を用いることが可能である。
【００１４】ただし、請求項７に示すように、第１及び
第２の半導体基板として、ベベリング処理が施されてい
る半導体基板を用いてもよい。
第２の半導体基板として、ベベリング処理が施されてい
る半導体基板を用いてもよい。
【００１５】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１６】
【発明の実施の形態】（第１実施形態）本発明の第１実
施形態を図に基づいて説明する。図１は、ＳＯＩ基板の
製造工程を示している。以下、図１に基づいて本実施形
態におけるＳＯＩ基板の製造方法を説明する。
施形態を図に基づいて説明する。図１は、ＳＯＩ基板の
製造工程を示している。以下、図１に基づいて本実施形
態におけるＳＯＩ基板の製造方法を説明する。
【００１７】〔図１（ａ）に示す工程〕まず、少なくと
も一方の主面が鏡面研磨された第１の半導体基板として
のベースウェハ１と、少なくとも一方の主面が鏡面研磨
された第２の半導体基板としてのボンドウェハ２を用意
する。そして、両ウェハのうち少なくともいずれか一方
の主面に例えば酸化性雰囲気中１０５０℃の熱処理を行
って１μｍ程度の酸化膜（ＳｉＯ2）３を形成した後、
２枚のウェハの主面同士が向かい合うように清浄雰囲気
中で接着し、例えば酸化性もしくは窒素雰囲気中で１１
００℃，１Ｈｒ程度の結合熱処理を行い結合ウェハ４を
作成する。
も一方の主面が鏡面研磨された第１の半導体基板として
のベースウェハ１と、少なくとも一方の主面が鏡面研磨
された第２の半導体基板としてのボンドウェハ２を用意
する。そして、両ウェハのうち少なくともいずれか一方
の主面に例えば酸化性雰囲気中１０５０℃の熱処理を行
って１μｍ程度の酸化膜（ＳｉＯ2）３を形成した後、
２枚のウェハの主面同士が向かい合うように清浄雰囲気
中で接着し、例えば酸化性もしくは窒素雰囲気中で１１
００℃，１Ｈｒ程度の結合熱処理を行い結合ウェハ４を
作成する。
【００１８】〔図１（ｂ）に示す工程〕次に、上記結合
ウェハ４のうちボンド側ウェハ２の裏面（接合面と反対
側の主面）から平面研削を行い、狙いのＳＯＩ厚近傍の
厚さまで薄く削る。この時、研削は荒研削から仕上げ研
削へと適宜砥石の番手を変えて研削し、なるべく研削に
よる破砕層が深くまで残らないようにすることが望まし
い。
ウェハ４のうちボンド側ウェハ２の裏面（接合面と反対
側の主面）から平面研削を行い、狙いのＳＯＩ厚近傍の
厚さまで薄く削る。この時、研削は荒研削から仕上げ研
削へと適宜砥石の番手を変えて研削し、なるべく研削に
よる破砕層が深くまで残らないようにすることが望まし
い。
【００１９】〔図１（ｃ）に示す工程〕次に、上記平面
研削を終了した結合ウェハ４の端部を砥石を使ってベベ
リング処理（面取り加工）する。このベベリング処理
は、図２に示すような略円形状の凹部を有する砥石５を
用いて行われる。この時、酸化膜３のうち結合ウェハ４
の端部および裏面に位置する部分は、砥石５の焼き付き
や摩耗を防ぐ目的で、予め希フッ酸溶液ディップ等の手
段で取り除いておく。ただし、結合界面の埋め込み部分
の酸化膜３が厚い場合には応力の影響でウェハ４に反り
が生ずるので、裏面の酸化膜３を意図的に残すようにす
るのが望ましい。このためには例えばポットチャックの
ような冶具を用いる等で、酸化膜３のうちベースウェハ
２の端部に位置する部分のみを除去し裏面の酸化膜を残
すようにしても良い。
研削を終了した結合ウェハ４の端部を砥石を使ってベベ
リング処理（面取り加工）する。このベベリング処理
は、図２に示すような略円形状の凹部を有する砥石５を
用いて行われる。この時、酸化膜３のうち結合ウェハ４
の端部および裏面に位置する部分は、砥石５の焼き付き
や摩耗を防ぐ目的で、予め希フッ酸溶液ディップ等の手
段で取り除いておく。ただし、結合界面の埋め込み部分
の酸化膜３が厚い場合には応力の影響でウェハ４に反り
が生ずるので、裏面の酸化膜３を意図的に残すようにす
るのが望ましい。このためには例えばポットチャックの
ような冶具を用いる等で、酸化膜３のうちベースウェハ
２の端部に位置する部分のみを除去し裏面の酸化膜を残
すようにしても良い。
【００２０】〔図１（ｄ）に示す工程〕ベベリング処理
が終了したならば、次に鏡面研磨を行う。これにより、
ＳＯＩウェハが構成される。なお、この鏡面研磨は通常
行われているように、１次研磨、２次研磨、仕上げ研磨
の順に行い所定のＳＯＩ厚でデバイスグレードの鏡面を
得る。最後に洗浄を行ってＳＯＩ基板が完成する。
が終了したならば、次に鏡面研磨を行う。これにより、
ＳＯＩウェハが構成される。なお、この鏡面研磨は通常
行われているように、１次研磨、２次研磨、仕上げ研磨
の順に行い所定のＳＯＩ厚でデバイスグレードの鏡面を
得る。最後に洗浄を行ってＳＯＩ基板が完成する。
【００２１】上記実施形態において、最初に用いる第１
および第２の半導体基板としてのベースウェハ１及びボ
ンドウェハ２の外径は、出来上がりの（結合ウェハ４を
ベベリング処理した後に要求される）ＳＯＩウェハの外
径よりも大きい半導体基板を用いることが望ましい。何
故ならば、ベベリング処理（図１（ｃ）参照）において
は、ウェハ端部の面取りを行う結果、ウェハの外径も小
さくなる場合があるからである。
および第２の半導体基板としてのベースウェハ１及びボ
ンドウェハ２の外径は、出来上がりの（結合ウェハ４を
ベベリング処理した後に要求される）ＳＯＩウェハの外
径よりも大きい半導体基板を用いることが望ましい。何
故ならば、ベベリング処理（図１（ｃ）参照）において
は、ウェハ端部の面取りを行う結果、ウェハの外径も小
さくなる場合があるからである。
【００２２】また、上記実施形態においては、最初に用
いる第１および第２の半導体基板としてのベースウェハ
１及びボンドウェハ２の端部にはベベリング処理を行っ
ていないものを使用している。すなわち、インゴットか
らスライシングしたウェハにラッピング、エッチング、
洗浄を行った状態のウェハを用い、２枚のウェハ１、２
を結合した後、結合ウェハ４を一体としてベベリングす
る。これにより、従来行われていた第１および第２の半
導体基板それぞれのベベリング工程を削減することがで
きる。
いる第１および第２の半導体基板としてのベースウェハ
１及びボンドウェハ２の端部にはベベリング処理を行っ
ていないものを使用している。すなわち、インゴットか
らスライシングしたウェハにラッピング、エッチング、
洗浄を行った状態のウェハを用い、２枚のウェハ１、２
を結合した後、結合ウェハ４を一体としてベベリングす
る。これにより、従来行われていた第１および第２の半
導体基板それぞれのベベリング工程を削減することがで
きる。
【００２３】また、上記実施形態においては、ウェハ接
合後にベベリング処理を行い、最終的に出来あがるＳＯ
Ｉ基板の略半分の厚みのところで径が最大となるよう
に、ボンドウェハ、ベースウェハ共に面取り加工され
る。従って、平面研削、鏡面研磨によって薄膜化された
後の貼り合わせＳＯＩ基板は、その断面形状が特にその
表面の研磨面において一枚の鏡面ウェハと同じになると
共に、周縁部には外見的にもなだらかな面取りがなさ
れ、いわゆるテラス構造が形成されない。また、同構造
のＳＯＩ基板を略同径のボンドウェハ、ベースウェハを
用いて形成することができる。
合後にベベリング処理を行い、最終的に出来あがるＳＯ
Ｉ基板の略半分の厚みのところで径が最大となるよう
に、ボンドウェハ、ベースウェハ共に面取り加工され
る。従って、平面研削、鏡面研磨によって薄膜化された
後の貼り合わせＳＯＩ基板は、その断面形状が特にその
表面の研磨面において一枚の鏡面ウェハと同じになると
共に、周縁部には外見的にもなだらかな面取りがなさ
れ、いわゆるテラス構造が形成されない。また、同構造
のＳＯＩ基板を略同径のボンドウェハ、ベースウェハを
用いて形成することができる。
【００２４】このように、本実施形態によれば、結合熱
処理終了後にベベリング処理を行うことで、従来の貼り
合わせＳＯＩウェハの製造工程で必要であったエッジ研
削またはマスキングテープ貼りとアルカリエッチングの
工程を削減することができ、ＳＯＩウェハの製造コスト
削減を図ることが出来る。また、従来のＳＯＩウェハの
製造方法では避けることのできなかったウェハ外周部に
おけるテラス構造をなくすことができる。これにより、
実際にボンドウェハ側にデバイス形成を行う際にテラス
構造部の存在に起因して従来発生していたテラス構造部
からの堆積膜剥離やテラス構造部でのブラックシリコン
の発生等によるパーティクルの発生等を抑制でき、歩留
まりの低下を防ぐことができるという効果がある。
処理終了後にベベリング処理を行うことで、従来の貼り
合わせＳＯＩウェハの製造工程で必要であったエッジ研
削またはマスキングテープ貼りとアルカリエッチングの
工程を削減することができ、ＳＯＩウェハの製造コスト
削減を図ることが出来る。また、従来のＳＯＩウェハの
製造方法では避けることのできなかったウェハ外周部に
おけるテラス構造をなくすことができる。これにより、
実際にボンドウェハ側にデバイス形成を行う際にテラス
構造部の存在に起因して従来発生していたテラス構造部
からの堆積膜剥離やテラス構造部でのブラックシリコン
の発生等によるパーティクルの発生等を抑制でき、歩留
まりの低下を防ぐことができるという効果がある。
【００２５】（第２実施形態）図３に、本発明の第２実
施形態におけるＳＯＩ基板の製造工程を示す。本実施形
態のうち第１実施形態と異なる点は、図３（ｂ）に示す
工程であり、結合後のベベリング処理を結合熱処理終了
後、平面研削前に行うことである。この場合、最終的に
出来上がるＳＯＩ基板の略半分の厚みのところで径が最
大になるような形状にベベリングする。このようにして
も第１実施形態と同様の効果が得られる。
施形態におけるＳＯＩ基板の製造工程を示す。本実施形
態のうち第１実施形態と異なる点は、図３（ｂ）に示す
工程であり、結合後のベベリング処理を結合熱処理終了
後、平面研削前に行うことである。この場合、最終的に
出来上がるＳＯＩ基板の略半分の厚みのところで径が最
大になるような形状にベベリングする。このようにして
も第１実施形態と同様の効果が得られる。
【００２６】なお、図３（ａ）に示す工程は図１（ａ）
に示すウェハ貼り合わせ工程に相当し、図３（ｃ）、
（ｄ）に示す工程は各々図１（ｂ）の平面研削、図１
（ｄ）の鏡面研磨の各工程に相当している。
に示すウェハ貼り合わせ工程に相当し、図３（ｃ）、
（ｄ）に示す工程は各々図１（ｂ）の平面研削、図１
（ｄ）の鏡面研磨の各工程に相当している。
【００２７】（第３実施形態）図４に、本発明の第３実
施形態におけるＳＯＩ基板の製造工程を示す。本実施形
態のうち第１実施形態と異なる点は、図４（ｄ）に示す
工程であり、結合後のベベリング処理を鏡面研磨終了後
に行う点である。このようにしても第１実施形態と同様
の効果が得られる。
施形態におけるＳＯＩ基板の製造工程を示す。本実施形
態のうち第１実施形態と異なる点は、図４（ｄ）に示す
工程であり、結合後のベベリング処理を鏡面研磨終了後
に行う点である。このようにしても第１実施形態と同様
の効果が得られる。
【００２８】なお、図４に示す各工程は、図１に示す各
工程のうち、図１（ｃ）に示す工程と図１（ｄ）に示す
工程の順序を入れ替えたものに相当する。
工程のうち、図１（ｃ）に示す工程と図１（ｄ）に示す
工程の順序を入れ替えたものに相当する。
【００２９】（第４実施形態）図５に、本発明の第４実
施形態におけるＳＯＩ基板の製造工程を示す。本実施形
態のうち第１実施形態と異なる点は、図５（ａ）に示す
工程であり、最初に用いる第１および第２の半導体基板
として、通常と同様ベベリング処理が施されている基板
を用いている点である。予めベベリング処理が行われて
いてもウェハの外径が大きければ、結合熱処理後に結合
ウェハを一体としてベベリング処理を行うことで、上記
第１実施形態と同じ効果を実現することができる。な
お、図５（ｂ）以降の工程については図１（ｂ）以降の
工程と同様であるが、もちろん第２〜第４実施形態のご
とくベベリング処理，平面研削，鏡面研磨の各工程の順
序を入れ替えるようにしてもよい。
施形態におけるＳＯＩ基板の製造工程を示す。本実施形
態のうち第１実施形態と異なる点は、図５（ａ）に示す
工程であり、最初に用いる第１および第２の半導体基板
として、通常と同様ベベリング処理が施されている基板
を用いている点である。予めベベリング処理が行われて
いてもウェハの外径が大きければ、結合熱処理後に結合
ウェハを一体としてベベリング処理を行うことで、上記
第１実施形態と同じ効果を実現することができる。な
お、図５（ｂ）以降の工程については図１（ｂ）以降の
工程と同様であるが、もちろん第２〜第４実施形態のご
とくベベリング処理，平面研削，鏡面研磨の各工程の順
序を入れ替えるようにしてもよい。
【図１】本発明の第１実施形態におけるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図２】ベベリング処理の様子を示す図である。
【図３】本発明の第２実施形態におけるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図４】本発明の第３実施形態におけるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図５】本発明の第４実施形態におけるＳＯＩ基板の製
造工程を示す図である。
造工程を示す図である。
【図６】従来のＳＯＩ基板の製造工程を示す図である。
【図７】従来のＳＯＩ基板の製造工程を示す図である。
１…ベースウェハ、２…ボンドウェハ、３…酸化膜、４
…結合ウェハ。
…結合ウェハ。
Claims (7)
- 【請求項１】 少なくとも主面が鏡面研磨された第１の
半導体基板よりなるベースウェハ（１）と、少なくとも
主面が鏡面研磨された第２の半導体基板よりなるボンド
ウェハ（２）とを用意し、前記ベースウェハ及び前記ボ
ンドウェハのうち少なくともいずれか一方の主面に酸化
膜（３）を形成する工程と、 前記ベースウェハ及び前記ボンドウェハの主面同士が向
かい合うように、前記酸化膜を介して前記ベースウェハ
及び前記ボンドウェハを結合させ結合ウェハを形成する
工程と、 前記結合ウェハのうち前記ボンドウェハ側の裏面を平面
研削および鏡面研磨して所定のＳＯＩ層厚さにする工程
と、を含む貼り合わせＳＯＩウェハの製造方法におい
て、 前記結合工程を終了した後に、前記結合ウェハの端部に
ベベリング処理を施すことを特徴とする半導体基板の製
造方法。 - 【請求項２】 前記第１及び第２の半導体基板として、
その外径が最終的に出来上がるＳＯＩウェハの外径より
も大きな外径を持つ半導体基板を用いることを特徴とす
る請求項１に記載の半導体基板の製造方法。 - 【請求項３】 前記結合ウェハの端部に施すベベリング
処理は、結合工程を終了した後、前記平面研削前に行う
ことを特徴とする請求項１又は２に記載の半導体基板の
製造方法。 - 【請求項４】 前記結合ウェハの端部に施すベベリング
処理は、前記平面研削終了後、前記鏡面研磨前に行うこ
とを特徴とする請求項１又は２に記載の半導体基板の製
造方法。 - 【請求項５】 前記結合ウェハの端部に施すベベリング
処理は、前記鏡面研磨終了後に行うことを特徴とする請
求項１又は２に記載の半導体基板の製造方法。 - 【請求項６】 前記第１及び第２の半導体基板として、
ベベリング処理が施されていない半導体基板を用いるこ
とを特徴とする請求項１乃至５のいずれか１つに記載の
半導体基板の製造方法。 - 【請求項７】 前記第１及び第２の半導体基板として、
ベベリング処理が施されている半導体基板を用いること
を特徴とする請求項１乃至５のいずれか１つに記載の半
導体基板の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP32693599A JP3632531B2 (ja) | 1999-11-17 | 1999-11-17 | 半導体基板の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32693599A JP3632531B2 (ja) | 1999-11-17 | 1999-11-17 | 半導体基板の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001144274A true JP2001144274A (ja) | 2001-05-25 |
| JP3632531B2 JP3632531B2 (ja) | 2005-03-23 |
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|---|---|---|---|
| JP32693599A Expired - Fee Related JP3632531B2 (ja) | 1999-11-17 | 1999-11-17 | 半導体基板の製造方法 |
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|---|---|
| JP (1) | JP3632531B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7718507B2 (en) | 2006-04-14 | 2010-05-18 | Sumco Corporation | Bonded wafer and method of producing the same |
| US8298916B2 (en) | 2010-03-02 | 2012-10-30 | Soitec | Process for fabricating a multilayer structure with post-grinding trimming |
| US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
| US8429960B2 (en) | 2010-08-24 | 2013-04-30 | Soitec | Process for measuring an adhesion energy, and associated substrates |
| US8466040B2 (en) | 2009-01-30 | 2013-06-18 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
| US8530331B2 (en) | 2006-04-10 | 2013-09-10 | Commissariat A L'energie Atomique | Process for assembling substrates with low-temperature heat treatments |
| US8679944B2 (en) | 2008-09-02 | 2014-03-25 | Soitec | Progressive trimming method |
| US9138980B2 (en) | 2010-06-22 | 2015-09-22 | Soitec | Apparatus for manufacturing semiconductor devices |
| CN106158580A (zh) * | 2015-03-25 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 晶圆减薄方法 |
| JP6292704B1 (ja) * | 2017-10-17 | 2018-03-14 | 株式会社松風 | 樹脂部分でｃａｍの保持部とを繋ぐ歯科用ｃａｄｃａｍ用被切削体とそのアダプター |
| JP2018182145A (ja) * | 2017-04-17 | 2018-11-15 | 株式会社Sumco | 多層膜ｓｏｉウェーハ及びその製造方法 |
-
1999
- 1999-11-17 JP JP32693599A patent/JP3632531B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8530331B2 (en) | 2006-04-10 | 2013-09-10 | Commissariat A L'energie Atomique | Process for assembling substrates with low-temperature heat treatments |
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| US8871611B2 (en) | 2010-08-11 | 2014-10-28 | Soitec | Method for molecular adhesion bonding at low pressure |
| US8429960B2 (en) | 2010-08-24 | 2013-04-30 | Soitec | Process for measuring an adhesion energy, and associated substrates |
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| JP2018182145A (ja) * | 2017-04-17 | 2018-11-15 | 株式会社Sumco | 多層膜ｓｏｉウェーハ及びその製造方法 |
| JP6292704B1 (ja) * | 2017-10-17 | 2018-03-14 | 株式会社松風 | 樹脂部分でｃａｍの保持部とを繋ぐ歯科用ｃａｄｃａｍ用被切削体とそのアダプター |
| JP2019072228A (ja) * | 2017-10-17 | 2019-05-16 | 株式会社松風 | 樹脂部分でｃａｍの保持部とを繋ぐ歯科用ｃａｄｃａｍ用被切削体とそのアダプター |
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|---|---|
| JP3632531B2 (ja) | 2005-03-23 |
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