JP5444648B2

JP5444648B2 - 半導体装置の製造方法

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Publication number: JP5444648B2
Application number: JP2008174271A
Authority: JP
Inventors: 直人藤島; 治雄中澤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2008-07-03
Filing date: 2008-07-03
Publication date: 2014-03-19
Anticipated expiration: 2028-07-03
Also published as: JP2010016150A

Description

この発明は、半導体装置の製造方法に関して、特にチップ内において素子単位、回路単位での電気的に絶縁された構造を持つ半導体装置の製造方法に関する。

図１３は、第１の従来例の半導体装置の要部断面図である。第１の従来例は特許文献１に開示されている。尚、図中の番号は特許文献１に記載された図面に付与された番号を用いている。
誘電体分離基板となる貼り合わせウェハ１２３（ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）ウェハ）の第２半導体基板となる貼り合わされたウェハ３にｐウェル領域４を形成し、ｐウェル領域４と離してｎバッファ領域７を形成する。ｐウェル領域４の表面層にｎ⁺エミッタ領域６を形成し、さらにｐ⁺コンタクト領域５を形成し、ｎバッファ領域７の表面層にｐ⁺コレクタ領域８を形成する。

また、同一の素子形成領域のウェハ３の表面層にｐウェル領域４と離してｎ拡散領域９およびｐ拡散領域１１を形成し、ｎ拡散領域９の表面層にｎ⁺カソード領域１０を形成し、ｐ拡散領域１１にはｐ⁺アノード領域１２を形成する。
但し、横型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）のｎ⁺エミッタ領域６と横型ダイオードが隣接する領域では、横型ＩＧＢＴのｐ⁺コンタクト領域５が横型ダイオードのｐ⁺アノード領域１２を兼ねている。

さらに、エミッタ端子Ｅとアノード端子Ａとを接続し、コレクタ端子Ｃとカソード端子Ｋとを接続する。
図１４は、第２の従来例の半導体装置の製造方法であり、同図（ａ）〜同図（ｅ）は工程順に示した要部製造工程断面図である。第２の従来例は特許文献２に開示されている。尚、図中の番号は図１３との重複を避けるために特許文献２に記載された図面に付与された番号をつぎのように変更した。１は５１、２は５２、３は５３、４は５４、５は５５、６は５６に変更した。

この第２の従来例では、ウェハ５１にトレンチ５２を形成しその壁面に絶縁膜５３を形成し（トレンチ絶縁溝を形成し）、裏面研磨しトレンチ分離領域の絶縁膜５３の底部を露出し、絶縁性ペースト５５を塗布し、ダイシングする。
図１５は、第３の従来例の半導体装置の製造方法であり、同図（ａ）〜同図（ｄ）は工程順に示した要部製造工程断面図である。第３の従来例は特許文献３に開示されている。尚、図中の番号は図１３との重複を避けるために特許文献３に記載された図面に付与された番号をつぎのように変更した。１は６１、２は６２、１０は７０、１１は７１、１２は７２に変更した。

この第３の従来例では、厚さ６２５μｍのウェハ６１を２５０μｍ厚に削り、周辺を残してさらに１００μｍ厚に薄くしている。このリブ構造では、非エッチング領域（外周部７０）を残すことで、薄ウェハ化した後のウェハ強度、反り、割れを防止している。またこの方式では、ウェハ６１の外周部７０をリブとしており、薄ウェハ化後のイオン注入、拡散、アニ−ル、デポジション、エッチングなどの半導体プロセスを適用できる利点がある。

図１６は、第４の従来例の半導体装置の製造方法であり、同図（ａ）〜同図（ｅ）は工程順に示した要部製造工程断面図である。第４の従来例は特許文献４に開示されている。尚、図中の番号は図１３との重複を避けるために特許文献４に記載された図面に付与された番号をつぎのように変更した。１０は８０、２６は９２、３０は１００、３２は１０２、３４は１０４に変更した。

この第４の従来例では、基板８０の周囲にレジスト１００を塗布してエッチング用マスクのレジスト１０２をパターニングし、基板８０の裏面８０ｂであって、裏面８０ｂの外周部以外の部分をエッチングして基板８０の厚みを減ずる。ここで、裏面８０ｂの外周部は少なくとも基板８０の能動面８０ａに形成された電子回路を含む回路形成領域に対応する領域以外の部分である。ここでは、リブ構造の形成による薄ウェハ反り矯正が目的とされているが、回路形成領域の構造は単に接続端子形成を言及するに留まっている。
特開平１０−２００１０２号公報特開２００１−１４４１７３号公報特開２００３−２４３３５６号公報特開２００４−２５３５２７号公報

図１３の場合には、貼り合わせウェハ１２３（ＳＯＩウェハ）は、ウェハ１と酸化膜２を形成した別のウェハ３を貼り合わせ、張り合わされたウェハ３を研磨して得られるため、ウェハ価格が高価であり、コスト的な課題があった。
特にＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）スキャンドライバＩＣの場合、ウェハ３上へのＩＣ製造プロセスコストの３〜４割に当たるコストが貼り合わせウェハ１２３の作製にかかっており、コストダウンの妨げとなっていた。

また、図１４の場合には、２０〜５０μｍ程度と非常に薄いウェハ１が大口径化される場合、ウェハ反り、割れなどが発生し易く、深刻な問題となる。また、絶縁層３が予め造り込んである場合、さらに薄ウェハ化での反りの影響が顕著になり、絶縁領域での割れが深刻化する。
通常、このような薄ウェハ化する場合、研磨前に金属性リングにテープでウェハを貼り付け、研磨処理を行う。そのため、研磨後にイオン注入、拡散、アニ−ル、デポジションおよびエッチングなどの半導体プロセスを施すことができない。

また、図１５や図１６のリブ構造を形成した場合は、大口径のウェハにした場合でもウェハの反りの抑制され、割れ欠けを防止できるが、トレンチ内に絶縁層を充填した絶縁分離領域をウェハ内に形成した場合については何ら記載されていない。
この発明の目的は、前記の課題を解決して、トレンチに絶縁層を充填した絶縁分離領域を有するウェハにおいて、リブ構造を形成して薄ウェハ化し、ウェハの反りを抑制し、製造工程プロセスでの割れ、欠けを防止できる半導体装置の製造方法を提供することである。

前記の目的を達成するために、絶縁分離領域と該絶縁分離領域で囲まれた活性領域を含む半導体チップ形成領域を第１主面側に有する半導体ウェハの第２主面側から前記半導体チップ形成領域に対応する箇所および前記半導体チップ形成領域を取り囲む前記半導体ウェハの外周部を非研磨領域もしくは非エッチング領域として残し前記絶縁分離領域が露出するまで研磨もしくはエッチングする工程と、前記半導体ウェハをスクライブラインに沿って切断することで前記半導体チップ形成領域を分離し個々の半導体チップにする工程とを含み
前記個々の半導体チップにする工程では、前記半導体チップ形成領域と前記非研磨領域もしくは非エッチング領域とを分離する製造方法とする。

また、所定距離離れて複数の絶縁分離領域と該絶縁分離領域で囲まれた活性領域を含む半導体チップ形成領域を第１主面側に有する半導体ウェハの第２主面側から隣接する前記絶縁分離領域間に対応する箇所および前記半導体チップ形成領域を取り囲む前記半導体ウェハの外周部を非研磨領域もしくは非エッチング領域として残し前記絶縁分離領域が露出するまで研磨もしくはエッチングする工程と、前記半導体ウェハをスクライブラインに沿って切断することで前記半導体チップ形成領域を分離し個々の半導体チップにする工程とを含み、
研磨もしくはエッチングする工程と前記個々の半導体チップにする工程との間に、前記非研磨領域もしくは前記非エッチング領域を前記研磨面もしくは前記エッチング面まで研削する工程を含む製造方法とする。

また、所定距離離れて複数の絶縁分離領域と該絶縁分離領域で囲まれた活性領域を含む半導体チップ形成領域を第１主面側に有する半導体ウェハの第２主面側から隣接する前記絶縁分離領域間に対応する箇所および前記半導体チップ形成領域を取り囲む前記半導体ウェハの外周部を非研磨領域もしくは非エッチング領域として残し前記絶縁分離領域が露出するまで研磨もしくはエッチングする工程と、前記半導体ウェハをスクライブラインに沿って切断することで前記半導体チップ形成領域を分離し個々の半導体チップにする工程とを含み、
研磨もしくはエッチングする工程と前記個々の半導体チップにする工程との間に、前記研磨面もしくは前記エッチング面に絶縁膜を形成する工程と、前記非研磨領域もしくは前記非エッチング領域を前記絶縁膜の表面高さまで研削する工程を含む製造方法とする。

また、前記絶縁分離領域と接し前記活性領域の直下を覆うように埋め込み層を形成するとよい。
また、前記半導体ウェハの第２主面側を研磨する工程の後に前記半導体ウェハの第２主面側に裏面拡散層を形成するとよい。
また、前記半導体ウェハの第２主面側を研磨する工程の後に前記半導体ウェハの第２主面側に絶縁層を形成するとよい。

また、前記絶縁分離領域と接し前記埋め込み層の表面に絶縁層を形成するとよい。
また、前記絶縁分離領域が、酸化膜、ポリイミド、酸化膜と該酸化膜を介したポリシリコン膜もしくは酸化膜と該酸化膜を介したポリイミド膜のいずれかで形成されるとよい。
また、前記裏面拡散層が、イオン注入とイオン注入により導入された不純物を電気的に活性化するためのレーザーアニールで形成するとよい。

また、前記半導体ウェハが、ＣＺウェハ、ＦＺウェハ、エピタキシャルウェハもしくは拡散ウェハのいずれかであるとよい。

この発明によれば、チップ形成領域に活性領域を取り囲む絶縁分離領域を形成したウェハにおいて、ウェハの外周部に厚膜領域（リブ構造で非研磨領域または非エッチング領域）を残すことで、ウェハの機械的強度を補強できて、絶縁分離領域を形成した大口径ウェハの場合でも工程中でのウェハの割れ、欠けを防止できる。
また、リブ構造とすることで、例えばＣＺウェハを用いて、チップ形成領域をＳＯＩウェハの第２半導体基板並みに薄くできるため、従来のＳＯＩプロセスに比べて低コストのプロセスでＳＯＩウェハと同じように絶縁分離領域を有する半導体装置が作製できる。

実施の形態を以下の実施例で図面を示しながら説明する。

図１は、この発明の第１実施例の半導体装置の製造方法であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。
半導体基板であるウェハ２０１（半導体ウェハのこと）の第１主面（表面）に、トレンチ絶縁分離領域である絶縁分離領域２０２、デバイス２０３や集積回路２０４を形成し、その後で層間絶縁膜２０５およびパシべーション膜２０６を形成する。前記のデバイス２０３とはＭＯＳＦＥＴやＩＧＢＴなどの個別素子のことである。また前記デバイス２０３や集積回路２０４が形成された活性領域２２１は絶縁分離領域２０２で囲まれている。この絶縁分離領域２０２は酸化膜、ポリイミド膜、酸化膜を介して充填されるポリシリコン膜もしくは酸化膜を介して充填されるポリイミド膜で形成される。また、ウェハ２０１はＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）ウェハまたはＦＺ（ＦｌｏａｔｉｎｇＺｏｎｅ）ウェハである（同図（ａ））。

つぎに、ウェハ２０１の第１主面（表面）にレジスト２０７を塗布し、第２主面（裏面）側からチップ形成領域２２２に対応する箇所を研磨する。つまり、前記絶縁分離領域２０２が露出するまで、非研磨領域２０８であるウェハ２０１の外周部を除いてウェハ２０１のチップ形成領域２２２に対応する第２主面（裏面：内側底面）を研磨する。前記チップ形成領域２２２は前記外周部である非研磨領域２０８で取り囲まれている。この非研磨領域２０８がリブ構造となる。また、研削ではなく外周部にレジストを被覆しチップ形成領域２２２に対応する裏面をエッチングしてウェハ２０１の厚さを減少させてもよい。その場合は、非研磨領域２０８は非エッチング領域となる（同図（ｂ））。

つぎに、図示しない枠付きダイシング用テープ（ウェハ２０１の外周部のみ接着する）にウェハ２０１の第１主面側に形成されたレジスト２０７を貼り付け、第２主面の内側底面（チップ形成領域２２２に対応する裏面）に図示しない絶縁膜を形成した後（この実施例１では絶縁膜は無くても構わない）、径方向からの研磨あるいは、通常の垂直方向からのバックグラインドによりチップ形成領域２２２の厚さと同じ厚さまで非研磨領域２０８を削除する（以下の実施例では、単に非研磨領域２０８を削除するということにする）。その後個々のチップに切断（ダイシング）する。図中の点線はダイシングラインとそれに沿って行なわれるダイシングを示す（同図（ｃ））。

この後、図示しない絶縁性接着剤により、ダイパッドに接着し、パッケージ化する。この方法により各デバイス２０３や集積回路２０４を形成した活性領域２２１は絶縁分離領域２０２と絶縁性接着剤により完全に分離される。
このように、使用するウェハ２０１はＣＺウェハやＦＺウェハで良く、ＳＯＩウェハと比べてコスト的に非常に有利に作製できる。また、ウェハの外周部にリブ構造を残すことで、ウェハの機械的強度を補強できて、絶縁分離領域を形成した大口径ウェハの場合でも工程中でのウェハの割れ、欠けを防止できる。

絶縁分離領域２０２が露出するまで研磨をする時に、たとえば、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：化学機械研磨）を用いて研磨するのが好ましい。この場合、絶縁分離領域２０２を形成する絶縁層の材質（酸化膜、ポリイミド、ポリシリコン等）とＳｉ（シリコン）に対して、エッチング選択比が異なるエッチャントを使用するのがよい。

つまり、Ｓｉの研磨が絶縁分離領域２０２に到達した時に、絶縁分離領域２０２を形成する絶縁層とのエッチングレートが異なり、そのタイミングでＣＭＰ研磨をストップさせればよい。
また、光エンドポイントによる方法（例えば、Ｓｉから絶縁分離領域２０２に変わったタイミングで光の反射が変わるタイミングをとらえる）、あるいは、トルクによる方法（例えば、Ｓｉから絶縁分離領域２０２に変わったタイミングで研磨装置側のトルクが変わるタイミングをとらえる）等の検出方法を上記のＣＭＰ研磨時に用いてもよい。

つぎに、前記した図１（ｃ）の工程におけるダイシング方法について詳細に説明する。
（１）図９のように、非研磨領域２０８を削除した後にレジスト２０７を除去し、研削面にテープを貼って、通常のダイシングにより個々のチップに切断する。これは実施例１〜６に対応する。尚、通常のダイシングとはここではブレードによるダイシングをいう。また、通常はレジスト２０７を除去した後、ダイシングラインに沿ってダイシングするが、ウェハ２０１のオリエンテーションフラットを位置決めに用いて、図１（ｃ）に示すようにレジスト２０７を除去せずにダイシングすることもできる。
（２）図１０のように、ウェハ２０１の内側に、非研磨領域２０８の厚さと同じ厚さになるように、テープ等を挿入する。これは、（１）のダシシングを行うときのテープと同じ材質のものが好ましい。そのテープを挿入した状態で、通常のダイシングを行う。この場合、図１（ｃ）と違って、非研磨領域２０８を残した状態で個々のチップに切断することができる。
（３）図１１のように、第１主面（表面）のダイシングラインと同じ第２主面（裏面）位置に、レーザ光などにより第２主面（裏面）に凹部（刻印）を形成してマーキングを行う（図１１（ｂ））。その位置を基準として、ウェハ２０１を反転させて（図１１（ｃ））、第２主面（裏面）側よりレーザダイシング（ブレードダイシングでもよい）を行う。このとき、図示しない表面保護用のシート（ダイシング用テープ）をウェハ２０１の第１主面（表面）側に貼る。この場合、図１（ｃ）と違って、非研磨領域２０８を残した状態で個々のチップに切断することができる。

図１２は、図１１（ｂ）のレーザマーキングする方法について説明した図である。
図１２（ａ）に示すように、ＣＣＤカメラの中心線にレーザマーカーから出射されるレーザ光の焦点を合わせる。つぎにＣＣＤカメラとレーザマーカーの間にＸ−Ｙステージに搭載されたウェハを移動させる。このとき、ＣＣＤカメラの中心線にウェハ２０１の表面のダイシングラインの交点を合わせる。レーザマーカー装置からレーザ光をウェハ２０１の第２主面（裏面）に照射して凹部を形成しレーザマーキング（刻印）を行なう。レーザマーキングは、例えば、図１２（ｂ）に示すようにウェハ２０１の第２主面（裏面）の隅のダイシングラインの交点の３箇所で行なう。尚、（１）のダイシング方法は、実施例１〜６に適用できる。（２）のダイシング方法は実施例７、８に適用できる。（３）のダイシング方法は、実施例１〜６にも適用できるが、主に、実施例７、８に有効である。また、前記のレーザマーキングの代わりに裏面に露出した絶縁分離領域２０２をマーカーとして使用することもできる。

図２は、この発明の第２実施例の半導体装置の製造方法であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。
埋め込み層２０９を形成した半導体基板であるウェハ２０１ａの第１主面(表面)に、絶縁分離領域２０２、デバイス２０３や集積回路２０４を形成し、層間絶縁膜２０５およびパシべーション膜２０６を形成する。埋め込み層２０９は、下地のウェハ上に埋め込み層２０９となる第１エピタキシャル層または拡散層を形成しさらにその上に第２エピタキシャル層を形成することで得られる。従って、ウェハ２０１ａはエピタキシャルウェハや拡散ウェハ（詳しくは、拡散とエピタキシャル成長を組み合わせたウェハ）である（同図（ａ））。

つぎに、ウェハ２０１ａの第１主面（表面）にレジスト２０７を塗布し、第２主面（裏面）側からチップ形成領域２２２に対応する箇所を、前記絶縁分離領域２０２が露出するまで研磨またはエッチングする（同図（ｂ））。
つぎに、図示しない枠付きダイシング用テープにウェハ２０１ａを貼り付け、チップ形成領域２２２に対応する裏面に図示しない絶縁膜を形成した後、非研磨領域２０８を削除して個々のチップに切断（ダイシング）する（同図（ｃ））。

この後、図示しない絶縁性接着剤により、ダイパッドに接着し、パッケージ化する。この方法により各デバイス２０３や集積回路２０４を形成した活性領域２２１は絶縁分離領域２０２と絶縁性接着剤により完全に分離される。使用するウェハ２０１ａはＣＺウェハ上に埋め込み層を形成し、エピタキシャル成長させた基板で良く、ＳＯＩウェハに比べてコスト的に有利に作製できる。実施例１ほどコスト的に有利ではないが、埋め込み層２０９をコレクタ層の低抵抗化に活用することで、高性能バイポーラトランジスタの集積が可能となる。

図３は、この発明の第３実施例の半導体装置の製造方法であり、同図（ａ）〜同図（ｄ）は工程順に示した要部製造工程断面図である。
半導体基板であるウェハ２０１の第１主面(表面)に、絶縁分離領域２０２、デバイス２０３や集積回路２０４を形成し、層間絶縁膜２０５およびパシべーション膜２０６を形成する（同図（ａ））。

つぎに、ウェハ２０１の第１主面（表面）にレジスト２０７を塗布し、第２主面（裏面）側からチップ形成領域２２２に対応する箇所を、前記絶縁分離領域２０２が露出するまで研磨またはエッチングする(同図（ｂ）)。
つぎに、イオン注入とドライブまたはデポ拡散（デポジション拡散）により、裏面拡散層２１０を形成する。このドライブはレーザアニールで行ってもよい（同図（ｃ））。

つぎに、図示しない枠付きダイシング用テープにウェハ２０１を貼り付け、チップ形成領域２２２に対応する裏面に図示しない絶縁膜を形成した後（この実施例２では裏面拡散層２１０が除去されないようにこの絶縁膜は必要である）、非研磨領域２０８を削除して個々のチップに切断（ダイシング）する（同図（ｄ））。
この後、図示しない絶縁性接着剤により、ダイパッドに接着し、パッケージ化する。この方法により各デバイス２０３や集積回路２０４を形成した活性領域２２１は絶縁分離領域２０２と絶縁性接着剤により完全に分離される。使用するウェハ２０１はＣＺウェハ基板で良く、コスト的に有利に作製できる。第１実施例に比べ、裏面拡散層２１０を設けることで、高性能バイポーラトランジスタの集積が可能となる。

図４は、この発明の第４実施例の半導体装置の製造方法であり、同図（ａ）〜同図（ｄ）は工程順に示した要部製造工程断面図である。
半導体基板であるウェハ２０１の第１主面（表面）に、絶縁分離領域２０２、デバイス２０３や集積回路２０４を形成し、層間絶縁膜２０５およびパシべーション膜２０６を形成する（同図（ａ））。

つぎに、ウェハ２０１の第１主面（表面）にレジスト２０７を塗布し、第２主面（裏面）側からチップ形成領域２２２に対応する箇所を、前記絶縁分離領域２０２が露出するまで研磨またはエッチングする（同図（ｂ））。
つぎに、絶縁層２１１をＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）またはスピン塗布、またはテープ貼り付けにより、第２主面(裏面)に形成する。この絶縁膜２１１は同図（ｂ）の研磨面に形成するためその表面は平坦になる（同図（ｃ））。

つぎに、図示しない枠付きダイシング用テープにウェハ２０１を貼り付け、チップ形成領域２２２に対応する裏面に図示しない絶縁膜を形成した後、非研磨領域２０８を削除して個々のチップに切断（ダイシング）する（同図（ｄ））。
この後、図示しない絶縁性接着剤により、ダイパッドに接着し、パッケージ化する。この方法により各デバイス２０３や集積回路２０４を形成した活性領域２２１は絶縁分離領域２０２と絶縁性接着剤により完全に分離される。使用するウェハ２０１はＣＺウェハで良く、コスト的に非常に有利に作製できる。

図５は、この発明の第５実施例の半導体装置の製造方法であり、同図（ａ）〜同図（ｄ）は工程順に示した要部製造工程断面図である。
埋め込み層２０９を形成した、半導体基板であるウェハ２０１ａの第１主面(表面)に、絶縁分離領域２０２、デバイス２０３や集積回路２０４を形成し、層間絶縁膜２０５およびパシべーション膜２０６を形成する（同図（ａ））。

つぎに、ウェハａの第１主面（表面）にレジスト２０７を塗布し、第２主面（裏面）側からチップ形成領域２２２に対応する箇所を、前記絶縁分離領域２０２が露出するまで研磨またはエッチングする（同図（ｂ））。
つぎに、絶縁層２１２をＣＶＤまたはスピン塗布、またはテープ貼り付けにより、第２主面(裏面)に形成する（同図（ｃ））。

つぎに、図示しない枠付きダイシング用テープにウェハ２０１ａを貼り付け、チップ形成領域２２２に対応する裏面に図示しない絶縁膜を形成した後、非研磨領域２０８を削除して個々のチップに切断（ダイシング）する（同図（ｄ））。
この後、図示しない絶縁性接着剤により、ダイパッドに接着し、パッケージ化する。この方法により各デバイス２０３や集積回路２０４を形成した活性領域２２１は絶縁分離領域２０２と絶縁性接着剤により完全に分離される。使用するウェハ２０１ａはＣＺウェハ上に埋め込み層を形成し、エピタキシャル成長させた基板で良く、コスト的に有利に作製できる。実施例１ほどコスト的に有利ではないが、埋め込み層２０９を活用することで、高性能バイポーラトランジスタの集積が可能となる。

図６は、この発明の第６実施例の半導体装置の製造方法であり、同図（ａ）〜同図（ｄ）は工程順に示した要部製造工程断面図である。
半導体基板であるウェハ２０１の第１主面(表面)に、絶縁分離領域２０２、デバイス２０３や集積回路２０４を形成し、層間絶縁膜２０５およびパシべーション膜２０６を形成する（同図（ａ））。

つぎに、ウェハ２０１の第１主面（表面）にレジスト２０７を塗布し、第２主面（裏面）側からチップ形成領域２２２に対応する箇所を、前記絶縁分離領域２０２が露出するまで研磨またはエッチングする（同図（ｂ））。
つぎに、イオン注入とドライブまたはデポ拡散（デポジション拡散）により、裏面拡散層２１０を形成する。続いて、絶縁層２１３をＣＶＤまたはスピン塗布、またはテープ貼り付けにより、第２主面（裏面）に形成する（同図（ｃ））。

つぎに、図示しない枠付きダイシング用テープにウェハを貼り付け、チップ形成領域２２２に対応する裏面に図示しない絶縁膜を形成した後、非研磨領域２０８を削除して個々のチップに切断（ダイシング）する（同図（ｄ））。
この後、図示しない絶縁性接着剤により、ダイパッドに接着し、パッケージ化する。この方法により各デバイス２０３や集積回路２０４を形成した活性領域２２１は絶縁分離領域２０２と絶縁性接着剤により完全に分離される。使用するウェハ２０１はＣＺウェハ基板で良く、コスト的に有利に作製できる。第１の実施例に比べ、裏面拡散層２１０を設けることで、高性能バイポーラトランジスタの集積が可能となる。

実施例４〜６において絶縁分離領域２０２の底部が第２主面から突出しないように形成されることで、ダイパッドへ実装するときの密着性を確保できる。
実施例１〜６において、絶縁分離領域２０２の絶縁膜は酸化膜またはポリイミドにより形成されることで、絶縁性を確保できる。また、絶縁膜２１３は酸化膜と該酸化膜を介したポリシリコンまたはポリイミドにより形成される場合もある。

実施例１〜６おいて、半導体基板であるウェハ２０１としてエピウェハまたはＣＺウェハまたはＦＺウェハまたは拡散ウェハを使用することを特徴とすることも可能である。
実施例３、６において、第２主面（裏面）側の裏面拡散層２１０を形成する方法としてイオン注入とイオン注入により導入された不純物を電気的に活性化する方法としてレーザーアニール工程を含む場合もある。

実施例４、５、６において、絶縁層２１１、２１２、２１３は絶縁性接着剤でもその働きを代用できるが、経時的な信頼性・安定性を確保するためには絶縁層２１１、２１２、２１３を設けた方が好ましい。

図７は、この発明の第７実施例の半導体装置の製造方法であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。
半導体基板であるウェハ２０１の第１主面（表面）に、絶縁分離領域２０２、デバイス２０３や集積回路２０４を形成し、層間絶縁膜２０５およびパシべーション膜２０６を形成する（同図（ａ））。

つぎに、ウェハ２０１の第１主面（表面）にレジスト２０７を塗布し、第２主面（裏面）側からチップ形成領域２２２に対応する箇所を、前記絶縁分離領域２０２が露出するまで研磨する。この時、非研磨領域は、ウェハ２０１の最外周の非研磨領域２０８に加え、ウェハ２０１の内部のチップ非形成領域（チップとチップの間の無効領域）も非研磨領域２０８ａとする。また必要に応じ、有効なチップ領域を使用し、ウェハ２０１内に部分的に非研磨領域を形成しても良い（同図（ｂ））。

つぎに、図示しない枠付きダイシング用テープにウェハ２０１を貼り付け、チップ形成領域２２２に対応する裏面に図示しない絶縁膜を形成した後、非研磨領域２０８，２０８ａを削除して個々のチップに切断（ダイシング線２１４）する（同図（ｃ））。
この後、図示しない絶縁性接着剤により、ダイパッドに接着し、パッケージ化する。この方法により各デバイス２０３や集積回路２０４を形成した活性領域２２１は絶縁分離領域２０２と絶縁性接着剤により完全に分離される。使用するウェハ２０１はＣＺウェハで良く、コスト的に非常に有利に作製できる。

図７のリブ構造では、非研磨領域２０８、２０８ａを残すことでウェハ強度を高め、研磨またはエッチングによる薄ウェハ化した後、ダイシング用テープに貼り付けるまでの工程で、ウェハの反りや割れを防止している。またこの方式では、半導体基板であるウェハ２０１の一部を用いてリブとしており、薄ウェハ化後のイオン注入、拡散、アニール、エッチングなどの半導体プロセスを適用できる利点がある。

ウェハ２０１の周辺に加え内部にも非研磨領域２０８ａを残すことで、ウェハ２０１の大口径化や絶縁分離領域２０２などがある場合でも、ウェハ２０１の反りの抑制ができ、割れ欠けを回避できる。
この実施例は実施例１についてウェハ２０１内部に非研磨領域２０８ａとしてリブを残した場合であるが、実施例２〜６についても同様にウェハ２０１内部に非研磨領域２０８ａとしてリブを残すことで、ウェハ２０１の反りの抑制、割れ欠けを回避している。

図８は、この発明の第８実施例の半導体装置の製造方法であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。実施例１〜７では、いずれも残したリブを研磨した後に、ダイシングしているが、第８実施例ではリブ構造のままウェハ２０１をダイシングしている。ダイシング方法は図１０〜図１２で説明した通りである。

この発明の第１実施例の半導体装置の製造方法であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図この発明の第２実施例の半導体装置の製造方法であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図この発明の第３実施例の半導体装置の製造方法であり、（ａ）〜（ｄ）は工程順に示した要部製造工程断面図この発明の第４実施例の半導体装置の製造方法であり、（ａ）〜（ｄ）は工程順に示した要部製造工程断面図この発明の第５実施例の半導体装置の製造方法であり、（ａ）〜（ｄ）は工程順に示した要部製造工程断面図この発明の第６実施例の半導体装置の製造方法であり、（ａ）〜（ｄ）は工程順に示した要部製造工程断面図この発明の第７実施例の半導体装置の製造方法であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図この発明の第８実施例の半導体装置の製造方法であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図非研磨領域を除去した後、ダイシングする方法を説明した図非研磨領域内にテープを挿入してダイシングする方法を説明した図裏面にレーザマーキングしてレーザダイシングする方法を説明した図レーザマーキングする方法を説明した図第１の従来例を説明した図第２の従来例を説明した図第３の従来例を説明した図第４の従来例を説明した図

符号の説明

２０１、２０１ａウェハ
２０２絶縁分離領域
２０３デバイス
２０４集積回路
２０５層間絶縁膜
２０６パシベーション
２０７レジスト
２０８、２０８ａ非研磨領域
２０９埋め込み層
２１０裏面拡散層
２１１、２１２、２１３絶縁層
２２１活性領域
２２２チップ形成領域

Claims

所定距離離れて複数の絶縁分離領域と該絶縁分離領域で囲まれた活性領域を含む半導体チップ形成領域を第１主面側に有する半導体ウェハの第２主面側から隣接する前記絶縁分離領域間に対応する箇所および前記半導体チップ形成領域を取り囲む前記半導体ウェハの外周部を非研磨領域もしくは非エッチング領域として残し前記絶縁分離領域が露出するまで研磨もしくはエッチングする工程と、前記半導体ウェハをスクライブラインに沿って切断することで前記半導体チップ形成領域を分離し個々の半導体チップにする工程とを含み、
前記個々の半導体チップにする工程では、前記半導体チップ形成領域と前記非研磨領域もしくは非エッチング領域とを分離することを特徴とする半導体装置の製造方法。
所定距離離れて複数の絶縁分離領域と該絶縁分離領域で囲まれた活性領域を含む半導体チップ形成領域を第１主面側に有する半導体ウェハの第２主面側から隣接する前記絶縁分離領域間に対応する箇所および前記半導体チップ形成領域を取り囲む前記半導体ウェハの外周部を非研磨領域もしくは非エッチング領域として残し前記絶縁分離領域が露出するまで研磨もしくはエッチングする工程と、前記半導体ウェハをスクライブラインに沿って切断することで前記半導体チップ形成領域を分離し個々の半導体チップにする工程とを含み、
研磨もしくはエッチングする工程と前記個々の半導体チップにする工程との間に、前記非研磨領域もしくは前記非エッチング領域を前記研磨面もしくは前記エッチング面まで研削する工程を含むことを特徴とする半導体装置の製造方法。
所定距離離れて複数の絶縁分離領域と該絶縁分離領域で囲まれた活性領域を含む半導体チップ形成領域を第１主面側に有する半導体ウェハの第２主面側から隣接する前記絶縁分離領域間に対応する箇所および前記半導体チップ形成領域を取り囲む前記半導体ウェハの外周部を非研磨領域もしくは非エッチング領域として残し前記絶縁分離領域が露出するまで研磨もしくはエッチングする工程と、前記半導体ウェハをスクライブラインに沿って切断することで前記半導体チップ形成領域を分離し個々の半導体チップにする工程とを含み、
研磨もしくはエッチングする工程と前記個々の半導体チップにする工程との間に、前記研磨面もしくは前記エッチング面に絶縁膜を形成する工程と、前記非研磨領域もしくは前記非エッチング領域を前記絶縁膜の表面高さまで研削する工程を含むことを特徴とする半導体装置の製造方法。
前記絶縁分離領域と接し前記活性領域の直下を覆うように埋め込み層を形成することを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
前記半導体ウェハの第２主面側を研磨する工程の後に前記半導体ウェハの第２主面側に裏面拡散層を形成することを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
前記半導体ウェハの第２主面側を研磨する工程の後に前記半導体ウェハの第２主面側に絶縁層を形成することを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
前記絶縁分離領域と接し前記埋め込み層の表面に絶縁層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
前記絶縁分離領域が、酸化膜、ポリイミド、酸化膜と該酸化膜を介したポリシリコン膜もしくは酸化膜と該酸化膜を介したポリイミド膜のいずれかで形成されることを特徴とする請求項１ないし７のいずれか一項に記載の半導体装置の製造方法。
前記裏面拡散層が、イオン注入とイオン注入により導入された不純物を電気的に活性化するためのレーザーアニールで形成することを特徴とする請求項５に記載の半導体装置の製造方法。
前記半導体ウェハが、ＣＺウェハ、ＦＺウェハ、エピタキシャルウェハもしくは拡散ウェハのいずれかであることを特徴とする請求項１ないし９のいずれか一項に記載の半導体装置の製造方法。