TWI757127B - 製造半導體裝置的方法 - Google Patents

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Abstract

本揭露提供一種製造半導體裝置的方法，包含：形成第一結構與第二結構於基板的前側表面上，其中第一結構與第二結構之間定義分離區域。自基板的前側表面形成溝槽於基板的分離區域中。自基板的背側表面薄化基板至溝槽的底部，以分離第一結構與第二結構。

Description

製造半導體裝置的方法
本揭露是關於一種製造半導體裝置的方法，尤其是關於分離裸晶的方法。
裸晶單一化(singulation)為常見的半導體製程之一。在單一化裸晶時，可沿著晶圓上的切割道(scribe line)將晶圓切割成多個裸晶。切割道中可包含裂縫停止結構(crack stop)，以防止使用切割刀(blade saw)時造成過多的機械應力，使晶圓受損。切割道也可包含在切割晶圓的過程中，因溫度變化而造成部分晶圓的物性改變的排除區(keep out zone)。
根據本揭露的一些實施方式，一種製造半導體裝置的方法包含：形成第一結構與第二結構於基板的前側表面上。第一結構與第二結構之間定義分離區域。自基板的前側表面形成溝槽於基板的分離區域中。自基板的背側表面薄化基板至溝槽的底部，以分離第一結構與第二結構。
根據本揭露的一些實施方式，自基板的前側表面形成溝槽使得溝槽的底部與基板的背側表面之間具有距離。
根據本揭露的一些實施方式，在薄化基板前，將基板固定於固定件上。在薄化基板後，第一結構與第二結構分離且分別固定於固定件上。
根據本揭露的一些實施方式，形成第一結構與第二結構於基板的前側表面上包含：形成元件層於基板上。形成互連結構於元件層上。
根據本揭露的一些實施方式，形成第一結構與第二結構於基板的前側表面上更包含：形成保護層於互連結構上。保護層暴露互連結構的金屬墊。
根據本揭露的一些實施方式，自基板的前側表面形成溝槽包含：形成遮罩於保護層上並覆蓋金屬墊。圖案化遮罩以暴露於分離區域的部分保護層。蝕刻部分保護層、部分的互連結構與部分的元件層以形成溝槽。
根據本揭露的一些實施方式，溝槽水平環繞第一結構。
根據本揭露的一些實施方式，分離區域的寬度為約1微米至約20微米。
根據本揭露的一些實施方式，溝槽的深度為約180微米至約350微米。
根據本揭露的一些實施方式，溝槽的寬度為約0.5微米至約10微米。
根據上述的實施方式，本揭露一些實施方式提供的切割晶圓的方法可實現優勢，以增加每片晶圓的可容納的裸晶數量，並提供更平整的裸晶側面，以提升裸晶的良率。
以下將以圖式揭露本揭露之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本揭露。也就是說，在本揭露部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
本揭露的一些實施方式可改善製造半導體的製程。具體來說，本揭露的一些實施方式可減少用於分離裸晶(die)的分離區域大小，從而增加每片晶圓可容納的裸晶(die)數量。下文所述的方法可用於任何適合尺寸的晶圓，舉例來說，6吋、8吋或12吋。
第1A圖繪示在一些實施方式中，未經單一化的晶圓100的局部上視圖，且第1A圖繪示參考截面A-A’。第1B圖繪示在一些實施方式中沿著第1A圖的截面A-A’的橫截面視圖。晶圓100由多個結構與分離區域組成，例如晶圓100包含第一結構160a、第二結構160b與分離區域170。在第1A圖中，晶圓100的各結構(如第一結構160a與第二結構160b)分別對應為一裸晶，呈矩陣方式排列，而分離區域170位於各裸晶之間。晶圓100的裸晶可具有相同或不同的結構，亦即第一結構160a與第二結構160b可相同(如第1B圖所示)或不同。
在一些實施方式中，可先在基板110上形成各種不同的元件，以形成第一結構160a、第二結構160b與分離區域170，再進行分離步驟以分離晶圓100的多個結構。如第1B圖所示，可於基板110上形成包含元件層120、互連結構130與保護層140等的結構。
具體來說，可先提供基板110。基板110可由任何適合的材料製成，舉例來說，基板110可為矽基板、陶瓷基板、玻璃基板，也可包含半導體材料，例如鍺、砷、類似物或其組合。在特定的實施方式中，基板110為矽基板。在一些實施方式中，基板110具有在約700微米至1000微米之間的厚度，例如約755微米至775微米之間。
接著，可在基板110的前側表面112上形成元件層120。在此敘述的「前側」是為了與後續製程中的「背側」做區隔，「前側」即有元件層120形成的該側。在一些實施方式中，元件層120可包含元件122，舉例來說，如電晶體(N型通道場效電晶體(NMOS)、P型通道場效電晶體(PMOS)或是互補式場效電晶體(CMOS)等)。元件122也可以是二極體、電阻、電容、電感與/或其他主動或被動式半導體裝置。可由沉積製程、蝕刻製程、平坦化製程與/或離子植入製程等形成元件122。元件122可由任何合適的材料製成，在一些實施方式中，元件122可包含半導體材料(如多晶矽)與/或金屬。另外，元件層120也可包含層間介電層124，可用於提供元件122之間的電性隔離。在一些實施方式中，層間介電層124可由氧化物、氮化物、氮氧化物、其組合或其他合適材料製成。
接著，可形成互連結構130於元件層120上。互連結構130可以包含由導電材料製成的導電特徵132與觸點134，配置用以電性連接元件層120或是基板110中的源極/汲極等區域。導電特徵132可為沿水平方向延伸的導電線，而觸點134可為沿垂直方向延伸的導線貫穿件。互連結構130可包含複數層導電特徵132，相鄰層的導電特徵132可沿不同方向(如X方向與Y方向)延伸。觸點134可垂直(如Z方向)連接相鄰層的導電特徵132，亦可垂直連接最下層的導電特徵132與元件層120的元件122，如第1B圖所示。導電特徵132與觸點134可由任何適合的材料製成，舉例來說，如金屬(銅、鎢、銀、金、鋁或其組合)、金屬合金或其他合適的材料，且導電特徵132與觸點134可由不同或相同的材料製成。在特定的實施方式中，導電特徵132由銅製成，而觸點134由鎢製成。互連結構130可更包含金屬墊136，連接導電特徵132或觸點134。在一些實施方式中，金屬墊136連接最上層的導電特徵132。金屬墊136可由任何適合的金屬製成，舉例來說，如鋁、銅、金或其組合等。在一些實施方式中，金屬墊136由鋁製成。互連結構130可更包含介電材料層138，包圍導電特徵132、觸點134與金屬墊136。介電材料層138與層間介電層124可具有相同或不同的材料。
接著，在互連結構130上形成保護層140。保護層140覆蓋介電材料層138與部分金屬墊136，從而暴露出另一部分的金屬墊136，使金屬墊136可與其他元件電性連接。保護層140可提供不同金屬墊136之間的電性隔離。保護層140可由任何適合的介電材料製成，在一些實施方式中，保護層140由氧化物、氮化物、氮氧化物、有機材料、其組合或其他合適材料製成。
應注意，第1B圖繪示的晶圓100僅為例示，在另一些實施方法中，晶圓可以包含更多的或更少的元件或是不同的排列，舉例來說，在元件122與基板110之間也可包含另一互連結構，或是基板110的背側可形成背電極。
在形成元件層120、互連結構130與保護層140後，可執行單一化製程。在後續製程中，可將晶圓100切割成包含如第1B圖所示的第一結構160a與第二結構160b的複數個裸晶。雖然第1A圖與第1B圖繪示晶圓100的2個結構，但切割出的晶圓100的結構數量並不受限，舉例來說，3個或更多個。第一結構160a與第二結構160b之間具有分離區域170。分離區域170由第一結構160a的側邊170a與第二結構160b的側邊170b所界定。分離區域170裡不會有任何互連結構130的導電特徵132、觸點134與金屬墊136以及元件122等元件，或者分離區域170裡具有虛設的導電結構與/或元件，其不與第一結構160a和第二結構160b的任一導電結構與/或元件122電性連接，因此沿著分離區域170切割晶圓100不會對晶圓100(或裸晶)造成損害。分離區域170具有寬度W1。在一些實施方式中，寬度W1在約1微米至約20微米間的範圍內。若寬度W1小於約1微米，則可能不具有足夠的空間於第一結構160a和第二結構160b之間形成溝槽190(如第3圖所示)；若寬度W1大於約20微米，則會浪費晶圓100的空間。具體的裸晶單一化方式將如下文所述。
第2A圖至第7圖繪示在一些實施方式中，製造半導體裝置的中間步驟。參見第2A圖，在金屬墊136與保護層140的上方形成遮罩層180，且遮罩層180完全覆蓋金屬墊136。可用任何合適的製程形成遮罩層180，舉例來說，旋轉塗佈、化學氣相沉積等。接著，利用光微影製程圖案化遮罩層180，以形成開口182。在一些實施方式中，開口182可位於分離區域170中，並暴露部分保護層140。在一些實施方式中，開口182可暴露部分互連結構130。此外，在不同實施方式中，開口182可以具有不同的形狀。舉例來說，在一些實施方式中，開口182可以包含在分離區域170中的2個開口182a、182b。開口182a、182b的外側分別靠近側邊170a與170b，且開口182a、182b之間仍存在部分遮罩層180，如第2A圖所示。開口182a、182b分別具有寬度W2與寬度W3。在一些實施方式中，寬度W2在約0.5微米至約10微米間的範圍內，且寬度W3在約0.5微米至約10微米間的範圍內。寬度W2可大於、等於或小於寬度W3。在另一些實施方式中，也可以形成與第2A圖中的開口182a、182b類似的開口，如第2B圖所示。然而，第2B圖中的開口部分重疊或連結在一起，因此形成一個大的開口182c。
請參照第3圖。接著，可根據開口182的位置蝕刻晶圓100，以形成溝槽190。溝槽190可貫穿元件層120，且溝槽190的底部192可深入至基板110中。在一些實施方式中，溝槽190可貫穿保護層140、互連結構130與元件層120，且溝槽190的底部192可深入至基板110中。溝槽190的底部192與晶圓100的背側表面114(相對於前文中的前側表面112)具有大於零的距離D1，因此在此階段，基板110將第一結構160a與第二結構160b連接在一起。可利用任何適合的蝕刻製程形成溝槽190，例如乾式蝕刻製程、濕式蝕刻製程或其組合。可使用任何適合的蝕刻劑來形成溝槽190。舉例來說，在一些使用乾式蝕刻劑的矽穿孔蝕刻中，可使用例如鹼性化學液(例如氫氧化鉀等)的蝕刻劑移除部分保護層140、互連結構130、元件層120與基板110。溝槽190可具有深度D2，在一些實施方式中，深度D2在約180微米至約350微米間的範圍內。在另一些實施方式中，考慮到溝槽190的深寬比，溝槽190的深度D2亦可選擇在約180微米至約200微米間的範圍內。應注意，雖然第3圖繪示溝槽190具有錐狀側壁，但溝槽190的形狀並不受限，舉例來說，溝槽190的側壁可以是實質垂直的。
利用蝕刻方式形成溝槽190以定義第一結構160a與第二結構160b的尺寸可使分離區域170面積縮小，因此每片晶圓100可容納的裸晶數量可增加。此外，若利用蝕刻方式執行單一化，切割出的裸晶邊緣可較平整，因此也可提升裸晶的良率。
請參照第4圖。接著，可移除遮罩層180(請見第3圖)的剩餘部分。可使用任何適合的製程來移除遮罩層180的剩餘部分。在一些實施方式中，可進行灰化、化學機械研磨、回蝕製程等或其組合來移除遮罩層180的剩餘部分。
請參照第5圖。接著，可將晶圓100翻轉，讓基板100的前側表面112(如第4圖所示)朝向固定件T。藉由把保護層140貼在固定件T，以讓基板110固定於固定件T上。如此一來，基板110的背側表面114朝上，並暴露於工作環境中。固定件T可使晶圓100在後續製程中保持在固定的位置，晶圓100也不易在平坦化製程中受到損害。固定件T可以為任何適合固定晶圓100的物件。在一些實施方式中，固定件T可為具有黏著劑層的表面保護帶。
接著，如第6圖所示，可執行薄化製程(例如化學機械研磨製程)，以薄化晶圓100的背側至溝槽190的底部192，以移除溝槽190的底部192至晶圓100的背側表面114之間的部分(參見第5圖)。在一些實施方式中，可薄化晶圓100的背側至超過溝槽190的底部192。如此一來，第一結構160a與第二結構160b分開。在此階段，第一結構160a與第二結構160b仍固定於固定件T上。因此第一結構160a與部分之基板110形成一裸晶，而第二結構160b與另一部分之基板110形成一另一裸晶，且此二裸晶互相分開。
在一些實施方式中，裸晶的側壁(即第7圖的溝槽190的側壁)的表面粗糙度低於約5微米，例如約0.1微米至約5微米之間，其遠低於使用切割刀或雷射以切割的裸晶的側表面粗糙度。如此可改善使用切割刀或雷射時時可能會在裸晶側表面產生由應力而形成的裂縫，其可能導致裸晶受損。
在一些實施方式中，分離區域170仍留下一些殘留物(如第6圖所示)。溝槽190的寬度W2、W3(如第2A圖)決定殘留物留存與否。接著，如第7圖所示，將第6圖的複數個裸晶從固定件T上移除。在一些實施方式中，可不需將分離區域170的殘留物從固定件T上移除。亦即當移除裸晶後，殘留物仍固定於固定件T上。
在一些實施方式中，在裸晶自固定件T上移除後，可於金屬墊136上形成焊球(solder bumps)，以完成半導體裝置的製程。然而，在其他的實施方式中，焊球可在執行第2圖前已形成在金屬墊136上。
第8A圖與第8B圖繪示在一些實施方式中晶圓的局部上視圖。可根據不同的目的，利用蝕刻製程以將裸晶製成不同形狀。舉例來說，在第2A圖的製程中，可於第一結構160a/第二結構160b的周圍形成具有直線形側邊的開口182d (如第8A圖所示)，再依照前文所述方法形成對應的溝槽與薄化製程，便可形成具有直線形側邊的四方形裸晶。如第8A圖所示，開口182d可為水平環繞第一結構160a/第二結構160b的框形開口，因此形成的對應溝槽亦即水平環繞第一結構160a/第二結構160b。在另一些實施方式中，可於第一結構160a/第二結構160b的周圍形成其他形狀的開口，例如具有鋸齒形側邊的開口182e，再依照前文所述方法，便可形成具有鋸齒形側邊的四方形裸晶，如第8B圖所示。開口182e可為水平環繞第一結構160a/第二結構160b的框形開口。另外，開口側邊的形狀可不限於如第8A圖、第8B圖的的形狀，舉例來說，側邊的形狀可以是連續的半圓形。在另一些實施方式中，開口可不限於如同開口182d或182e的框形開口，也可以是沿著如第1A圖中的側邊170a或170b的延伸線的長條形開口，例如，具有直線形側邊的長條形開口或是具有鋸齒形側邊的長條形開口。至於第8A圖與第8B圖的其他結構與製程細節因與第2A圖至第7圖相同或相似，因此便不再贅述。
在一些實施方式中，如第8B圖所示的裸晶具有鋸齒型側邊，因此可減弱在不同階段時受到的應力衝擊，舉例來說，在薄化晶圓、封裝晶圓、將數個晶圓堆疊等階段都可能造成應力。
根據上述的實施方式，本揭露一些實施方式提供的切割晶圓的方法可實現優勢，以增加每片晶圓的可容納的裸晶數量，並提供更平整的切割表面，以提升裸晶的良率。
雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
A-A’:截面 D1:距離 D2:深度 T:固定件 W1:寬度 W2:寬度 W3:寬度 100:晶圓 110:基板 112:前側表面 114:背側表面 120:元件層 122:元件 124:層間介電層 130:互連結構 132:導電特徵 134:觸點 136:金屬墊 138:介電材料層 140:保護層 160a:第一結構 160b:第二結構 170:分離區域 170a:側邊 170b:側邊 180:遮罩層 182:開口 182a:開口 182b:開口 182c:開口 182d:開口 182e:開口 190:溝槽 192:底部
第1A圖繪示在一些實施方式中未經單一化的晶圓的局部上視圖。 第1B圖繪示在一些實施方式中沿著第1A圖的截面A-A’的橫截面視圖。 第2A圖至第7圖繪示在一些實施方式中製造半導體裝置的中間步驟。 第8A圖與第8B圖繪示在一些實施方式中晶圓的局部上視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
T:固定件
100:晶圓
110:基板
114:背側表面
120:元件層
122:元件
124:層間介電層
130:互連結構
132:導電特徵
134:觸點
136:金屬墊
138:介電材料層
140:保護層
160a:第一結構
160b:第二結構
170:分離區域
170a:側邊
170b:側邊

Claims (10)

  1. 一種製造半導體裝置的方法，包含：形成一第一結構與一第二結構於一基板的一前側表面上，其中該第一結構與該第二結構之間定義一分離區域；自該基板的該前側表面分別沿著該第一結構與該第二結構的周圍形成兩個溝槽於該基板的該分離區域中；以及自該基板的該背側表面薄化該基板至該些溝槽的一底部，以分離該第一結構與該第二結構。
  2. 如請求項1所述之方法，其中自該基板的該前側表面形成該些溝槽使得該些溝槽的該底部與該基板的該背側表面之間具有一距離。
  3. 如請求項1所述之方法，更包含：在薄化該基板前，將該基板固定於一固定件上，其中在薄化該基板後，該第一結構與該第二結構分離且分別固定於該固定件上。
  4. 如請求項1所述之方法，其中形成該第一結構與該第二結構於該基板的該前側表面上包含：形成一元件層於該基板上；及形成一互連結構於該元件層上。
  5. 如請求項4所述之方法，其中形成該第一結構與該第二結構於該基板的該前側表面上更包含：形成一保護層於該互連結構上，其中該保護層暴露該互連結構的複數個金屬墊。
  6. 如請求項5所述之方法，其中自該基板的該前側表面形成該些溝槽包含：形成一遮罩於該保護層上並覆蓋該些金屬墊；圖案化該遮罩以暴露於該分離區域的部分該保護層；及蝕刻該部分的該保護層、部分的該互連結構與部分的該元件層以形成該些溝槽。
  7. 如請求項1所述之方法，其中該些溝槽的其中一者水平環繞該第一結構。
  8. 如請求項1所述之方法，其中該分離區域的一寬度為約1微米至約20微米。
  9. 如請求項1所述之方法，其中任一個該些溝槽的一深度為約180微米至約350微米。
  10. 如請求項1所述之方法，其中任一個該些溝槽的一寬度為約0.5微米至約10微米。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201539678A (zh) * 2014-01-24 2015-10-16 Taiwan Semiconductor Mfg Co Ltd 封裝半導體裝置以及形成封裝半導體裝置之方法
TW202020998A (zh) * 2018-11-21 2020-06-01 台灣積體電路製造股份有限公司 積體電路裝置的封裝及其形成方法
TW202022937A (zh) * 2018-09-28 2020-06-16 台灣積體電路製造股份有限公司 堆疊半導體元件及其製造方法
TW202036689A (zh) * 2019-03-20 2020-10-01 華邦電子股份有限公司 切割晶圓的方法及晶粒

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201539678A (zh) * 2014-01-24 2015-10-16 Taiwan Semiconductor Mfg Co Ltd 封裝半導體裝置以及形成封裝半導體裝置之方法
TW202022937A (zh) * 2018-09-28 2020-06-16 台灣積體電路製造股份有限公司 堆疊半導體元件及其製造方法
TW202020998A (zh) * 2018-11-21 2020-06-01 台灣積體電路製造股份有限公司 積體電路裝置的封裝及其形成方法
TW202036689A (zh) * 2019-03-20 2020-10-01 華邦電子股份有限公司 切割晶圓的方法及晶粒

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