JP2001144173A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001144173A JP2001144173A JP32693099A JP32693099A JP2001144173A JP 2001144173 A JP2001144173 A JP 2001144173A JP 32693099 A JP32693099 A JP 32693099A JP 32693099 A JP32693099 A JP 32693099A JP 2001144173 A JP2001144173 A JP 2001144173A
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Abstract
(57)【要約】
【課題】 素子分離構造を採用する半導体装置の製造工
程の簡略化を図る 【解決手段】 素子形成用のウェハ１を用意する。そし
て、ウェハ１の表面側から所定深さのトレンチ２を形成
したのち、トレンチ内を絶縁層３で埋め込み素子形成領
域それぞれを素子分離する。次に、ウェハ１の裏面側か
ら絶縁層３が露出するようにウェハ１をＣＭＰ研磨す
る。このように、ウェハ１の裏面側からウェハ１を研磨
してウェハ１の厚みを薄くするようにすることで、絶縁
層３がウェハ１の表裏面に貫通して配置されるようにな
り、素子分離が行える。これにより、従来のように貼り
合わせウェハを用いなくても素子分離を行うことができ
るため、半導体装置の製造工程の簡略化を図ることがで
きる。
程の簡略化を図る 【解決手段】 素子形成用のウェハ１を用意する。そし
て、ウェハ１の表面側から所定深さのトレンチ２を形成
したのち、トレンチ内を絶縁層３で埋め込み素子形成領
域それぞれを素子分離する。次に、ウェハ１の裏面側か
ら絶縁層３が露出するようにウェハ１をＣＭＰ研磨す
る。このように、ウェハ１の裏面側からウェハ１を研磨
してウェハ１の厚みを薄くするようにすることで、絶縁
層３がウェハ１の表裏面に貫通して配置されるようにな
り、素子分離が行える。これにより、従来のように貼り
合わせウェハを用いなくても素子分離を行うことができ
るため、半導体装置の製造工程の簡略化を図ることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、素子分離構造を採
用する半導体装置の製造方法に関する。
用する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の素子分離構造として
ＳＯＩ（Silicon On Insulator）構造が知られてい
る。図２に、ＳＯＩ構造によって素子分離が行われる半
導体装置の製造工程を示し、この半導体装置の製造方法
について説明する。
ＳＯＩ（Silicon On Insulator）構造が知られてい
る。図２に、ＳＯＩ構造によって素子分離が行われる半
導体装置の製造工程を示し、この半導体装置の製造方法
について説明する。
【０００３】まず、図２（ａ）に示すように、シリコン
基板からなる支持ウェハ１１及び素子形成用ウェハ１２
を共に表面酸化し、それぞれの表面に酸化膜１３ａ、１
３ｂを形成する。その後、各酸化膜１３ａ、１３ｂの表
面を貼り合わせることによって、図２（ｂ）に示すＳＯ
Ｉ基板を形成する。
基板からなる支持ウェハ１１及び素子形成用ウェハ１２
を共に表面酸化し、それぞれの表面に酸化膜１３ａ、１
３ｂを形成する。その後、各酸化膜１３ａ、１３ｂの表
面を貼り合わせることによって、図２（ｂ）に示すＳＯ
Ｉ基板を形成する。
【０００４】続いて、図２（ｃ）に示すように、素子形
成用ウェハ１２の厚みが数μｍ〜２０μｍ程度となるま
で機械研磨したのち鏡面仕上げを行う。そして、図２
（ｄ）に示すように、素子形成用ウェハ１２の表面から
酸化膜１３まで達するトレンチ１４を形成したのち、ト
レンチ１４を酸化膜やポリシリコン等の絶縁層１５で埋
め込むことによって素子分離を行う。
成用ウェハ１２の厚みが数μｍ〜２０μｍ程度となるま
で機械研磨したのち鏡面仕上げを行う。そして、図２
（ｄ）に示すように、素子形成用ウェハ１２の表面から
酸化膜１３まで達するトレンチ１４を形成したのち、ト
レンチ１４を酸化膜やポリシリコン等の絶縁層１５で埋
め込むことによって素子分離を行う。
【０００５】この後、素子分離された各領域に所望の素
子（図示せず）を形成したのち、図２（ｅ）に示すよう
にＳＯＩ基板をチップ単位に分割し、図２（ｆ）に示す
ように導電性ペースト１６を介してチップを金属板等の
基板１７にダイマウントすることでＳＯＩ構造によって
素子分離された半導体装置が完成する。
子（図示せず）を形成したのち、図２（ｅ）に示すよう
にＳＯＩ基板をチップ単位に分割し、図２（ｆ）に示す
ように導電性ペースト１６を介してチップを金属板等の
基板１７にダイマウントすることでＳＯＩ構造によって
素子分離された半導体装置が完成する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成においては、支持ウェハ１１を備えた貼り合わせウェ
ハが必要とされるため、ダイマウントしてパッケージに
実装するまでの加工数が多くなる等が要因となって、コ
ストアップとなっていた。
成においては、支持ウェハ１１を備えた貼り合わせウェ
ハが必要とされるため、ダイマウントしてパッケージに
実装するまでの加工数が多くなる等が要因となって、コ
ストアップとなっていた。
【０００７】本発明は上記点に鑑みて、素子分離構造を
採用する半導体装置の製造工程の簡略化を図ることを目
的とする。
採用する半導体装置の製造工程の簡略化を図ることを目
的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、表面（１ａ）及び裏面
（１ｂ）を有する素子形成用のウェハ（１）を用意する
工程と、ウェハの複数の素子形成領域（４）の間に、ウ
ェハの表面側から所定深さのトレンチ（２）を形成する
工程と、トレンチ内を絶縁層（３）で埋め込み、素子形
成領域それぞれを素子分離する工程と、ウェハの裏面側
から絶縁層が露出するようにウェハの厚みを薄くする工
程と、を備えていることを特徴としている。
め、請求項１に記載の発明では、表面（１ａ）及び裏面
（１ｂ）を有する素子形成用のウェハ（１）を用意する
工程と、ウェハの複数の素子形成領域（４）の間に、ウ
ェハの表面側から所定深さのトレンチ（２）を形成する
工程と、トレンチ内を絶縁層（３）で埋め込み、素子形
成領域それぞれを素子分離する工程と、ウェハの裏面側
から絶縁層が露出するようにウェハの厚みを薄くする工
程と、を備えていることを特徴としている。
【０００９】このように、ウェハの裏面側からウェハの
厚みを薄くするようにすることで、絶縁層がウェハの表
裏面に貫通して配置されるようになるため、素子分離が
行える。これにより、従来のように貼り合わせウェハを
用いずに素子分離を行うことができるため、半導体装置
の製造工程の簡略化を図ることができる。
厚みを薄くするようにすることで、絶縁層がウェハの表
裏面に貫通して配置されるようになるため、素子分離が
行える。これにより、従来のように貼り合わせウェハを
用いずに素子分離を行うことができるため、半導体装置
の製造工程の簡略化を図ることができる。
【００１０】例えば、請求項５に示すように、ウェハの
厚みを薄くする工程は、ウェハの裏面側からＣＭＰ研磨
を行うことによって実施できる。
厚みを薄くする工程は、ウェハの裏面側からＣＭＰ研磨
を行うことによって実施できる。
【００１１】そして、ウェハの厚みを薄くしたのち、請
求項２に示すように、厚みが薄くされたウェハをダイシ
ングし、ウェハをチップ単位に分割する工程と、分割さ
れたチップを実装基板（６）の上にダイマウントする工
程と、を施すことにより、半導体装置をパッケージ実装
することができる。
求項２に示すように、厚みが薄くされたウェハをダイシ
ングし、ウェハをチップ単位に分割する工程と、分割さ
れたチップを実装基板（６）の上にダイマウントする工
程と、を施すことにより、半導体装置をパッケージ実装
することができる。
【００１２】請求項３に記載の発明においては、ダイマ
ウント工程は、絶縁性接着剤（５）を介してチップを実
装基板の上に固定する工程であることを特徴としてい
る。
ウント工程は、絶縁性接着剤（５）を介してチップを実
装基板の上に固定する工程であることを特徴としてい
る。
【００１３】このように、チップと基板とを絶縁性接着
剤で固定することにより、チップ裏面の絶縁分離を行う
ことができる。
剤で固定することにより、チップ裏面の絶縁分離を行う
ことができる。
【００１４】請求項４に記載の発明においては、厚みが
薄くされたウェハの裏面側に絶縁膜を形成する工程を有
することを特徴としている。例えば、ウェハの裏面を酸
化して酸化膜を形成することで、ウェハの裏面に絶縁膜
を形成することができる。
薄くされたウェハの裏面側に絶縁膜を形成する工程を有
することを特徴としている。例えば、ウェハの裏面を酸
化して酸化膜を形成することで、ウェハの裏面に絶縁膜
を形成することができる。
【００１５】このように、ウェハの裏面側に予め絶縁膜
を形成しておけば、チップ単位に分割したときに各チッ
プの裏面の絶縁分離が可能となる。
を形成しておけば、チップ単位に分割したときに各チッ
プの裏面の絶縁分離が可能となる。
【００１６】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１７】
【発明の実施の形態】以下、図に示す実施形態について
説明する。図１に、本発明の一実施形態における素子分
離構造を採用した半導体装置の製造工程を示し、この半
導体装置の製造方法について説明する。
説明する。図１に、本発明の一実施形態における素子分
離構造を採用した半導体装置の製造工程を示し、この半
導体装置の製造方法について説明する。
【００１８】まず、図１（ａ）に示すように、シリコン
基板からなる素子形成用のウェハ１を用意する。ウェハ
１としては、例えばｐ-型基板上にｎ+型埋込み層、ｎ-
型エピタキシャル成長層を形成した、いわゆるエピウェ
ハを用いることができるが、形成する半導体素子に応じ
て適宜選択可能である。そして、図１（ｂ）に示すよう
に、ウェハ１の一方の表面１ａから所定深さ（例えば、
数μ〜２０μｍ程度の深さ）のトレンチ２を形成したの
ち、トレンチ２内を酸化膜やポリシリコン等の絶縁層３
で埋め込む。これにより、ウェハ１の複数の素子形成領
域４の間に絶縁層３が配置され、隣接する素子形成領域
４が素子分離される。続いて、図示しないが、素子分離
された各領域４に所望の素子を形成し、また、配線層、
表面保護層等の形成を行う。
基板からなる素子形成用のウェハ１を用意する。ウェハ
１としては、例えばｐ-型基板上にｎ+型埋込み層、ｎ-
型エピタキシャル成長層を形成した、いわゆるエピウェ
ハを用いることができるが、形成する半導体素子に応じ
て適宜選択可能である。そして、図１（ｂ）に示すよう
に、ウェハ１の一方の表面１ａから所定深さ（例えば、
数μ〜２０μｍ程度の深さ）のトレンチ２を形成したの
ち、トレンチ２内を酸化膜やポリシリコン等の絶縁層３
で埋め込む。これにより、ウェハ１の複数の素子形成領
域４の間に絶縁層３が配置され、隣接する素子形成領域
４が素子分離される。続いて、図示しないが、素子分離
された各領域４に所望の素子を形成し、また、配線層、
表面保護層等の形成を行う。
【００１９】次に、ＣＭＰ（Chemical mechanical po
lish）研磨により、図１（ｃ）に示すようにウェハ１の
他方の表面（以下、裏面という）１ｂから絶縁層３が露
出するまでウェハ１を研磨する。例えば、トレンチの深
さを２０μｍとした場合には、ウェハ１が１５μｍ程度
の厚みとなるまでウェハ１を薄くする。
lish）研磨により、図１（ｃ）に示すようにウェハ１の
他方の表面（以下、裏面という）１ｂから絶縁層３が露
出するまでウェハ１を研磨する。例えば、トレンチの深
さを２０μｍとした場合には、ウェハ１が１５μｍ程度
の厚みとなるまでウェハ１を薄くする。
【００２０】この後、図１（ｄ）に示すように、ダイシ
ングによりウェハ１をチップ単位に分割したのち、図１
（ｅ）に示すように、絶縁性ペースト（絶縁性接着剤）
５を介して分割された各チップを金属板等の実装基板６
にダイマウントする。これにより、本実施形態における
素子分離構造を採用した半導体装置が完成する。
ングによりウェハ１をチップ単位に分割したのち、図１
（ｅ）に示すように、絶縁性ペースト（絶縁性接着剤）
５を介して分割された各チップを金属板等の実装基板６
にダイマウントする。これにより、本実施形態における
素子分離構造を採用した半導体装置が完成する。
【００２１】このような方法においては、従来のＳＯＩ
構造で用いられていた貼り合わせウェハを必要とするこ
となく、通常の一枚のウェハ１を用いて通常の素子形成
工程を施すことで素子分離構造を形成することができ
る。このため、素子分離構造の簡略化が図れると共に素
子分離構造が採用される半導体装置の製造工程の簡略化
が図れるため、コスト削減を図ることができる。
構造で用いられていた貼り合わせウェハを必要とするこ
となく、通常の一枚のウェハ１を用いて通常の素子形成
工程を施すことで素子分離構造を形成することができ
る。このため、素子分離構造の簡略化が図れると共に素
子分離構造が採用される半導体装置の製造工程の簡略化
が図れるため、コスト削減を図ることができる。
【００２２】また、従来のＳＯＩ構造の場合、支持ウェ
ハの電位をとるために、導電性ペーストを介して支持ウ
ェハを金属板等にダイマウントしているが、本実施形態
の場合には支持ウェハが使用されず電位をとる必要がな
いため、チップを絶縁性ペースト５でダイマウントする
のみでよい。このことからもコスト削減を図ることがで
きる。 （他の実施形態）上記実施形態では、ＣＭＰ研磨によっ
て裏面１ｂを研磨しているが、エッチング等の方法によ
って行ってもよい。
ハの電位をとるために、導電性ペーストを介して支持ウ
ェハを金属板等にダイマウントしているが、本実施形態
の場合には支持ウェハが使用されず電位をとる必要がな
いため、チップを絶縁性ペースト５でダイマウントする
のみでよい。このことからもコスト削減を図ることがで
きる。 （他の実施形態）上記実施形態では、ＣＭＰ研磨によっ
て裏面１ｂを研磨しているが、エッチング等の方法によ
って行ってもよい。
【００２３】また、上記実施形態では、チップと実装基
板６とを絶縁性ペースト５によって接着することで、チ
ップ裏面における絶縁分離を行っているが、チップ裏面
に予め酸化膜等の絶縁膜を形成しておくことによって絶
縁分離するようにしてもよい。例えば、図１（ｃ）の工
程でウェハ１の裏面１ｂを研磨したのち、ウェハ１の裏
面側を酸化することによってチップ裏面に酸化膜を形成
することが可能である。
板６とを絶縁性ペースト５によって接着することで、チ
ップ裏面における絶縁分離を行っているが、チップ裏面
に予め酸化膜等の絶縁膜を形成しておくことによって絶
縁分離するようにしてもよい。例えば、図１（ｃ）の工
程でウェハ１の裏面１ｂを研磨したのち、ウェハ１の裏
面側を酸化することによってチップ裏面に酸化膜を形成
することが可能である。
【図１】本発明の一実施形態における素子分離構造を採
用した半導体装置の製造工程を示す図である。
用した半導体装置の製造工程を示す図である。
【図２】従来のＳＯＩ構造を採用した半導体装置の製造
工程を示す図である。
工程を示す図である。
１…素子形成用のウェハ、２…トレンチ、３…絶縁層、
４…素子形成領域、５…絶縁性ペースト、６…実装基
板。
４…素子形成領域、５…絶縁性ペースト、６…実装基
板。
Claims (5)
- 【請求項１】 表面（１ａ）及び裏面（１ｂ）を有する
素子形成用のウェハ（１）を用意する工程と、 前記ウェハの複数の素子形成領域（４）の間に、該ウェ
ハの表面側から所定深さのトレンチ（２）を形成する工
程と 前記トレンチ内を絶縁層（３）で埋め込み、前記素子形
成領域それぞれを素子分離する工程と、 前記ウェハの裏面側から前記絶縁層が露出するように該
ウェハの厚みを薄くする工程と、を備えていることを特
徴とする半導体装置の製造方法。 - 【請求項２】 表面（１ａ）及び裏面（１ｂ）を有する
素子形成用のウェハ（１）を用意する工程と、 前記ウェハの複数の素子形成領域（４）の間に、該ウェ
ハの表面側から所定深さのトレンチ（２）を形成する工
程と 前記トレンチ内を絶縁層（３）で埋め込み、前記素子形
成領域それぞれを素子分離する工程と、 前記素子形成領域のそれぞれに素子を形成する工程と、 前記ウェハの裏面側から前記絶縁層が露出するように該
ウェハの厚みを薄くする工程と、 前記厚みが薄くされたウェハをダイシングし、該ウェハ
をチップ単位に分割する工程と、 前記分割されたチップを実装基板（６）の上にダイマウ
ントする工程と、を備えていることを特徴とする半導体
装置の製造方法。 - 【請求項３】 前記ダイマウント工程は、絶縁性接着剤
（５）を介して前記チップを前記実装基板の上に搭載す
る工程であることを特徴とする請求項２に記載の半導体
装置の製造方法。 - 【請求項４】 前記厚みが薄くされたウェハの裏面側に
絶縁膜を形成する工程を有することを特徴とする請求項
１乃至３のいずれか１つに記載の半導体装置の製造方
法。 - 【請求項５】 前記ウェハの厚みを薄くする工程は、該
ウェハの裏面側からＣＭＰ研磨を行う工程であることを
特徴とする請求項１乃至４のいずれか１つに記載の半導
体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32693099A JP2001144173A (ja) | 1999-11-17 | 1999-11-17 | 半導体装置の製造方法 |
| US09/987,798 US6524890B2 (en) | 1999-11-17 | 2001-11-16 | Method for manufacturing semiconductor device having element isolation structure |
| US10/340,747 US6879029B2 (en) | 1999-11-17 | 2003-01-13 | Semiconductor device having element isolation structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32693099A JP2001144173A (ja) | 1999-11-17 | 1999-11-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001144173A true JP2001144173A (ja) | 2001-05-25 |
Family
ID=18193363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32693099A Pending JP2001144173A (ja) | 1999-11-17 | 1999-11-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001144173A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524890B2 (en) | 1999-11-17 | 2003-02-25 | Denso Corporation | Method for manufacturing semiconductor device having element isolation structure |
| JP2006332478A (ja) * | 2005-05-30 | 2006-12-07 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| CN1314077C (zh) * | 2003-01-09 | 2007-05-02 | 夏普株式会社 | 半导体器件及其制造方法 |
| EP2031653A2 (en) | 2007-08-27 | 2009-03-04 | Denso Corporation | Semiconductor device having multiple element formation regions and manufacturing method thereof |
| JP2009147297A (ja) * | 2007-11-20 | 2009-07-02 | Denso Corp | Ｓｏｉ基板を用いた半導体装置およびその製造方法 |
| JP2010016150A (ja) * | 2008-07-03 | 2010-01-21 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2010118711A (ja) * | 2007-08-27 | 2010-05-27 | Denso Corp | 半導体装置 |
| JP2013110429A (ja) * | 2006-12-06 | 2013-06-06 | Denso Corp | 半導体装置の製造方法 |
| KR20180104461A (ko) * | 2017-03-13 | 2018-09-21 | 주식회사 에스엔아이 | 엠아이에스 캐패시터 제조방법 |
| JP2019145830A (ja) * | 2013-09-30 | 2019-08-29 | コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ | 発光ダイオードを備えた光電子デバイスを製造する方法 |
-
1999
- 1999-11-17 JP JP32693099A patent/JP2001144173A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6524890B2 (en) | 1999-11-17 | 2003-02-25 | Denso Corporation | Method for manufacturing semiconductor device having element isolation structure |
| US6879029B2 (en) | 1999-11-17 | 2005-04-12 | Denso Corporation | Semiconductor device having element isolation structure |
| CN1314077C (zh) * | 2003-01-09 | 2007-05-02 | 夏普株式会社 | 半导体器件及其制造方法 |
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| JP2013110429A (ja) * | 2006-12-06 | 2013-06-06 | Denso Corp | 半導体装置の製造方法 |
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| EP2031653A2 (en) | 2007-08-27 | 2009-03-04 | Denso Corporation | Semiconductor device having multiple element formation regions and manufacturing method thereof |
| JP2009147297A (ja) * | 2007-11-20 | 2009-07-02 | Denso Corp | Ｓｏｉ基板を用いた半導体装置およびその製造方法 |
| JP4737255B2 (ja) * | 2007-11-20 | 2011-07-27 | 株式会社デンソー | Ｓｏｉ基板を用いた半導体装置 |
| JP2010016150A (ja) * | 2008-07-03 | 2010-01-21 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2019145830A (ja) * | 2013-09-30 | 2019-08-29 | コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ | 発光ダイオードを備えた光電子デバイスを製造する方法 |
| KR20180104461A (ko) * | 2017-03-13 | 2018-09-21 | 주식회사 에스엔아이 | 엠아이에스 캐패시터 제조방법 |
| KR102314165B1 (ko) | 2017-03-13 | 2021-10-19 | 한국전자기술연구원 | 엠아이에스 캐패시터 제조방법 |
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