JPH0629376A - 集積回路装置 - Google Patents
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- JPH0629376A JPH0629376A JP18360392A JP18360392A JPH0629376A JP H0629376 A JPH0629376 A JP H0629376A JP 18360392 A JP18360392 A JP 18360392A JP 18360392 A JP18360392 A JP 18360392A JP H0629376 A JPH0629376 A JP H0629376A
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Abstract
(57)【要約】
【目的】 半導体素子において発生する熱を高効率に放
熱して、安定した素子特性を発揮可能な集積回路装置を
実現すること。 【構成】 集積回路装置１において、半導体支持基板３
の表面側にはシリコン酸化膜４を介して形成され、分離
溝８により誘電体分離された半導体層６を有する。半導
体基板３には、その裏面側からシリコン酸化膜４を貫通
して半導体層６にまで達する裏面コンタクト溝２２を有
し、この裏面コンタクト溝２２の内部には、露出された
半導体層６の底部と半導体支持基板３およびベース２５
とを導電接続する金属膜２３が形成され、半導体素子に
おける熱を高効率に放熱する。
熱して、安定した素子特性を発揮可能な集積回路装置を
実現すること。 【構成】 集積回路装置１において、半導体支持基板３
の表面側にはシリコン酸化膜４を介して形成され、分離
溝８により誘電体分離された半導体層６を有する。半導
体基板３には、その裏面側からシリコン酸化膜４を貫通
して半導体層６にまで達する裏面コンタクト溝２２を有
し、この裏面コンタクト溝２２の内部には、露出された
半導体層６の底部と半導体支持基板３およびベース２５
とを導電接続する金属膜２３が形成され、半導体素子に
おける熱を高効率に放熱する。
Description
【０００１】
【産業上の利用分野】本発明は、誘電体分離基板を用い
て構成された集積回路装置に関し、特に、各素子形成領
域における発熱を効率的に放熱して、装置動作の安定化
を図る技術に関する。
て構成された集積回路装置に関し、特に、各素子形成領
域における発熱を効率的に放熱して、装置動作の安定化
を図る技術に関する。
【０００２】
【従来の技術】集積回路装置においては、それを構成す
る回路部分の相互間で、半導体層内部を介しての動作の
干渉を防ぐため、半導体層内部を複数の半導体島領域に
分離して、それらの素子形成領域が互いに電気的に独立
するようにしている。その上で、それぞれの素子形成領
域にトランジスタやダイオードなどの回路要素、さらに
は回路要素群からなる回路部分を振り分けた構造とし、
これらの回路部分を配線膜によって相互に電気的接続し
ている。このような素子形成領域の素子分離にあたって
は接合分離法が多用されていたが、この接合分離法はｐ
ｎ接合の逆バイアス特性を利用したものであるため、素
子形成領域間の絶縁分離が確実でなく、また、半導体領
域相互間に不必要なトランジスタやダイオードが寄生す
る構造であるため、集積回路の動作中にラッチアップ現
象などの予測されないトラブルや誤動作が発生すること
がある。そこで、半導体基板内部を誘電体によって分離
する誘電体分離法が広く採用されつつある。この誘電体
分離法を採用するには、半導体層を誘電体で分離した誘
電体分離基板を用いる。この誘電体分離基板は半導体層
を多結晶シリコン層で構成する場合もあるが、ここで
は、２枚の半導体基板を張り合わせた張り合わせ基板を
用いて誘電体分離基板を製造する場合について説明す
る。
る回路部分の相互間で、半導体層内部を介しての動作の
干渉を防ぐため、半導体層内部を複数の半導体島領域に
分離して、それらの素子形成領域が互いに電気的に独立
するようにしている。その上で、それぞれの素子形成領
域にトランジスタやダイオードなどの回路要素、さらに
は回路要素群からなる回路部分を振り分けた構造とし、
これらの回路部分を配線膜によって相互に電気的接続し
ている。このような素子形成領域の素子分離にあたって
は接合分離法が多用されていたが、この接合分離法はｐ
ｎ接合の逆バイアス特性を利用したものであるため、素
子形成領域間の絶縁分離が確実でなく、また、半導体領
域相互間に不必要なトランジスタやダイオードが寄生す
る構造であるため、集積回路の動作中にラッチアップ現
象などの予測されないトラブルや誤動作が発生すること
がある。そこで、半導体基板内部を誘電体によって分離
する誘電体分離法が広く採用されつつある。この誘電体
分離法を採用するには、半導体層を誘電体で分離した誘
電体分離基板を用いる。この誘電体分離基板は半導体層
を多結晶シリコン層で構成する場合もあるが、ここで
は、２枚の半導体基板を張り合わせた張り合わせ基板を
用いて誘電体分離基板を製造する場合について説明す
る。
【０００３】まず、図８（ａ）に示すように、半導体支
持基板（半導体基板）５１の上に絶縁膜５２を介して形
成された埋め込み拡散層５３の表面上に半導体層５４を
形成し、この半導体層５４の表面上にエッチングマスク
層５５を形成した後に、分離溝形成予定領域５６ａを窓
開けする。つぎに、図８（ｂ）に示すように、エッチン
グマスク層５５の窓開け部から、プラズマエッチング法
により、絶縁膜５２にまで達する分離溝５６を形成す
る。そして、図８（ｃ）に示すように、エッチングマス
ク層５５を除去した後、水蒸気雰囲気中での熱酸化によ
り、分離溝５６の側壁に側壁絶縁膜５７を形成し、さら
に、熱ＣＶＤ法により、半導体層５４の表面側に多結晶
半導体層５８を堆積して分離溝５６の内部を埋め込む。
そして、半導体層５４の表面側の不要な多結晶半導体層
５８および側壁絶縁膜５７をエッチバック法により除去
して半導体層５４の表面側を平坦化する。このようにし
て半導体層５４に、側壁絶縁膜５７および多結晶半導体
層５８を備える分離壁と、絶縁膜５２とによって素子分
離された半導体島領域を備える誘電体分離基板５０が形
成される。
持基板（半導体基板）５１の上に絶縁膜５２を介して形
成された埋め込み拡散層５３の表面上に半導体層５４を
形成し、この半導体層５４の表面上にエッチングマスク
層５５を形成した後に、分離溝形成予定領域５６ａを窓
開けする。つぎに、図８（ｂ）に示すように、エッチン
グマスク層５５の窓開け部から、プラズマエッチング法
により、絶縁膜５２にまで達する分離溝５６を形成す
る。そして、図８（ｃ）に示すように、エッチングマス
ク層５５を除去した後、水蒸気雰囲気中での熱酸化によ
り、分離溝５６の側壁に側壁絶縁膜５７を形成し、さら
に、熱ＣＶＤ法により、半導体層５４の表面側に多結晶
半導体層５８を堆積して分離溝５６の内部を埋め込む。
そして、半導体層５４の表面側の不要な多結晶半導体層
５８および側壁絶縁膜５７をエッチバック法により除去
して半導体層５４の表面側を平坦化する。このようにし
て半導体層５４に、側壁絶縁膜５７および多結晶半導体
層５８を備える分離壁と、絶縁膜５２とによって素子分
離された半導体島領域を備える誘電体分離基板５０が形
成される。
【０００４】つぎに、このような誘電体分離基板５０の
誘電体分離された半導体層５４に素子を形成する工程に
ついて説明する。まず、図９（ａ）に示すように、誘電
体分離基板５０の表面側に熱酸化膜５９を形成した後
に、各素子形成領域５０ａ，５０ｂ，５０ｃおよび５０
ｄの所定領域を選択的に窓開けする。つぎに、図９
（ｂ）に示すように、各素子形成領域５０ａ〜５０ｄの
うち、５０ｂおよび５０ｃの所定領域に熱酸化膜５９の
窓開け部から、イオン注入法によりホウ素を注入してｐ
型のウェル６０を形成した後、誘電体分離基板５０の表
面側に熱酸化膜６１を形成する。そして、図９（ｃ）に
示すように、熱酸化膜６１を選択的に除去する。
誘電体分離された半導体層５４に素子を形成する工程に
ついて説明する。まず、図９（ａ）に示すように、誘電
体分離基板５０の表面側に熱酸化膜５９を形成した後
に、各素子形成領域５０ａ，５０ｂ，５０ｃおよび５０
ｄの所定領域を選択的に窓開けする。つぎに、図９
（ｂ）に示すように、各素子形成領域５０ａ〜５０ｄの
うち、５０ｂおよび５０ｃの所定領域に熱酸化膜５９の
窓開け部から、イオン注入法によりホウ素を注入してｐ
型のウェル６０を形成した後、誘電体分離基板５０の表
面側に熱酸化膜６１を形成する。そして、図９（ｃ）に
示すように、熱酸化膜６１を選択的に除去する。
【０００５】つぎに、図１０（ａ）に示すように、誘電
体分離基板５０の表面側にゲート酸化膜６２およびゲー
ト電極６３を順次成膜した後、素子形成領域５０ｃの所
定領域を除いて選択的に除去する。つぎに、図１０
（ｂ）に示すように、半導体層５４の所定領域に熱酸化
膜５９，６１の窓開け部から、イオン注入法により、ｎ
+型のコンタクト層６４およびｐ+ 型のコンタクト層６
５を形成する。
体分離基板５０の表面側にゲート酸化膜６２およびゲー
ト電極６３を順次成膜した後、素子形成領域５０ｃの所
定領域を除いて選択的に除去する。つぎに、図１０
（ｂ）に示すように、半導体層５４の所定領域に熱酸化
膜５９，６１の窓開け部から、イオン注入法により、ｎ
+型のコンタクト層６４およびｐ+ 型のコンタクト層６
５を形成する。
【０００６】つぎに、図１１（ａ）に示すように、誘電
体分離基板５０の表面側に熱ＣＶＤ法により、シリコン
酸化膜６６を形成する。つぎに、図１１（ｂ）に示すよ
うに、各素子形成予定領域５０ａ〜５０ｄにおいて、そ
れぞれの電極形成領域に対応するシリコン酸化膜６６を
除去する。そして、図１１（ｃ）に示すように、シリコ
ン酸化膜６６を除去した部分に、アルミニウム電極６７
を形成し、第１のダイオード７５，ｎｐｎトランジスタ
７６，ｎチャネル型ＭＯＳＦＥＴ７７および第２のダイ
オード７８をそれぞれ形成して集積回路を構成する。
体分離基板５０の表面側に熱ＣＶＤ法により、シリコン
酸化膜６６を形成する。つぎに、図１１（ｂ）に示すよ
うに、各素子形成予定領域５０ａ〜５０ｄにおいて、そ
れぞれの電極形成領域に対応するシリコン酸化膜６６を
除去する。そして、図１１（ｃ）に示すように、シリコ
ン酸化膜６６を除去した部分に、アルミニウム電極６７
を形成し、第１のダイオード７５，ｎｐｎトランジスタ
７６，ｎチャネル型ＭＯＳＦＥＴ７７および第２のダイ
オード７８をそれぞれ形成して集積回路を構成する。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな誘電体分離基板５０を用いて集積回路装置を構成し
た場合には、以下のように、装置の安定動作化および大
容量化の上から問題がある。
うな誘電体分離基板５０を用いて集積回路装置を構成し
た場合には、以下のように、装置の安定動作化および大
容量化の上から問題がある。
【０００８】まず、第１の問題点としては、集積回路装
置の各構成要素（第１のダイオード７５，ｎｐｎトラン
ジスタ７６，ｎチャネル型ＭＯＳＦＥＴ７７および第２
のダイオード７８）は、熱伝導率の極めて低い絶縁膜で
囲まれているため、各構成要素において発生する熱が放
熱され難く、温度上昇により素子特性が変動するという
問題である。すなわち、各構成要素は、底部にシリコン
酸化膜たる絶縁膜５２を、側部にシリコン酸化膜たる側
壁絶縁膜５７を、上部にシリコン酸化膜６６を有してい
る。これら酸化シリコン（ＳｉＯ2 ）の熱伝導率は、シ
リコン（Ｓｉ）のそれに比しておよそ１／１００と低い
ため、各構成要素において発生する熱は外部へ放熱され
難いので、特に、損失による発熱の大きなｎｐｎトラン
ジスタ７６やｎチャネル型ＭＯＳＦＥＴ７７は、温度上
昇により素子特性が変動する。また、たとえば、ｎチャ
ネル型ＭＯＳＦＥＴ７７において発生した熱がｎｐｎト
ランジスタ７６や第２のダイオード７８など周囲の半導
体素子に影響するので、熱的な相互干渉により集積回路
装置の特性劣化を招く。
置の各構成要素（第１のダイオード７５，ｎｐｎトラン
ジスタ７６，ｎチャネル型ＭＯＳＦＥＴ７７および第２
のダイオード７８）は、熱伝導率の極めて低い絶縁膜で
囲まれているため、各構成要素において発生する熱が放
熱され難く、温度上昇により素子特性が変動するという
問題である。すなわち、各構成要素は、底部にシリコン
酸化膜たる絶縁膜５２を、側部にシリコン酸化膜たる側
壁絶縁膜５７を、上部にシリコン酸化膜６６を有してい
る。これら酸化シリコン（ＳｉＯ2 ）の熱伝導率は、シ
リコン（Ｓｉ）のそれに比しておよそ１／１００と低い
ため、各構成要素において発生する熱は外部へ放熱され
難いので、特に、損失による発熱の大きなｎｐｎトラン
ジスタ７６やｎチャネル型ＭＯＳＦＥＴ７７は、温度上
昇により素子特性が変動する。また、たとえば、ｎチャ
ネル型ＭＯＳＦＥＴ７７において発生した熱がｎｐｎト
ランジスタ７６や第２のダイオード７８など周囲の半導
体素子に影響するので、熱的な相互干渉により集積回路
装置の特性劣化を招く。
【０００９】また、第２の問題点としては、一般的に、
縦型の半導体素子は横型の半導体素子に比して活性領域
の電流密度が大きく、横型の半導体素子より小さな面積
で大電流を流すことができるという長所を有している
が、誘電体分離基板５０を用いた集積回路装置において
は、縦型の半導体素子を形成することが素子占有面積の
点から困難である。
縦型の半導体素子は横型の半導体素子に比して活性領域
の電流密度が大きく、横型の半導体素子より小さな面積
で大電流を流すことができるという長所を有している
が、誘電体分離基板５０を用いた集積回路装置において
は、縦型の半導体素子を形成することが素子占有面積の
点から困難である。
【００１０】このような、第１および第２の問題点を解
消するために、本発明の課題は、誘電体分離基板を用い
た集積回路装置において、素子形成領域における熱を高
効率に放熱して、素子特性に影響を及ぼすことのない安
定した素子特性を発揮可能な装置とすると共に、縦型の
半導体素子の導入が可能で電流容量の大きな集積回路装
置を実現することにある。
消するために、本発明の課題は、誘電体分離基板を用い
た集積回路装置において、素子形成領域における熱を高
効率に放熱して、素子特性に影響を及ぼすことのない安
定した素子特性を発揮可能な装置とすると共に、縦型の
半導体素子の導入が可能で電流容量の大きな集積回路装
置を実現することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る集積回路装置において講じた第１の手
段は、半導体基板の表面側に絶縁膜を介して形成された
半導体層が誘電体分離されて複数の半導体島領域として
なる集積回路装置において、半導体基板の裏面側から絶
縁膜を貫通して少なくとも１つの半導体島領域に達する
裏面溝部と、この裏面溝部内に形成され少なくとも半導
体基板と半導体島領域とを接続する熱伝導部とを設ける
ものである。
に、本発明に係る集積回路装置において講じた第１の手
段は、半導体基板の表面側に絶縁膜を介して形成された
半導体層が誘電体分離されて複数の半導体島領域として
なる集積回路装置において、半導体基板の裏面側から絶
縁膜を貫通して少なくとも１つの半導体島領域に達する
裏面溝部と、この裏面溝部内に形成され少なくとも半導
体基板と半導体島領域とを接続する熱伝導部とを設ける
ものである。
【００１２】そして、本発明に係る集積回路装置におい
て講じた第２の手段は、熱伝導部を裏面溝部により露出
された半導体島領域の底部，裏面溝部の側壁部および半
導体基板の裏面に亘る裏面電極膜として形成するもので
ある。また、この裏面電極膜は、半導体島領域のうちの
複数の半導体島領域の底部に接続されてなる共通電極膜
であることが好ましい。
て講じた第２の手段は、熱伝導部を裏面溝部により露出
された半導体島領域の底部，裏面溝部の側壁部および半
導体基板の裏面に亘る裏面電極膜として形成するもので
ある。また、この裏面電極膜は、半導体島領域のうちの
複数の半導体島領域の底部に接続されてなる共通電極膜
であることが好ましい。
【００１３】そして、半導体基板は、ＳＯＩ基板の支持
基板であって、面方位＜１００＞のシリコン単結晶基板
であることが好ましい。
基板であって、面方位＜１００＞のシリコン単結晶基板
であることが好ましい。
【００１４】
【作用】斯かる手段を講じた本発明に係る集積回路装置
においては、半導体基板の裏面側から絶縁膜を貫通して
半導体島領域に達するまで形成された裏面溝部により、
半導体島領域の底部が露出する。そして、裏面溝部内に
形成された熱伝導率の高い熱伝導部が、半導体基板と露
出された半導体島領域の底部とを接続するため、半導体
島領域に形成された半導体素子において発生する熱は、
熱伝導部を介して半導体基板の側へ放熱される。従っ
て、半導体素子からの放熱が高効率に行なわれるため、
温度上昇による素子特性の変動を防止することができ
る。また、半導体素子において発生した熱は半導体基板
の側、すなわち、半導体島領域の下方側へ積極的に放熱
されるので、分離溝を介して隣接する半導体素子同士間
で放熱の影響を及ぼし合うことがない。それ故、半導体
素子の素子特性が安定化し、発熱の大きい半導体素子
と、耐熱性の低い半導体素子とを同一ケース上に設置し
ても、装置の安定動作を維持できるので、小型で高性能
の集積回路装置となる。
においては、半導体基板の裏面側から絶縁膜を貫通して
半導体島領域に達するまで形成された裏面溝部により、
半導体島領域の底部が露出する。そして、裏面溝部内に
形成された熱伝導率の高い熱伝導部が、半導体基板と露
出された半導体島領域の底部とを接続するため、半導体
島領域に形成された半導体素子において発生する熱は、
熱伝導部を介して半導体基板の側へ放熱される。従っ
て、半導体素子からの放熱が高効率に行なわれるため、
温度上昇による素子特性の変動を防止することができ
る。また、半導体素子において発生した熱は半導体基板
の側、すなわち、半導体島領域の下方側へ積極的に放熱
されるので、分離溝を介して隣接する半導体素子同士間
で放熱の影響を及ぼし合うことがない。それ故、半導体
素子の素子特性が安定化し、発熱の大きい半導体素子
と、耐熱性の低い半導体素子とを同一ケース上に設置し
ても、装置の安定動作を維持できるので、小型で高性能
の集積回路装置となる。
【００１５】また、熱伝導部を裏面電極として形成し、
集積回路装置に縦型の半導体素子を作り込むことができ
るので、装置の大容量化および小型化が可能となる。そ
して、この裏面電極たる裏面電極膜を裏面溝部により露
出された半導体島領域の底部，裏面溝部の側壁部および
半導体基板の裏面に亘って形成した場合には、裏面電極
の端子を任意に設置できるため、設計が容易であり、ま
た、放熱面が大きいため、より高効率に放熱を行なうこ
とができる。さらに、縦型の半導体素子の導入により、
従来大きな電流を流すために必要であった配線の一部が
不要となるので、装置の表面の配線数を低減できる。
集積回路装置に縦型の半導体素子を作り込むことができ
るので、装置の大容量化および小型化が可能となる。そ
して、この裏面電極たる裏面電極膜を裏面溝部により露
出された半導体島領域の底部，裏面溝部の側壁部および
半導体基板の裏面に亘って形成した場合には、裏面電極
の端子を任意に設置できるため、設計が容易であり、ま
た、放熱面が大きいため、より高効率に放熱を行なうこ
とができる。さらに、縦型の半導体素子の導入により、
従来大きな電流を流すために必要であった配線の一部が
不要となるので、装置の表面の配線数を低減できる。
【００１６】
【実施例】つぎに、本発明の実施例について添付図面を
参照して説明する。
参照して説明する。
【００１７】図１は、本発明の実施例に係る集積回路装
置の構成を示す断面図である。
置の構成を示す断面図である。
【００１８】この図において、本例の集積回路装置１
は、誘電体分離基板２の素子形成領域６ａ，６ｂ，６
ｃ，６ｄに形成された半導体素子、すなわち、ｐチャネ
ル型ＭＯＳＦＥＴ２６，ｎチャネル型ＭＯＳＦＥＴ２
７，ｎチャネル型の縦型ＭＯＳＦＥＴ２８およびダイオ
ード２９によって集積回路が構成され、これらの半導体
素子に対しては、シリコン酸化膜（層間絶縁膜）１８の
コンタクトホールを介してアルミニウム電極（配線膜）
１９が導電接続している。この誘電体分離基板２は、第
１のシリコン基板たる半導体支持基板（半導体基板）３
と、この半導体支持基板３にシリコン酸化膜（絶縁膜）
４を介して張り合わせされた第２のシリコン基板たるｎ
型の半導体層６と、この半導体層６の表面側からシリコ
ン酸化膜４に達するまで形成されて半導体層６を島状の
素子形成領域６ａ〜６ｄに素子分離する分離溝８と、こ
の分離溝８の側壁に形成されたシリコン酸化膜たる側壁
絶縁膜９と、分離溝８の内部に充填された多結晶シリコ
ン膜たる多結晶半導体層１０とを有する。なお、半導体
層６の裏面側、すなわち、シリコン酸化膜４に接する領
域は、ｎ型で高濃度の埋め込み拡散層５として形成され
ている。ここで、縦型ＭＯＳＦＥＴ２８の下方側の半導
体支持基板３には、その裏面側からシリコン酸化膜４を
貫通して埋め込み拡散層５に達するまで形成された裏面
コンタクト溝２２と、この裏面コンタクト溝２２により
露出された埋め込み拡散層５の裏面から裏面コンタクト
溝２２の側壁および半導体支持基板３の裏面に亘って形
成され、縦型ＭＯＳＦＥＴ２８の底面と半導体支持基板
３および外部とを接続する金属膜２３とを有している。
そして、このような構成の集積回路装置１は、ハンダ２
４により、ベース２５に実装されている。なお、このベ
ース２５には、所定の電位が印加され、ハンダ２４を介
して導電接続する縦型ＭＯＳＦＥＴ２８の裏面電極とし
ての金属膜２３に電位を供給する。また、ベース２５は
縦型ＭＯＳＦＥＴ２８からの熱を外部へ放熱する機能も
果たすものである。
は、誘電体分離基板２の素子形成領域６ａ，６ｂ，６
ｃ，６ｄに形成された半導体素子、すなわち、ｐチャネ
ル型ＭＯＳＦＥＴ２６，ｎチャネル型ＭＯＳＦＥＴ２
７，ｎチャネル型の縦型ＭＯＳＦＥＴ２８およびダイオ
ード２９によって集積回路が構成され、これらの半導体
素子に対しては、シリコン酸化膜（層間絶縁膜）１８の
コンタクトホールを介してアルミニウム電極（配線膜）
１９が導電接続している。この誘電体分離基板２は、第
１のシリコン基板たる半導体支持基板（半導体基板）３
と、この半導体支持基板３にシリコン酸化膜（絶縁膜）
４を介して張り合わせされた第２のシリコン基板たるｎ
型の半導体層６と、この半導体層６の表面側からシリコ
ン酸化膜４に達するまで形成されて半導体層６を島状の
素子形成領域６ａ〜６ｄに素子分離する分離溝８と、こ
の分離溝８の側壁に形成されたシリコン酸化膜たる側壁
絶縁膜９と、分離溝８の内部に充填された多結晶シリコ
ン膜たる多結晶半導体層１０とを有する。なお、半導体
層６の裏面側、すなわち、シリコン酸化膜４に接する領
域は、ｎ型で高濃度の埋め込み拡散層５として形成され
ている。ここで、縦型ＭＯＳＦＥＴ２８の下方側の半導
体支持基板３には、その裏面側からシリコン酸化膜４を
貫通して埋め込み拡散層５に達するまで形成された裏面
コンタクト溝２２と、この裏面コンタクト溝２２により
露出された埋め込み拡散層５の裏面から裏面コンタクト
溝２２の側壁および半導体支持基板３の裏面に亘って形
成され、縦型ＭＯＳＦＥＴ２８の底面と半導体支持基板
３および外部とを接続する金属膜２３とを有している。
そして、このような構成の集積回路装置１は、ハンダ２
４により、ベース２５に実装されている。なお、このベ
ース２５には、所定の電位が印加され、ハンダ２４を介
して導電接続する縦型ＭＯＳＦＥＴ２８の裏面電極とし
ての金属膜２３に電位を供給する。また、ベース２５は
縦型ＭＯＳＦＥＴ２８からの熱を外部へ放熱する機能も
果たすものである。
【００１９】このような構成の集積回路装置１は、誘電
体分離構造を備えているため、動作が確実で安定してお
り、特に、高い動作信頼性が要求される回路や高電圧信
号および高周波信号を扱うのに適しているという利点を
有している。加えて、本例の集積回路装置１は、発熱量
の大きな素子の放熱が高効率に行なえる構造となってい
るため、隣接する半導体素子同士の熱的な相互干渉が小
さいので、半導体素子の素子特性が安定であるという効
果を奏する。すなわち、集積回路装置１においては、発
熱量の大きな縦型ＭＯＳＦＥＴ２８の下方側の半導体支
持基板３に、シリコン酸化膜４を貫通して埋め込み拡散
層５にまで達する裏面コンタクト溝２２が形成され、こ
の裏面コンタクト溝２２により露出された縦型ＭＯＳＦ
ＥＴ２８の裏面には、金属膜２３が直接導電接続してい
る。このため、縦型ＭＯＳＦＥＴ２８において、大電流
を処理することにより発生する熱は、熱伝導率の高い金
属膜２３を介して半導体支持基板３およびベース２５へ
効率的に放熱される。それ故、分離溝８を介して隣接す
る半導体素子の素子形成領域６ａ〜６ｄの間で、互いの
発，放熱による影響を受け難いので、いずれの半導体素
子も、素子特性が安定している。また、容量の大きな縦
型ＭＯＳＦＥＴ２８を作り込むことができるので、集積
回路装置１の大容量化，小型化が可能となる。
体分離構造を備えているため、動作が確実で安定してお
り、特に、高い動作信頼性が要求される回路や高電圧信
号および高周波信号を扱うのに適しているという利点を
有している。加えて、本例の集積回路装置１は、発熱量
の大きな素子の放熱が高効率に行なえる構造となってい
るため、隣接する半導体素子同士の熱的な相互干渉が小
さいので、半導体素子の素子特性が安定であるという効
果を奏する。すなわち、集積回路装置１においては、発
熱量の大きな縦型ＭＯＳＦＥＴ２８の下方側の半導体支
持基板３に、シリコン酸化膜４を貫通して埋め込み拡散
層５にまで達する裏面コンタクト溝２２が形成され、こ
の裏面コンタクト溝２２により露出された縦型ＭＯＳＦ
ＥＴ２８の裏面には、金属膜２３が直接導電接続してい
る。このため、縦型ＭＯＳＦＥＴ２８において、大電流
を処理することにより発生する熱は、熱伝導率の高い金
属膜２３を介して半導体支持基板３およびベース２５へ
効率的に放熱される。それ故、分離溝８を介して隣接す
る半導体素子の素子形成領域６ａ〜６ｄの間で、互いの
発，放熱による影響を受け難いので、いずれの半導体素
子も、素子特性が安定している。また、容量の大きな縦
型ＭＯＳＦＥＴ２８を作り込むことができるので、集積
回路装置１の大容量化，小型化が可能となる。
【００２０】つぎに、このような構成の集積回路装置１
の製造方法の一例について、図２ないし図７を参照して
説明する。図２（ａ）〜（ｃ），図３（ａ）〜（ｃ），
図４（ａ）〜（ｃ），図５（ａ）〜（ｄ），図６
（ａ），（ｂ）および図７（ａ），（ｂ）はいずれも、
集積回路装置１の製造方法の一部を示す工程断面図であ
る。
の製造方法の一例について、図２ないし図７を参照して
説明する。図２（ａ）〜（ｃ），図３（ａ）〜（ｃ），
図４（ａ）〜（ｃ），図５（ａ）〜（ｄ），図６
（ａ），（ｂ）および図７（ａ），（ｂ）はいずれも、
集積回路装置１の製造方法の一部を示す工程断面図であ
る。
【００２１】まず、図２（ａ）に示すように、ＳＯＩ
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を
形成する半導体支持基板３および半導体層６の２枚のシ
リコンウェハのうち、一方側のウェハである半導体層６
に対して、加速電圧が１２０ｋｅＶ、ドーズ量が３．５
×１０14ｃｍ-2の条件で砒素をイオン注入し、さらに、
温度が約１２００℃の水蒸気雰囲気中で、約５時間の熱
酸化を行って厚さが２μｍのシリコン酸化膜４を形成す
る。続いて、半導体層６としてのウェハと、半導体支持
基板３としてのウェハとをシリコン酸化膜４を介して接
触させた状態でＮ2雰囲気中で２時間の熱処理（約１１
００℃）を施してＳＯＩウェハを形成した後、温度が約
１１００℃の水蒸気雰囲気中で約４０分間の熱酸化を行
って、半導体層６の表面側に厚さが０．５〜１．０μｍ
のエッチングマスク材としての熱酸化膜７を形成する。
続いて、フッ素系混合ガスを用いた反応性イオンエッチ
ング法により、分離溝形成予定領域８ａの表面にある熱
酸化膜７を除去して分離溝形成予定領域８ａを窓開けす
る。ここで、半導体支持基板３および半導体層６の２枚
のシリコンウェハには、面方位＜１００＞のシリコン単
結晶ウェハを用いた。特に、半導体層６が面方位＜１０
０＞のシリコン単結晶ウェハからなるため、後述する裏
面コンタクト溝２２を形成する過程において、裏面コン
タクト溝２２のエッチング進行方向の制御ができ、ま
た、加工時間も短縮できる。
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を
形成する半導体支持基板３および半導体層６の２枚のシ
リコンウェハのうち、一方側のウェハである半導体層６
に対して、加速電圧が１２０ｋｅＶ、ドーズ量が３．５
×１０14ｃｍ-2の条件で砒素をイオン注入し、さらに、
温度が約１２００℃の水蒸気雰囲気中で、約５時間の熱
酸化を行って厚さが２μｍのシリコン酸化膜４を形成す
る。続いて、半導体層６としてのウェハと、半導体支持
基板３としてのウェハとをシリコン酸化膜４を介して接
触させた状態でＮ2雰囲気中で２時間の熱処理（約１１
００℃）を施してＳＯＩウェハを形成した後、温度が約
１１００℃の水蒸気雰囲気中で約４０分間の熱酸化を行
って、半導体層６の表面側に厚さが０．５〜１．０μｍ
のエッチングマスク材としての熱酸化膜７を形成する。
続いて、フッ素系混合ガスを用いた反応性イオンエッチ
ング法により、分離溝形成予定領域８ａの表面にある熱
酸化膜７を除去して分離溝形成予定領域８ａを窓開けす
る。ここで、半導体支持基板３および半導体層６の２枚
のシリコンウェハには、面方位＜１００＞のシリコン単
結晶ウェハを用いた。特に、半導体層６が面方位＜１０
０＞のシリコン単結晶ウェハからなるため、後述する裏
面コンタクト溝２２を形成する過程において、裏面コン
タクト溝２２のエッチング進行方向の制御ができ、ま
た、加工時間も短縮できる。
【００２２】つぎに、図２（ｂ）に示すように、熱酸化
膜７をマスクとして、半導体層６に対して、六フッ化硫
黄と酸素との混合ガスを用いたプラズマエッチング法に
より、シリコン酸化膜４にまで達する深さが２０〜５０
μｍの分離溝８を形成する。
膜７をマスクとして、半導体層６に対して、六フッ化硫
黄と酸素との混合ガスを用いたプラズマエッチング法に
より、シリコン酸化膜４にまで達する深さが２０〜５０
μｍの分離溝８を形成する。
【００２３】ここで、分離溝８の幅は６〜１０μｍであ
る。
る。
【００２４】つぎに、図２（ｃ）に示すように、温度が
約１１００℃の水蒸気雰囲気中で、約１５０分間の熱酸
化を行って、分離溝８の側壁に厚さが約１μｍのシリコ
ン酸化膜たる側壁絶縁膜９を形成し、さらに、分離溝８
の内部を熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法により形成した多結晶シリコン
たる多結晶半導体層１０で埋め込む。続いて、側壁絶縁
膜９および多結晶半導体層１０の形成過程において半導
体層６の表面側に積層された不要な多結晶半導体層１０
および側壁絶縁膜９をシランガスを用いた減圧ＣＶＤ法
により除去して、半導体層６の表面側を平坦化する。こ
のようにして半導体層６に、側壁絶縁膜９および多結晶
半導体層１０を備える分離壁と、シリコン酸化膜４とに
よって素子分離された半導体島領域を備える誘電体分離
基板２が形成される。
約１１００℃の水蒸気雰囲気中で、約１５０分間の熱酸
化を行って、分離溝８の側壁に厚さが約１μｍのシリコ
ン酸化膜たる側壁絶縁膜９を形成し、さらに、分離溝８
の内部を熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法により形成した多結晶シリコン
たる多結晶半導体層１０で埋め込む。続いて、側壁絶縁
膜９および多結晶半導体層１０の形成過程において半導
体層６の表面側に積層された不要な多結晶半導体層１０
および側壁絶縁膜９をシランガスを用いた減圧ＣＶＤ法
により除去して、半導体層６の表面側を平坦化する。こ
のようにして半導体層６に、側壁絶縁膜９および多結晶
半導体層１０を備える分離壁と、シリコン酸化膜４とに
よって素子分離された半導体島領域を備える誘電体分離
基板２が形成される。
【００２５】つぎに、このような誘電体分離基板２にお
いて、各素子形成領域６ａ〜６ｄに、それぞれの半導体
素子を形成する工程について説明する。
いて、各素子形成領域６ａ〜６ｄに、それぞれの半導体
素子を形成する工程について説明する。
【００２６】まず、図３（ａ）に示すように、誘電体分
離基板２の表面側を熱酸化して厚さ０．５〜１．０μｍ
の熱酸化膜１１を形成し、この熱酸化膜１１にドライエ
ッチングを施し、各素子形成領域、すなわち、ｎチャネ
ル型のＭＯＳＦＥＴ形成領域６ａ，ｐチャネル型のＭＯ
ＳＦＥＴ形成領域６ｂ，ｎチャネル型の縦型ＭＯＳＦＥ
Ｔ形成領域６ｃおよびダイオード形成領域６ｄを窓開け
する。
離基板２の表面側を熱酸化して厚さ０．５〜１．０μｍ
の熱酸化膜１１を形成し、この熱酸化膜１１にドライエ
ッチングを施し、各素子形成領域、すなわち、ｎチャネ
ル型のＭＯＳＦＥＴ形成領域６ａ，ｐチャネル型のＭＯ
ＳＦＥＴ形成領域６ｂ，ｎチャネル型の縦型ＭＯＳＦＥ
Ｔ形成領域６ｃおよびダイオード形成領域６ｄを窓開け
する。
【００２７】つぎに、図３（ｂ）に示すように、熱酸化
膜１１の窓開け部のうちのｐチャネル型のＭＯＳＦＥＴ
６ｂおよび縦型ＭＯＳＦＥＴ形成領域６ｃの熱酸化膜１
１の窓開け部から、イオン注入法によりホウ素を注入し
て、ｐ型のウェル１２を形成した後、誘電体分離基板２
の表面側を熱酸化して熱酸化膜１３を形成する。
膜１１の窓開け部のうちのｐチャネル型のＭＯＳＦＥＴ
６ｂおよび縦型ＭＯＳＦＥＴ形成領域６ｃの熱酸化膜１
１の窓開け部から、イオン注入法によりホウ素を注入し
て、ｐ型のウェル１２を形成した後、誘電体分離基板２
の表面側を熱酸化して熱酸化膜１３を形成する。
【００２８】そして、図３（ｃ）に示すように、熱酸化
膜１３を選択的に除去する。
膜１３を選択的に除去する。
【００２９】つぎに、図４（ａ）に示すように、ｎチャ
ネル型のＭＯＳＦＥＴ２６，ｐチャネル型のＭＯＳＦＥ
Ｔ２７および縦型ＭＯＳＦＥＴ２８のゲートを形成する
ために、誘電体分離基板２の表面側に厚さが０．０８〜
０．１μｍのゲート酸化膜１４を酸化形成する。そし
て、このゲート酸化膜１４の上に、ゲート電極１５とし
ての多結晶シリコンの膜を厚さ０．５〜１．２μｍに形
成した後、ｎチャネル型のＭＯＳＦＥＴ２６，ｐチャネ
ル型のＭＯＳＦＥＴ２７および縦型ＭＯＳＦＥＴ２８の
ゲートとなる部分以外を選択的に除去する。
ネル型のＭＯＳＦＥＴ２６，ｐチャネル型のＭＯＳＦＥ
Ｔ２７および縦型ＭＯＳＦＥＴ２８のゲートを形成する
ために、誘電体分離基板２の表面側に厚さが０．０８〜
０．１μｍのゲート酸化膜１４を酸化形成する。そし
て、このゲート酸化膜１４の上に、ゲート電極１５とし
ての多結晶シリコンの膜を厚さ０．５〜１．２μｍに形
成した後、ｎチャネル型のＭＯＳＦＥＴ２６，ｐチャネ
ル型のＭＯＳＦＥＴ２７および縦型ＭＯＳＦＥＴ２８の
ゲートとなる部分以外を選択的に除去する。
【００３０】つぎに、図４（ｂ）に示すように、半導体
層６の所定領域に熱酸化膜１１，１３の窓開け部から、
イオン注入法によりリンを注入してｎ+ 型のコンタクト
層１６を形成する。一方同様に、イオン注入法によりホ
ウ素を注入してｐ+ 型のコンタクト層１７を形成する。
層６の所定領域に熱酸化膜１１，１３の窓開け部から、
イオン注入法によりリンを注入してｎ+ 型のコンタクト
層１６を形成する。一方同様に、イオン注入法によりホ
ウ素を注入してｐ+ 型のコンタクト層１７を形成する。
【００３１】つぎに、図４（ｃ）に示すように、誘電体
分離基板２の表面側に減圧ＣＶＤ法により、厚さ１．０
〜３．０μｍのシリコン酸化膜１８を形成する。
分離基板２の表面側に減圧ＣＶＤ法により、厚さ１．０
〜３．０μｍのシリコン酸化膜１８を形成する。
【００３２】つぎに、図５（ａ）に示すように、半導体
支持基板３の裏面側に、半導体層６の表面側に形成され
たシリコン酸化膜１８と同等のシリコン酸化膜２１を形
成する。
支持基板３の裏面側に、半導体層６の表面側に形成され
たシリコン酸化膜１８と同等のシリコン酸化膜２１を形
成する。
【００３３】つぎに、図５（ｂ）に示すように、半導体
層６の表面側のシリコン酸化膜１８を選択的に除去して
各素子形成領域６ａ〜６ｄに、コンタクトホールを形成
する。
層６の表面側のシリコン酸化膜１８を選択的に除去して
各素子形成領域６ａ〜６ｄに、コンタクトホールを形成
する。
【００３４】そして、図５（ｃ）に示すように、誘電体
分離基板２の表面側にアルミニウムの膜を厚さ２．０〜
３．０μｍに形成し、不要な部分を除去して適当な形状
にアルミニウム電極１９を加工する。
分離基板２の表面側にアルミニウムの膜を厚さ２．０〜
３．０μｍに形成し、不要な部分を除去して適当な形状
にアルミニウム電極１９を加工する。
【００３５】つぎに、図５（ｄ）に示すように、誘電体
分離基板２の表面側の全面に保護膜２０を形成する。こ
こで、保護膜２０としては、ＳｉＨ4 −ＮＨ3 系の混合
ガスを用いたプラズマＣＶＤ法により形成した窒化シリ
コン膜を用い、その膜厚さは１．０〜２．０μｍであ
る。
分離基板２の表面側の全面に保護膜２０を形成する。こ
こで、保護膜２０としては、ＳｉＨ4 −ＮＨ3 系の混合
ガスを用いたプラズマＣＶＤ法により形成した窒化シリ
コン膜を用い、その膜厚さは１．０〜２．０μｍであ
る。
【００３６】つぎに、図６（ａ）に示すように、半導体
支持基板３の裏面側に形成されたシリコン酸化膜２１の
縦型ＭＯＳＦＥＴ形成領域６ｃに対応する領域を除去し
て、裏面コンタクト溝形成予定領域２２ａを窓開けす
る。ここで、窓開け部の開孔寸法は約１０００μｍであ
る。
支持基板３の裏面側に形成されたシリコン酸化膜２１の
縦型ＭＯＳＦＥＴ形成領域６ｃに対応する領域を除去し
て、裏面コンタクト溝形成予定領域２２ａを窓開けす
る。ここで、窓開け部の開孔寸法は約１０００μｍであ
る。
【００３７】つぎに、図６（ｂ）に示すように、ＫＯＨ
溶液を用いた異方性エッチングにより、シリコン酸化膜
４にまで達する裏面コンタクト溝（裏面溝部）２２を形
成する。
溶液を用いた異方性エッチングにより、シリコン酸化膜
４にまで達する裏面コンタクト溝（裏面溝部）２２を形
成する。
【００３８】つぎに、図７（ａ）に示すように、裏面コ
ンタクト溝２２により露出されたシリコン酸化膜４およ
び半導体支持基板３の裏面側のシリコン酸化膜２１にフ
ッ素系混合ガスを用いたドライエッチングを施し除去す
る。
ンタクト溝２２により露出されたシリコン酸化膜４およ
び半導体支持基板３の裏面側のシリコン酸化膜２１にフ
ッ素系混合ガスを用いたドライエッチングを施し除去す
る。
【００３９】そして、図７（ｂ）に示すように、裏面コ
ンタクト溝２２により露出された埋め込み拡散層５，裏
面コンタクト溝２２の側壁および半導体支持基板３の裏
面に、蒸着法により厚さが１．０μｍの金属膜（熱伝導
部）２３を形成する。ここで、金属膜２３としては、Ｔ
ｉ／Ｎｉ／Ａｇの３層金属膜を用い、その蒸着には、自
公転装置付きの真空蒸着装置を用いた。
ンタクト溝２２により露出された埋め込み拡散層５，裏
面コンタクト溝２２の側壁および半導体支持基板３の裏
面に、蒸着法により厚さが１．０μｍの金属膜（熱伝導
部）２３を形成する。ここで、金属膜２３としては、Ｔ
ｉ／Ｎｉ／Ａｇの３層金属膜を用い、その蒸着には、自
公転装置付きの真空蒸着装置を用いた。
【００４０】しかる後に、このようにして構成された集
積回路装置１を、図１に示すように、ハンダ２４を用い
てベース２５に実装する。
積回路装置１を、図１に示すように、ハンダ２４を用い
てベース２５に実装する。
【００４１】なお、本例においては、張り合わせ基板か
ら誘電体分離基板２を製造したが、これに限らず、半導
体支持基板３の表面側に半導体層６を堆積した基板から
製造してもよい。また、素子形成領域に形成される半導
体素子の種類などは、半導体装置に構成される集積回路
の種類などに応じて設計されるべき性質のものであり、
たとえば、縦型バイポーラトランジスタ，縦型ダイオー
ドおよびサイリスタなどであっても良く、その種類に限
定がない。また、本例の集積回路装置１の構成に限ら
ず、横型の半導体素子に対して裏面コンタクト溝２２お
よび金属膜２３を形成しても勿論良く、放熱が高効率に
行なわれると共に、半導体素子の電位を基板電位まで容
易におとすことができる。また、このような場合には、
たとえば、発熱量の大きい単一の半導体素子に対して形
成することは勿論、複数の半導体素子の裏面に共通の裏
面コンタクト溝２２および金属膜２３を形成すれば、よ
り高効率に放熱を行なうことができる。
ら誘電体分離基板２を製造したが、これに限らず、半導
体支持基板３の表面側に半導体層６を堆積した基板から
製造してもよい。また、素子形成領域に形成される半導
体素子の種類などは、半導体装置に構成される集積回路
の種類などに応じて設計されるべき性質のものであり、
たとえば、縦型バイポーラトランジスタ，縦型ダイオー
ドおよびサイリスタなどであっても良く、その種類に限
定がない。また、本例の集積回路装置１の構成に限ら
ず、横型の半導体素子に対して裏面コンタクト溝２２お
よび金属膜２３を形成しても勿論良く、放熱が高効率に
行なわれると共に、半導体素子の電位を基板電位まで容
易におとすことができる。また、このような場合には、
たとえば、発熱量の大きい単一の半導体素子に対して形
成することは勿論、複数の半導体素子の裏面に共通の裏
面コンタクト溝２２および金属膜２３を形成すれば、よ
り高効率に放熱を行なうことができる。
【００４２】
【発明の効果】以上のとおり、本発明に係る集積回路装
置においては、裏面溝部が半導体基板の裏面側から絶縁
膜を貫通して半導体島領域に達するまで形成されて、こ
の裏面溝部の内側に半導体基板と半導体島領域とを接続
する熱伝導部を有することを特徴とする。従って、本発
明によれば、半導体島領域に形成された半導体素子にお
いて発生する熱は、熱伝導率の高い熱伝導部を介して半
導体基板の側へ放熱されるので、温度上昇による素子特
性の変動を防止できる。また、半導体素子において発生
する熱は、半導体基板の側へ積極的に放熱されるので、
分離溝を介して隣接する半導体素子同士間で放熱の影響
を及ぼし合うことがない。それ故、半導体素子の素子特
性が安定化し、装置動作の安定化が得られる。
置においては、裏面溝部が半導体基板の裏面側から絶縁
膜を貫通して半導体島領域に達するまで形成されて、こ
の裏面溝部の内側に半導体基板と半導体島領域とを接続
する熱伝導部を有することを特徴とする。従って、本発
明によれば、半導体島領域に形成された半導体素子にお
いて発生する熱は、熱伝導率の高い熱伝導部を介して半
導体基板の側へ放熱されるので、温度上昇による素子特
性の変動を防止できる。また、半導体素子において発生
する熱は、半導体基板の側へ積極的に放熱されるので、
分離溝を介して隣接する半導体素子同士間で放熱の影響
を及ぼし合うことがない。それ故、半導体素子の素子特
性が安定化し、装置動作の安定化が得られる。
【００４３】また、熱伝導部を裏面電極とすれば、縦型
の半導体素子が形成できるので、集積回路装置の大容量
化および小型化が可能となる。そして、この裏面電極た
る裏面電極膜を裏面溝部により露出された半導体島領域
の底部，裏面溝部の側壁部および半導体基板の裏面に亘
って形成した場合には、裏面電極の端子を任意に設置で
きるため、設計が容易であり、また、放熱面が大きいた
め、より高効率に放熱を行なうことができる。さらに、
縦型の半導体素子の導入により、従来大きな電流を流す
ために必要であった配線の一部が不要となるので、装置
の表面の配線数を低減でき、装置の設計も容易となる。
の半導体素子が形成できるので、集積回路装置の大容量
化および小型化が可能となる。そして、この裏面電極た
る裏面電極膜を裏面溝部により露出された半導体島領域
の底部，裏面溝部の側壁部および半導体基板の裏面に亘
って形成した場合には、裏面電極の端子を任意に設置で
きるため、設計が容易であり、また、放熱面が大きいた
め、より高効率に放熱を行なうことができる。さらに、
縦型の半導体素子の導入により、従来大きな電流を流す
ために必要であった配線の一部が不要となるので、装置
の表面の配線数を低減でき、装置の設計も容易となる。
【図１】本発明の実施例に係る集積回路装置の構成を示
す断面図である。
す断面図である。
【図２】（ａ）〜（ｃ）のいずれも、図１に示す集積回
路装置の製造方法の一部を示す工程断面図である。
路装置の製造方法の一部を示す工程断面図である。
【図３】（ａ）〜（ｃ）のいずれも、図１に示す集積回
路装置の製造方法のうち、図２に示す工程に続いて行な
われる工程の一部を示す工程断面図である。
路装置の製造方法のうち、図２に示す工程に続いて行な
われる工程の一部を示す工程断面図である。
【図４】（ａ）〜（ｃ）のいずれも、図１に示す集積回
路装置の製造方法のうち、図３に示す工程に続いて行な
われる工程の一部を示す工程断面図である。
路装置の製造方法のうち、図３に示す工程に続いて行な
われる工程の一部を示す工程断面図である。
【図５】（ａ）〜（ｄ）のいずれも、図１に示す集積回
路装置の製造方法のうち、図４に示す工程に続いて行な
われる工程の一部を示す工程断面図である。
路装置の製造方法のうち、図４に示す工程に続いて行な
われる工程の一部を示す工程断面図である。
【図６】（ａ）および（ｂ）は、図１に示す集積回路装
置のうち、図５に示す工程に続いて行なわれる工程の一
部を示す工程断面図である。
置のうち、図５に示す工程に続いて行なわれる工程の一
部を示す工程断面図である。
【図７】（ａ）および（ｂ）は、図１に示す集積回路装
置のうち、図６に示す工程に続いて行なわれる工程の一
部を示す工程断面図である。
置のうち、図６に示す工程に続いて行なわれる工程の一
部を示す工程断面図である。
【図８】（ａ）〜（ｃ）のいずれも、従来の集積回路装
置の製造方法のうち、誘電体分離基板を形成する工程の
一部を示す工程断面図である。
置の製造方法のうち、誘電体分離基板を形成する工程の
一部を示す工程断面図である。
【図９】（ａ）〜（ｃ）のいずれも、従来の集積回路装
置の製造方法のうち、誘電体分離基板に各素子を作り込
む工程の一部を示す工程断面図である。
置の製造方法のうち、誘電体分離基板に各素子を作り込
む工程の一部を示す工程断面図である。
【図１０】（ａ）および（ｂ）は、従来の集積回路装置
の製造方法のうち、図９に示す工程に続いて行なわれる
工程の一部を示す工程断面図である。
の製造方法のうち、図９に示す工程に続いて行なわれる
工程の一部を示す工程断面図である。
【図１１】（ａ）〜（ｃ）のいずれも、従来の集積回路
装置の製造方法のうち、図１０に示す工程に続いて行な
われる工程の一部を示す工程断面図である。
装置の製造方法のうち、図１０に示す工程に続いて行な
われる工程の一部を示す工程断面図である。
１・・・集積回路装置 ２・・・誘電体分離基板 ３・・・半導体支持基板（半導体基板） ４・・・シリコン酸化膜（絶縁膜） ５・・・埋め込み拡散層 ６・・・半導体層 ８・・・分離溝 ９・・・側壁絶縁膜 １０・・・多結晶半導体層 １９・・・アルミニウム電極 ２２・・・裏面コンタクト溝（裏面溝部） ２３・・・金属膜（熱伝導部） ２４・・・ハンダ ２５・・・ベース
Claims (4)
- 【請求項１】 半導体基板の表面側に絶縁膜を介して形
成された半導体層が誘電体分離されて複数の半導体島領
域としてなる集積回路装置において、前記半導体基板の
裏面側から前記絶縁膜を貫通して少なくとも１つの前記
半導体島領域に達する裏面溝部と、この裏面溝部内に形
成され少なくとも前記半導体基板と前記半導体島領域と
を接続する熱伝導部と、を有することを特徴とする集積
回路装置。 - 【請求項２】 請求項１において、前記熱伝導部は、前
記裏面溝部により露出された前記半導体島領域の底部，
前記裏面溝部の側壁部及び前記半導体基板の裏面に亘り
形成されてなる裏面電極膜であることを特徴とする集積
回路装置。 - 【請求項３】 請求項２において、前記裏面電極膜は、
前記半導体島領域のうちの複数の半導体島領域の底部に
接続されてなる共通電極膜であることを特徴とする集積
回路装置。 - 【請求項４】 請求項１ないし請求項３のいずれかの項
において、前記半導体基板は、ＳＯＩ基板の支持基板で
あって、面方位＜１００＞のシリコン単結晶基板である
ことを特徴とする集積回路装置。
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|---|---|---|---|
| JP18360392A JP3173147B2 (ja) | 1992-07-10 | 1992-07-10 | 集積回路装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18360392A JP3173147B2 (ja) | 1992-07-10 | 1992-07-10 | 集積回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0629376A true JPH0629376A (ja) | 1994-02-04 |
| JP3173147B2 JP3173147B2 (ja) | 2001-06-04 |
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|---|---|---|---|
| JP18360392A Expired - Fee Related JP3173147B2 (ja) | 1992-07-10 | 1992-07-10 | 集積回路装置 |
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| JP (1) | JP3173147B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169301B1 (en) | 1997-02-27 | 2001-01-02 | Murata Manufacturing Co., Ltd. | Planar dielectric integrated circuit |
| JP2003124407A (ja) * | 2001-10-02 | 2003-04-25 | Xerox Corp | 高い熱伝導率を有する半導体ストラクチャ用の基板 |
| US6900076B2 (en) * | 2000-02-04 | 2005-05-31 | Seiko Epson Corporation | Methods for manufacturing semiconductor chips, methods for manufacturing semiconductor devices, semiconductor chips, semiconductor devices, connection substrates and electronic devices |
| JP2007242977A (ja) * | 2006-03-10 | 2007-09-20 | Hitachi Ltd | 高耐圧半導体集積回路装置 |
| US7541644B2 (en) | 2003-05-23 | 2009-06-02 | Renesas Technology Corp. | Semiconductor device with effective heat-radiation |
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| US9276104B2 (en) | 2012-02-08 | 2016-03-01 | Sony Corporation | High-frequency semiconductor device and method of manufacturing the same |
| JP2017112303A (ja) * | 2015-12-18 | 2017-06-22 | 株式会社デンソー | 半導体装置 |
-
1992
- 1992-07-10 JP JP18360392A patent/JP3173147B2/ja not_active Expired - Fee Related
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| JP3173147B2 (ja) | 2001-06-04 |
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