JP2006332478A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】良好な耐圧を得ることができる半導体装置およびその製造方法を提供する。
【解決手段】絶縁分離領域１４の絶縁部材１３の先端２１をｎ半導体基板１ｃの裏面２０から引っ込ませた凹状とすることで、ｎ半導体基板１ｃの底部のコーナーでの電界強度を緩和して、良好な耐圧を得ることができる。また、ｎ半導体基板１ｃの裏面２０にフィールドストップ層２２などの高濃度領域を形成することで、表面から伸びた空乏層が裏面２０に達するのを防止して、裏面２０に形成した絶縁膜２３とｎ半導体基板１ｃとの界面に導入される表面準位の影響を排除し、良好な耐圧を得ることができる。
【選択図】 図１

Description

この発明は、絶縁分離領域を有する半導体装置およびその製造方法に関する。
半導体基板内にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）と同様な効果を持つ電気的に絶縁された分離構造を有する半導体装置が開示されている（例えば、特許文献１など）。
図１１〜図１５は、半導体基板内にＳＯＩと同様な効果を持つ電気的に絶縁された分離構造を有する半導体装置の製造方法について、工程順に示した要部製造工程断面図である。以下の説明において、ｎは導電型がｎ型であることを示し、ｐは導電型がｐ型であることを示す。
ｎ半導体基板５１ａの表面層に選択的にｐウェル領域５２を形成し、ゲート酸化膜５３を介してポリシリコンからなるゲート電極５４を形成する（図１１）。
つぎに、ｎ半導体基板の表面層にｐソース領域５５、ｐドレイン領域５６およびｎコンタクト領域５７の高濃度領域を形成し、ｐウェル領域５２の表面層にｎソース領域５８、ｎドレイン領域５９およびｐコンタクト領域６０の高濃度領域を形成する。
つぎに、層間絶縁膜６１を形成し、この層間絶縁膜６１をパターニングし、ｎ半導体基板５１ａの表面から内部に向かって分離用トレンチ６２を前記のｐウェル領域５２およびｐソース領域５５、ｐドレイン領域５６およびｎコンタクト領域５７を囲むように形成し、ｎ半導体基板５１の表面層を分離用トレンチ６２で区画し、区画されたｎ半導体基板５１ｂとする。続いて、分離用トレンチ６２内を絶縁部材６３で充填して絶縁分離領域６４を形成する（図１３）。
つぎに、表面を図示しない層間絶縁膜（層間絶縁膜６９に含まれる）で被覆し、この層間絶縁膜に形成したコンタクトホールを介してｐソース領域、ｎコンタクト領域およびｎソース領域、ｐコンタクト領域と電気的に接続するソース電極６５、６７およびｐドレイン領域、ｎドレイン領域と電気的に接続するドレイン電極６６、６８である金属電極を形成する。その表面をポリイミド膜などの保護膜で被覆する。図ではこの保護膜を含めて層間絶縁膜６９として示した。続いて、区画されたｎ半導体基板５１ｂの裏面を絶縁分離領域６４が露出するまで切削して薄型化し、区画されたｎ半導体基板５１ｂを絶縁分離領域６４で複数に分割し、複数の分割されたｎ半導体基板５１ｃを形成する。この複数の分割されたｎ半導体基板５１ｃの集合体をｎ半導体基板５１と称する。絶縁分離領域６４の底部の絶縁部材６３をｎ半導体基板５１の裏面７０から突出させる（図１４）。
つぎに、切削されたｎ半導体基板５１の裏面７０に絶縁膜７３を形成し、突出した絶縁部材６３の先端７１を絶縁膜７３に埋め込む（図１５）。
最後に、導電性接着剤７４で絶縁膜７３を金属基板７５やセラミック基板に固着して半導体装置が完成する（図１５）。
このように絶縁分離領域６４の底部の絶縁部材６３を突出させ、この突出した絶縁部材６３の先端７１を絶縁膜７３に埋め込むことで、ＳＯＩ基板を用いた場合に発生する分離用トレンチ６２に充填される絶縁部材６３の厚みの変化や空洞、さらに分離用トレンチ６２の形状におけるくびれが無い構成にでき、耐圧低下を防止できる。
また、この特許文献１では、ｎ半導体基板５１の底面と絶縁膜７３の間に金属などの低抵抗層を設けることでバイポーラトランジスタの特性（ｈfeやオン電圧など）を向上できることが開示されている。特許文献１では説明されていないが、この低抵抗層は図では分割されたｎ半導体基板５１ｃの裏面７０全域に形成されているが、部分的に形成しても特性の向上は達成されるものと推測できる。
特開２００１−１２７１４９号公報
前記のように絶縁分離領域６４の底部の絶縁部材６３をｎ半導体基板の裏面７０から突出させる方法として、ｎ半導体基板５１ａの研磨やエッチングをｎ半導体基板５１ａと絶縁部材６３の選択比を制御して行う方法がある。
しかし、図１５に示すように、絶縁分離領域６４の底部の絶縁部材６３の先端７１がｎ半導体基板５１の裏面７０より突出する構造では、ｎ半導体基板５１ａの裏面のエッチング後、突出した絶縁部材６３の先端７１が尖る形状になり易く、製造工程中にこの突出した絶縁部材６３が割れたり、欠けたりする問題がある。
また、ｎ半導体基板５１の裏面７０の処理において、研磨やエッチングにて形成した面に機械歪（欠陥層）が残っていたり、ｎ半導体基板５１の裏面７０と絶縁膜７３との界面に界面準位が存在したりする。ｎ半導体基板５１ｃの裏面方向に伸びた空乏層がｎ半導体基板５１ｃの裏面７０に到達すると、前記機械的歪および界面準位からの発生電流によりリーク電流を増大させ、耐圧低下を招く。
また、分割されたｎ半導体基板５１ｃにマイナスのサージ電圧が印加された場合、分割されたｎ半導体基板５１ｃの底部と絶縁分離領域６４と接するコーナーで電界が集中して耐圧低下を招くことがある。
図１４のＢ部の拡大図である図１６に示すように、絶縁分離領域６４の底部の絶縁部材６３の先端７１が突出する構造では、この絶縁分離領域６４と接する分割されたｎ半導体基板５１ｃのコーナー７６は裏面７０の研削時に下側に凸状になる。このような形状となるとコーナー７６での電界集中が一層強められて、耐圧低下が顕著になる。尚、絶縁部材６３は、図１６に示すように分離用トレンチ６２の側壁に形成される酸化膜８０とこの酸化膜８０を介して分離用トレンチ６２を充填するポリイミド８１で構成されている。
この発明の目的は、前記の課題を解決して、良好な耐圧を得ることができる半導体装置およびその製造方法を提供することである。
前記の目的を達成するために、半導体基板の第１主面から第２主面まで到達するトレンチと、該トレンチを充填する絶縁部材と、該絶縁部材と接続し前記第２主面を被覆する絶縁膜とからなる絶縁分離領域を有する半導体装置において、前記絶縁部材の先端が前記第２主面の表面より凹状となる構成とする。
また、前記絶縁部材が、酸化膜により形成されているとよい。
また、前記絶縁部材が、トレンチ側壁に形成した酸化膜と、該酸化膜に挟まれた領域を充填するポリシリコンにより形成されるとよい。
また、前記第２主面側の表面層に前記半導体基板と同一の導電型で前記半導体基板より高濃度の半導体領域を有するとよい。
また、半導体基板の第１主面から第２主面まで到達するトレンチと、該トレンチを充填する絶縁部材と、該絶縁部材と接続し前記第２主面を被覆する絶縁膜とからなる絶縁分離領域を有し、前記絶縁部材の先端が前記第２主面の表面より凹状となっている半導体装置の製造方法であって、
半導体基板の第１主面から所定の深さに分離用トレンチを形成する工程と、
該分離用トレンチを絶縁部材で充填する工程と、
前記半導体基板の第１主面と反対側の面を研磨し、前記絶縁部材を露出させ、該絶縁基板の先端を研磨後の半導体基板の第２主面より引っ込ませ、凹状にする工程と、
前記第２主面上に絶縁膜を形成する工程と、
を含む製造方法とする。
また、前記絶縁膜が、樹脂系のポリイミド膜、ＳＯＧ膜もしくはＣＶＤによる酸化膜であるとよい。
また、前記第２主面側の表面層に前記半導体基板と同一の導電型で前記半導体基板より高濃度の半導体領域を形成する工程を含む製造方法とする。
また、前記高濃度の半導体領域が、イオン注入とイオン注入により導入された不純物をレーザーアニールで電気的に活性化して形成される製造方法とする。
また、前記半導体基板が、エピタキシャルウェハ、ＣＺウェハ、ＦＺウェハまたは拡散ウェハを用いる製造方法とする。
〔作用〕
分離用トレンチを充填する絶縁部材の先端を半導体基板の裏面より引っ込んだ凹状とする方法として、半導体基板の研磨やエッチングの選択比を半導体基板材料（シリコン）＜絶縁部材の材料になるように制御させる方法がある。絶縁部材の材料としては熱酸化膜の緻密な酸化膜よりもＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などで形成したポーラスな絶縁膜（例えば、酸化膜など）や分離用トレンチ内壁に形成された酸化膜とこの酸化膜を介して充填されるポリシリコンなどが有効である。
このように絶縁部材を半導体基板の裏面より凹状とすることで、図１５で説明した絶縁部材の割れや欠けが防止できて、良好な素子耐圧を得ることができる。
この発明により、絶縁分離領域の絶縁部材の先端を半導体基板の裏面から引っ込ませた凹状とすることで、半導体基板の底部のコーナーでの電界強度を緩和して、良好な耐圧を得ることができる。
また、半導体基板の裏面にフィールドストップ層などの高濃度領域を形成することで、表面から伸びた空乏層が裏面に達するのを防止して、裏面に形成した絶縁膜と半導体基板との界面に導入される表面準位の影響を排除し、良好な耐圧を得ることができる。
さらに、従来ＳＯＩプロセスに比べて安価なプロセスコストでＳＯＩウェハと同じ機能（例えば、素子間の寄生効果が無い）を持たせることができ、安価で良好な耐圧を有する半導体装置を提供することができる。
発明を実施するための最良の形態を以下の実施例にて説明する。
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
この半導体装置は、ｎ半導体基板１が絶縁分離領域１４で分割されたｎ半導体基板１ｃの表面層に形成されたｐウェル領域２、ポリシリコンのゲート電極４、ｐソース領域５、ｐドレイン領域６、ｎコンタクト領域７、ｎソース領域８、ｎドレイン領域９、ｐコンタクト領域１０などの高濃度領域およびソース電極１５、１７とドレイン電極１６、１８の金属電極で構成されたｐチャネルＭＯＳＦＥＴ４１とｎチャネルＭＯＳＦＥＴ４２などの素子と、この素子を駆動・保護する図示しない回路と、素子同士、回路同士、素子と回路間をそれぞれ絶縁する絶縁分離領域１４と、ｎ半導体基板の裏面２０に形成される絶縁膜２３とを有する。図１（ｂ）では、表面を被覆する保護膜も兼ねた層間絶縁膜１９、このｎ半導体基板１を支持する金属基板２５およびこれらを固着する導電性接着剤２４も示した。
前記の絶縁分離領域１４は分離用トレンチ１２を絶縁部材１３で充填し、絶縁分離領域１４の底部の絶縁部材１３はｎ半導体基板の裏面２０より凹状に陥没し、この凹部の絶縁部材１３は裏面２０側に形成される絶縁膜２３と接続し、絶縁部材１３と裏面２０に形成した絶縁膜２３で分割されたｎ半導体基板１ｃは取り囲まれている。
また、分割したｎ半導体基板１ｃの裏面２０全域にｎフィールドストップ層２２を形成し、このｎフィールドストップ層２２上に絶縁膜２３を形成する。この絶縁膜２３は導電性接着剤２４を介して金属基板２５と固着されている。
このｎフィールドストップ層２２を分割されたｎ半導体基板１ｃの裏面２０全域に形成することで、ｎ半導体基板１ｃの表面に形成された素子から延びてくる空乏層がｎ半導体基板の裏面２０に到達しないため、良好な耐圧を得ることができる。
尚、仕上がり時のｎ半導体基板１ｃの厚みＴ２は、１０μｍ〜数１００μｍの厚みである。この厚みＴ２は半導体装置の耐圧に依存し、耐圧が高い程、この厚みは厚くなる。
つぎに、図１の半導体装置の製造方法について説明する。
図２〜図６は、図１の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
ｎ型で比抵抗が数Ωｃｍ程度のＣＺウェハからなるｎ半導体基板１ａの表面層に、例えばｐ型不純物でドーズ量が１×１０13ｃｍ-2程度のｐウェル領域２を形成し、ｎ半導体基板１ａの表面上に厚さが数１０ｎｍ程度のゲート酸化膜３を形成し、ポリシリコンでゲート電極４を形成する（図２）。
つぎに、ｐソース領域５、ｐドレイン領域６、ｎコンタクト領域７、ｎソース領域８、ｎドレイン領域９、ｐコンタクト領域１０などの高濃度領域を形成する（図３）。
つぎに、層間絶縁膜１１を被覆し、その層間絶縁膜１１をパターニングし、分離用トレンチ１２を形成し、ｎ半導体基板１ａの表面層を区画し、区画されたｎ半導体基板１ｂを形成する。絶縁部材１３で分離用トレンチ１２内を充填し絶縁分離領域１４を形成する。絶縁部材１３を充填する方法は、例えば、プラズマＣＶＤによる酸化膜にて分離用トレンチを充填する方法やプラズマＣＶＤによる酸化膜を分離用トレンチ１２の側壁と底面を被覆し、この酸化膜を介して分離用トレンチにポリシリコンなどを充填する方法がある。また、分離用トレンチ１２を形成するときのマスク膜はレジスト材を用いると良い。このときの分離用トレンチ１２の深さＴ１は、半導体装置が仕上がる時のｎ半導体基板の厚みＴ２よりも深くする。Ｔ１−Ｔ２の差分は、ウェハ面内のｎ半導体基板１ａの裏面のエッチングバラツキ等から０〜５μｍ程度が望ましい（図４）。
つぎに、ソース電極１５、１７およびドレイン電極１６、１８の金属電極をｐソース領域５、ｐドレイン領域６、ｎコンタクト領域７、ｎソース領域８、ｎドレイン領域９、ｐコンタクト領域１０の高濃度領域上に形成し、表面に層間絶縁膜１９を形成する。ここでは、層間絶縁膜１９は、ｎ半導体基板１と金属電極との層間絶縁層１１および金属電極上の保護膜を兼ねた同じ層とした。続いて、区画されたｎ半導体基板１ｂの裏面から研磨またはエッチング等によりＴ２の厚さまで薄くし、絶縁部材１３を露出させ、薄いｎ半導体基板１とする。このｎ半導体基板１の厚さは前記のＴ２である。このｎ半導体基板１は絶縁分離領域１４で分割されたｎ半導体基板１ｃが複数個集まった集合体である。尚、この研磨工程は、比較的粗い機械研磨工程と機械歪を除去する化学研磨工程の２段階にて行うと良い。
この化学研磨工程において選択比をｎ半導体基板材料（シリコン）＜絶縁部材とすることで、絶縁分離領域１４の底部の絶縁部材１３の形状は、図５のＡ部の拡大図である図７に示すように、ｎ半導体基板１の裏面２０より引っ込んだ凹状の形状となる。また、この近傍の分割されたｎ半導体基板１ｃのコーナー２６は丸められ、この箇所での電界集中は緩和されて、耐圧低下を防止できる。
また、化学研磨工程の代わりにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を用いても同じ形状とすることができる。ｎ半導体基板１の厚みＴ２から絶縁部材１３の先端２１までの長さＴ３の差分（Ｔ２−Ｔ３）は、数μｍ（０．１μｍ〜３μｍ程度）が望ましい（図５）。
つぎに、分割されたｎ半導体基板１ｃの表面に形成した素子から延びる空乏層が分割されたｎ半導体基板１ｃの裏面２０に形成した絶縁膜２３に到達するのを防ぐために、ｎ半導体基板１ｃよりも高濃度なｎフィールドストップ層２２を分割されたｎ半導体基板１ｃの裏面２０全域に形成する。このｎフィールドストップ層２２は、薄型化したｎ半導体基板１の裏面２０にｎ型のドーパント（ドープされるｎ型不純物）をイオン注入にて注入し、ソース電極１５、１７およびドレイン電極１６、１８の金属電極が変質しない低温（〜５００℃程度）またはレーザーアニールにより活性化を図る。
このドーパントのドーズ量はｎフィールドストップ層２２をパンチスルーする電圧（パンチスルー電圧）で決定される。
尚、前記の製造工程で図３のソース領域５、８、ドレイン領域６、９などの高濃度領域を形成する工程と図４の分離用トレンチ１２を形成する工程を入れ替え、分離用トレンチ１２を形成する時にｎ半導体基板１に導入されたダメージを回復させ、その後で、図３のソース領域５、８やドレイン領域６、９などの高濃度領域を形成すると、良好なＭＯＳＦＥＴの特性を確保することができる。この場合は、分離用トレンチ１２を形成した後、ゲート絶縁膜３（酸化膜）を残して、トレンチ形成用のマスク材であるレジストを除去し、高温で熱処理することで、ダメージをゲート絶縁膜３に吸収させて、ダメージを回復させる。その後、分離用トレンチ１２内に絶縁部材１３を充填し、前記のようにソース領域５、８やドレイン領域６、９などの高濃度領域を形成する。
図８は、ドーパントのドーズ量とパンチスルー電圧の関係を示す。横軸の例えば１Ｅ８は１×１０8 を表す。
図８から、パンチスルー電圧を１Ｖから１０ｋＶの範囲に設定する場合は、ドーズ量は１×１０8 （１Ｅ８）ｃｍ-2〜１×１０12（１Ｅ１２）ｃｍ-2の範囲が良い。そして、絶縁部材２１と接するように絶縁膜２３をｎ半導体基板１ｃの裏面２０に形成する。この絶縁膜２３の材料は、常温プラズマＣＶＤで形成した酸化膜や酸化シリコンを含有したＳＯＧおよびポリイミドなどの有機材料の絶縁材料が適用できる。
最後に、導電性接着剤２４を介して金属基板２５に接合されて半導体装置が完成する（図６）。この絶縁膜２３および導電性接着剤３４の代わりにエポキシ系の接着剤などを用いるとｎ半導体基板の裏面２０の絶縁および金属基板２５との接合を兼ねることもできる。また、金属基板２５の代わりにセラミック基板などの絶縁基板を用いても良い。
尚、ｎ半導体基板１ａは、ここではＣＺ（チョクラルスキー・ゾーン）ウェハの場合で説明したが、エピタキシャルウェハ、ＦＺ（フローティング・ゾーン）ウェハまたは拡散ウェハであっても構わない。
また、この製造方法を用いることで、従来ＳＯＩプロセスに比べて安価なプロセスコストでＳＯＩウェハと同じ機能（例えば、素子間の寄生効果が無い）を持ち、良好な耐圧が得られる。
図９は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。これは、本発明を適用したＣＭＯＳ回路素子であり、出力段ＭＯＳＦＥＴ４３ａ、４３ｂと回路部４４である。
ｐ半導体基板１ｄにハイサイド側の出力段横型ｎチャネルＭＯＳＦＥＴ４３ａ、４３ｂと回路部４４が絶縁分離領域１４で横型分離されて形成されている。ここでは簡略化するために、出力段横型ｎチャネルＭＯＳＦＥＴ４３ａ（耐圧＝６０Ｖ）は１セル分、回路部４４はこの回路部４４を構成するｐチャネルＭＯＳＦＥＴ４４ａ（耐圧＝７Ｖ）の１素子分を図示した。基本的な製造工程は図２〜図６と同じである。
比抵抗が数Ωｃｍ程度のＣＺ−ｐ型半導体基板を用い、ｐ半導体基板（研削後ｐ半導体基板１ｄとなる）の表面層にドーズ量が５×１０12ｃｍ-2程度で深さが２．０μｍ〜３．０μｍ程度のｎウェル領域２ａを形成し、ドーズ量が１×１０13ｃｍ-2程度で深さが１．５μｍ〜２．０μｍ程度のｐウェル領域２６ａを形成する。
厚さが数１０ｎｍ程度のゲート絶縁膜３を形成し、ポリシリコンでゲート電極４を形成し、分離用トレンチ１２を形成し、ｐ半導体基板（研削後ｐ半導体基板１ｄとなる）の表面層を区画し、分離用トレンチ１２に絶縁部材１３を充填し、ｎソース領域８、ｎドレイン領域９、ｐコンタクト領域１０、ｐソース領域５、ｐドレイン領域６およびｎコンタクト領域７の高濃度領域を形成する。
表面に図示しない層間絶縁膜（層間絶縁膜１９に含まれる）を形成し、この層間絶縁膜にコンタクトホールを開口し、ソース電極１５、１７とドレイン電極１６、１８となる金属電極を形成し、さらにその上に保護膜を兼ねる層間絶縁膜１９を形成する。
ｐ半導体基板の裏面を研磨およびエッチングにてｐ半導体基板１ｄの厚みＴ４が１００μｍとなるまで薄型化させる。エッチングの選択比を制御することで、絶縁部材１３はｐ半導体基板１ｄの裏面２０より凹状に陥没し、この凹部の絶縁部材１３は前記の絶縁膜２３と接続し、絶縁部材１３と裏面２０の絶縁膜２３で分割されたｐ半導体基板１ｅの側面と底面が取り囲まれている。絶縁膜２３は常温プラズマＣＶＤにて酸化膜を形成した。この絶縁膜２３はポリイミドなどのポリイミドや酸化シリコンを含有したＳＯＧ（Ｓｐｉｎ ｏｎ ｇｌａｓｓ）などを用いても良い。導電性接着剤２４を介して金属基板２５に接合して半導体装置が完成する。
絶縁部材１３の先端２１を裏面２０より引っ込ませ、凹状とすることで、第１実施例と同様の効果が得られる。
図１０は、この発明の第３実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。これは、本発明を適用したプラズマディスプレイパネルの駆動用ＩＣ素子の表面図であり、横型ＩＧＢＴと回路部である。
ｎ型半導体基板１上にトーテムポール回路の上アーム素子として横型ｎチャネルＩＧＢＴ４５ａと同じく下アーム素子として横型ｎチャネルＩＧＢＴ４５ｂと回路部４６が絶縁分離領域１４にて横型分離された構造となっている。ここでは簡略化するために、図１０（ｂ）では横型ｎチャネルＩＧＢＴ４５ａ（耐圧＝２００Ｖ）は１セル分、回路部４６を構成するｎチャネルＭＯＳＦＥＴ４６ａ（耐圧＝７Ｖ）の１素子分を図示した。基本的な製造工程は図２〜図６と同じである。
比抵抗が１０Ωｃｍ程度のＣＺ−ｎ型半導体基板１を用い、ｎ半導体基板１の表面にドーズ量が１×１０13ｃｍ-2程度で深さが２．０μｍ〜３．０μｍ程度のｎバッファ領域２６ｂを形成し、ドーズ量が７×１０12ｃｍ-2程度で深さが１．５μｍ〜２．０μｍ程度のｐウェル領域２を形成する。厚さ数１０ｎｍ程度のゲート絶縁膜３を形成し、ポリシリコンでゲート電極４を形成する。ｎ半導体基板１の表面層に分離用トレンチ１２を形成し、ｎ半導体基板１の表面層を区画し、分離用トレンチ１２に絶縁部材１３を充填し、絶縁分離領域１４を形成し、ｎエミッタ領域２７、ｐコレクタ領域２８、ｐコンタクト領域２９、ｎソース領域８、ｎドレイン領域９およびｐコンタクト領域１０の高濃度領域を形成し、表面に図示しない層間絶縁膜（層間絶縁膜１９に含まれる）を形成し、エミッタ電極３０、コレクタ電極３１、ソース電極１７、ドレイン電極１８となる金属電極を形成し、さらにその上に保護膜を兼ねる層間絶縁膜１９を形成する。
ｎ半導体基板の裏面２０を研磨およびエッチングにてｎ半導体基板の厚みＴ５が１０μｍまで薄型化させ、エッチングの選択比を制御することで、絶縁部材１３はｎ半導体基板の裏面２０より凹状に陥没し、この凹部の絶縁部材１３は前記の絶縁膜２３と接続し、絶縁部材１３と裏面の絶縁膜２３で分割されたｎ半導体基板１ｃの側面と底面が取り囲まれている。絶縁膜１３は常温プラズマＣＶＤにて酸化膜を形成した。この絶縁膜１３はポリイミドなどのポリイミドや酸化シリコンを含有したＳＯＧなどを用いても良い。導電性接着剤２４を介して金属基板２５に接合して半導体装置が完成する。
尚、ＩＧＢＴのようなバイポーラ素子の場合、ｎ半導体基板の厚みＴ５が厚いと、伝導度変調されたキャリア量が多くなるためターンオフ損失および応答特性が悪化するので、ｎ半導体基板の厚みＴ５を薄型化し、通常、空乏層がｎ半導体基板の裏面２０に届くような設計とする。また、ｎ半導体基板の裏面２０を研磨する場合、ｎ半導体基板の厚みＴ５が数十μｍ以下になるとプロセス中のｎ半導体基板（ウェハ）に割れが発生し易くなるため、層間絶縁膜１９の表面にウェハ割れを防止するための図示しない支持基板を貼り付けて行うと良い。ｎ半導体基板の裏面２０にｎフィールドストップ層２２を形成するために、ドーズ量が５×１０11ｃｍ-2のＰ（リン）のイオン注入を行い、レーザーアニールで活性化を行なう。絶縁膜２３は常温プラズマＣＶＤにて酸化膜を形成した。この絶縁膜２３はポリイミドなどのポリイミドや酸化シリコンを含有したＳＯＧなどを用いても良い。導電性接着剤２４を介して金属基板２５に接合して半導体装置が完成する。
絶縁部材１３の先端２１を裏面２０より引っ込ませ、凹状とすることで、第１実施例と同様の効果が得られる。
この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 図１の半導体装置の要部製造工程断面図 図２に続く、図１の半導体装置の要部製造工程断面図 図３に続く、図１の半導体装置の要部製造工程断面図 図４に続く、図１の半導体装置の要部製造工程断面図 図５に続く、図１の半導体装置の要部製造工程断面図 図５のＡ部の拡大図 ドーパントのドーズ量とパンチスルー電圧の関係図 この発明の第２実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 この発明の第３実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図 従来の分離構造を有する半導体装置の要部製造工程断面図 図１１に続く、従来の分離構造を有する半導体装置の要部製造工程断面図 図１２に続く、従来の分離構造を有する半導体装置の要部製造工程断面図 図１３に続く、従来の分離構造を有する半導体装置の要部製造工程断面図 図１４に続く、従来の分離構造を有する半導体装置の要部製造工程断面図 図１４のＢ部の拡大図
符号の説明
１ ｎ半導体基板
１ｄ ｐ半導体基板
１ｂ 区画されたｎ半導体基板
１ｃ 分割されたｎ半導体基板
１ｅ 分割されたｐ半導体基板
２、２６ａ ｐウェル領域
２ａ ｎウェル領域
３ ゲート絶縁膜
４ ゲート電極
５ ｐソース領域
６ ｐドレイン領域
７ ｎコンタクト領域 ８ ｎソース領域
９ ｎドレイン領域
１０ ｐコンタクト領域
１１、１９ 層間絶縁膜
１２ 分離用トレンチ
１３ 絶縁部材
１４ 絶縁分離領域
１５、１７ ソース電極
１６、１８ ドレイン電極
２０ 裏面
２１ 先端
２２ ｎフィールドストップ層
２３ 絶縁膜
２４ 導電性接着剤
２５ 金属基板
２６ コーナー
２６ｂ ｎバッファ領域
２７ ｎエミッタ領域
２８ ｐコレクタ領域
２９ ｐコンタクト領域
３０ エミッタ電極
３１ コレクタ電極
４１、４２ ｎチャネルＭＯＳＦＥＴ
４３ａ、４３ｂ ハイサイド横型ｎチャネルＭＯＳＦＥＴ
４４、４６ 回路部
４４ａ ｐチャネルＭＯＳＦＥＴ
４６ａ ｎチャネルＭＯＳＦＥＴ

Claims (9)

  1. 半導体基板の第１主面から第２主面まで到達するトレンチと、該トレンチを充填する絶縁部材と、該絶縁部材と接続し前記第２主面を被覆する絶縁膜とからなる絶縁分離領域を有する半導体装置において、
    前記絶縁部材の先端が前記第２主面の表面より凹状となることを特徴とする半導体装置。
  2. 前記絶縁部材が、酸化膜により形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記絶縁部材が、トレンチ側壁に形成した酸化膜と、該酸化膜に挟まれた領域を充填するポリシリコンにより形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２主面側の表面層に前記半導体基板と同一の導電型で前記半導体基板より高濃度の半導体領域を有することを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
  5. 半導体基板の第１主面から第２主面まで到達するトレンチと、該トレンチを充填する絶縁部材と、該絶縁部材と接続し前記第２主面を被覆する絶縁膜とからなる絶縁分離領域を有し、前記絶縁部材の先端が前記第２主面の表面より凹状となる半導体装置の製造方法であって、
    半導体基板の第１主面から所定の深さに分離用トレンチを形成する工程と、
    該分離用トレンチを絶縁部材で充填する工程と、
    前記半導体基板の第１主面と反対側の面を研磨し、前記絶縁部材を露出させ、該絶縁基板の先端を研磨後の半導体基板の第２主面より引っ込ませ、凹状にする工程と、
    前記第２主面上に絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  6. 前記絶縁膜が、樹脂系のポリイミド膜、ＳＯＧ膜もしくはＣＶＤによる酸化膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第２主面側の表面層に前記半導体基板と同一の導電型で前記半導体基板より高濃度の半導体領域を形成する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記高濃度の半導体領域が、イオン注入とイオン注入により導入された不純物をレーザーアニールで電気的に活性化して形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記半導体基板が、エピタキシャルウェハ、ＣＺウェハ、ＦＺウェハまたは拡散ウェハを用いることを特徴とする請求項５〜８のいずれか一項に記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008091220A1 (en) * 2007-01-25 2008-07-31 Silex Microsystems Ab Trench isolation for reduced cross talk
JP2013110429A (ja) * 2006-12-06 2013-06-06 Denso Corp 半導体装置の製造方法
JP2018037443A (ja) * 2016-08-29 2018-03-08 富士電機株式会社 半導体集積回路及び半導体モジュール
WO2018180570A1 (ja) * 2017-03-30 2018-10-04 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、電子機器、および半導体装置
WO2020262541A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11881814B2 (en) 2005-12-05 2024-01-23 Solaredge Technologies Ltd. Testing of a photovoltaic panel
US10693415B2 (en) 2007-12-05 2020-06-23 Solaredge Technologies Ltd. Testing of a photovoltaic panel
US11309832B2 (en) 2006-12-06 2022-04-19 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US9130401B2 (en) 2006-12-06 2015-09-08 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US11888387B2 (en) 2006-12-06 2024-01-30 Solaredge Technologies Ltd. Safety mechanisms, wake up and shutdown methods in distributed power installations
US11296650B2 (en) 2006-12-06 2022-04-05 Solaredge Technologies Ltd. System and method for protection during inverter shutdown in distributed power installations
US9112379B2 (en) 2006-12-06 2015-08-18 Solaredge Technologies Ltd. Pairing of components in a direct current distributed power generation system
US11687112B2 (en) 2006-12-06 2023-06-27 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US8618692B2 (en) 2007-12-04 2013-12-31 Solaredge Technologies Ltd. Distributed power system using direct current power sources
US9088178B2 (en) 2006-12-06 2015-07-21 Solaredge Technologies Ltd Distributed power harvesting systems using DC power sources
US8319483B2 (en) 2007-08-06 2012-11-27 Solaredge Technologies Ltd. Digital average input current control in power converter
US8473250B2 (en) 2006-12-06 2013-06-25 Solaredge, Ltd. Monitoring of distributed power harvesting systems using DC power sources
WO2009073868A1 (en) 2007-12-05 2009-06-11 Solaredge, Ltd. Safety mechanisms, wake up and shutdown methods in distributed power installations
US11728768B2 (en) 2006-12-06 2023-08-15 Solaredge Technologies Ltd. Pairing of components in a direct current distributed power generation system
US11855231B2 (en) 2006-12-06 2023-12-26 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US11735910B2 (en) 2006-12-06 2023-08-22 Solaredge Technologies Ltd. Distributed power system using direct current power sources
US8013472B2 (en) 2006-12-06 2011-09-06 Solaredge, Ltd. Method for distributed power harvesting using DC power sources
US8963369B2 (en) 2007-12-04 2015-02-24 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US8384243B2 (en) 2007-12-04 2013-02-26 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US11569659B2 (en) 2006-12-06 2023-01-31 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US8816535B2 (en) 2007-10-10 2014-08-26 Solaredge Technologies, Ltd. System and method for protection during inverter shutdown in distributed power installations
US8319471B2 (en) 2006-12-06 2012-11-27 Solaredge, Ltd. Battery power delivery module
US8947194B2 (en) 2009-05-26 2015-02-03 Solaredge Technologies Ltd. Theft detection and prevention in a power generation system
EP2031653B1 (en) * 2007-08-27 2014-03-05 Denso Corporation Manufacturing method for a semiconductor device having multiple element formation regions
US8049523B2 (en) 2007-12-05 2011-11-01 Solaredge Technologies Ltd. Current sensing on a MOSFET
US11264947B2 (en) 2007-12-05 2022-03-01 Solaredge Technologies Ltd. Testing of a photovoltaic panel
EP2232690B1 (en) 2007-12-05 2016-08-31 Solaredge Technologies Ltd. Parallel connected inverters
EP2722979B1 (en) 2008-03-24 2022-11-30 Solaredge Technologies Ltd. Switch mode converter including auxiliary commutation circuit for achieving zero current switching
WO2009136358A1 (en) 2008-05-05 2009-11-12 Solaredge Technologies Ltd. Direct current power combiner
GB2462693B (en) * 2008-07-31 2013-06-19 Pragmatic Printing Ltd Forming electrically insulative regions
US8895838B1 (en) 2010-01-08 2014-11-25 Magnolia Solar, Inc. Multijunction solar cell employing extended heterojunction and step graded antireflection structures and methods for constructing the same
EP2426709A1 (en) * 2010-09-02 2012-03-07 Nxp B.V. Semiconductor Substrate
US10673229B2 (en) 2010-11-09 2020-06-02 Solaredge Technologies Ltd. Arc detection and prevention in a power generation system
GB2485527B (en) 2010-11-09 2012-12-19 Solaredge Technologies Ltd Arc detection and prevention in a power generation system
US10673222B2 (en) 2010-11-09 2020-06-02 Solaredge Technologies Ltd. Arc detection and prevention in a power generation system
US10230310B2 (en) 2016-04-05 2019-03-12 Solaredge Technologies Ltd Safety switch for photovoltaic systems
GB2486408A (en) 2010-12-09 2012-06-20 Solaredge Technologies Ltd Disconnection of a string carrying direct current
GB2483317B (en) 2011-01-12 2012-08-22 Solaredge Technologies Ltd Serially connected inverters
US9947688B2 (en) 2011-06-22 2018-04-17 Psemi Corporation Integrated circuits with components on both sides of a selected substrate and methods of fabrication
US20130154049A1 (en) * 2011-06-22 2013-06-20 George IMTHURN Integrated Circuits on Ceramic Wafers Using Layer Transfer Technology
EP2549635B1 (en) * 2011-07-20 2018-12-05 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US8570005B2 (en) 2011-09-12 2013-10-29 Solaredge Technologies Ltd. Direct current link circuit
GB2498365A (en) 2012-01-11 2013-07-17 Solaredge Technologies Ltd Photovoltaic module
GB2498791A (en) 2012-01-30 2013-07-31 Solaredge Technologies Ltd Photovoltaic panel circuitry
US9853565B2 (en) 2012-01-30 2017-12-26 Solaredge Technologies Ltd. Maximized power in a photovoltaic distributed power system
GB2498790A (en) 2012-01-30 2013-07-31 Solaredge Technologies Ltd Maximising power in a photovoltaic distributed power system
GB2499991A (en) 2012-03-05 2013-09-11 Solaredge Technologies Ltd DC link circuit for photovoltaic array
US10115841B2 (en) 2012-06-04 2018-10-30 Solaredge Technologies Ltd. Integrated photovoltaic panel circuitry
US9548619B2 (en) 2013-03-14 2017-01-17 Solaredge Technologies Ltd. Method and apparatus for storing and depleting energy
EP4318001A3 (en) 2013-03-15 2024-05-01 Solaredge Technologies Ltd. Bypass mechanism
CN104253153B (zh) * 2013-06-28 2017-09-15 无锡华润上华半导体有限公司 场截止型反向导通绝缘栅双极型晶体管及其制造方法
US20170084628A1 (en) * 2015-09-18 2017-03-23 Qualcomm Incorporated Substrate-transferred, deep trench isolation silicon-on-insulator (soi) semiconductor devices formed from bulk semiconductor wafers
US10599113B2 (en) 2016-03-03 2020-03-24 Solaredge Technologies Ltd. Apparatus and method for determining an order of power devices in power generation systems
CN107153212B (zh) 2016-03-03 2023-07-28 太阳能安吉科技有限公司 用于映射发电设施的方法
US11081608B2 (en) 2016-03-03 2021-08-03 Solaredge Technologies Ltd. Apparatus and method for determining an order of power devices in power generation systems
US11177663B2 (en) 2016-04-05 2021-11-16 Solaredge Technologies Ltd. Chain of power devices
US11018623B2 (en) 2016-04-05 2021-05-25 Solaredge Technologies Ltd. Safety switch for photovoltaic systems
US12057807B2 (en) 2016-04-05 2024-08-06 Solaredge Technologies Ltd. Chain of power devices

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60149146A (ja) * 1983-12-14 1985-08-06 Nec Corp 半導体装置の製造方法
JPS61182242A (ja) * 1985-02-08 1986-08-14 Toshiba Corp 半導体装置の製造方法
JPH05291270A (ja) * 1992-04-13 1993-11-05 Sharp Corp 半導体装置
JPH07231036A (ja) * 1994-02-18 1995-08-29 Sony Corp 半導体基板の製造方法
JP2000022140A (ja) * 1998-06-26 2000-01-21 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2001127149A (ja) * 1999-10-26 2001-05-11 Denso Corp 半導体装置およびその製造方法
JP2001144173A (ja) * 1999-11-17 2001-05-25 Denso Corp 半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3656034A (en) * 1970-01-20 1972-04-11 Ibm Integrated lateral transistor having increased beta and bandwidth
JP3798808B2 (ja) * 1991-09-27 2006-07-19 ハリス・コーポレーション 高いアーリー電壓，高周波性能及び高降伏電壓特性を具備した相補型バイポーラトランジスター及びその製造方法
KR0176153B1 (ko) * 1995-05-30 1999-04-15 김광호 반도체 장치의 소자분리막 및 그 형성방법
US6524890B2 (en) 1999-11-17 2003-02-25 Denso Corporation Method for manufacturing semiconductor device having element isolation structure

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60149146A (ja) * 1983-12-14 1985-08-06 Nec Corp 半導体装置の製造方法
JPS61182242A (ja) * 1985-02-08 1986-08-14 Toshiba Corp 半導体装置の製造方法
JPH05291270A (ja) * 1992-04-13 1993-11-05 Sharp Corp 半導体装置
JPH07231036A (ja) * 1994-02-18 1995-08-29 Sony Corp 半導体基板の製造方法
JP2000022140A (ja) * 1998-06-26 2000-01-21 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2001127149A (ja) * 1999-10-26 2001-05-11 Denso Corp 半導体装置およびその製造方法
JP2001144173A (ja) * 1999-11-17 2001-05-25 Denso Corp 半導体装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013110429A (ja) * 2006-12-06 2013-06-06 Denso Corp 半導体装置の製造方法
WO2008091220A1 (en) * 2007-01-25 2008-07-31 Silex Microsystems Ab Trench isolation for reduced cross talk
US8598676B2 (en) 2007-01-25 2013-12-03 Silex Microsystems Ab Barrier structure
JP2018037443A (ja) * 2016-08-29 2018-03-08 富士電機株式会社 半導体集積回路及び半導体モジュール
WO2018180570A1 (ja) * 2017-03-30 2018-10-04 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、電子機器、および半導体装置
JPWO2018180570A1 (ja) * 2017-03-30 2020-02-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、電子機器、および半導体装置
US11024663B2 (en) 2017-03-30 2021-06-01 Sony Semiconductor Solutions Corporation Solid-state imaging element, electronic apparatus, and semiconductor device
JP7123908B2 (ja) 2017-03-30 2022-08-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、電子機器、および半導体装置
US11715751B2 (en) 2017-03-30 2023-08-01 Sony Semiconductor Solutions Corporation Solid-state imaging element, electronic apparatus, and semiconductor device
WO2020262541A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置

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