JP2009200103A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】第1導電型の半導体層と、前記第1導電型の半導体層の表面付近に形成された第2導電型の半導体領域と、前記第2導電型の半導体領域の上部に選択的に設けられた第1導電型の半導体領域と、前記第1導電型の半導体領域から前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に至るまで穿設されたトレンチと、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側空間に充填された導電体と、を備え、前記導電体は、前記トレンチ内で絶縁膜を挟んで分割された断面構造を有することを特徴とする。
【選択図】図1
Description
図23に示すIGBTにおいては、単結晶珪素からなるp+型半導体基板231の主面231a上に、n+型半導体層232及びn−型半導体層233が、この順に設けられている。これらのp+型半導体基板231、n+型半導体層232及びn−型半導体層233は、コレクタ領域を形成する。また、n−型半導体層233の主面233aの上部には、チャネル形成領域として使用されるp型半導体領域234が設けられ、さらに、p型半導体領域234の主面234aには、ソース領域としてn+型半導体領域235が設けられている。そして、n+型半導体領域235の上面からp型半導体領域234を貫通してn−型半導体層233に至る溝(トレンチ)236が穿設されている。トレンチ236の内側壁にはゲート絶縁膜237が形成され、さらに、ゲート絶縁膜237の内側に、ゲート電極238が形成されている。n−型半導体層233の主面233aの周辺領域上には、ゲート電極238と一体化されたゲート引出用電極(図示せず)が形成されている。ゲート電極238の上部は、保護膜239によって被覆され、さらに、ゲート電極238の上部を含むn−型半導体層233の主面233a上の全面に層間絶縁膜240が設けられている。そして、層間絶縁膜240に設けた接続孔(図示せず)に、エミッタ配線及びゲート配線(図示せず)が形成され、さらに、最終保護膜(図示せず)が形成される。また、最終保護膜には、ボンディング開口(図示せず)が形成され、また、p+型半導体基板231の裏面にコレクタ電極を形成することにより、トレンチゲート構造のMOSFETを有するIGBTがほぼ完成する。
図1は、本発明の第1の実施形態に係る半導体装置Sの要部断面を示す模式断面図である。この半導体装置Sは、トレンチゲート構造を有するnチャネル型MOSFETを使ったIGBTである。
(a)第1導電型の半導体層の表面付近に第2導電型の半導体領域を形成する工程と、
(b)前記第2導電型の半導体領域の上部に第1導電型の半導体領域を選択的に形成する工程と、
(c)前記第1導電型の半導体領域から第2導電型の半導体領域を貫通して第1導電型の半導体層に至るトレンチを形成する工程と、
(d)前記トレンチの内壁に沿ってゲート絶縁膜を形成する工程と、
(e)前記ゲート絶縁膜の内側空間に絶縁膜を介して分割された断面構造を有する導電体を異方性エッチングによって形成する工程
この方法の工程(a)、工程(b)、および工程(c)〜工程(e)において、トレンチ6の周辺領域を形成する工程(c)〜工程(e)と、第2導電型の半導体領域4を形成する工程(a)と、第1導電型の半導体領域5を形成する工程(b)とは、各工程を行う順序は、特に制限されない。例えば、工程(a)→工程(b)→工程(c)〜工程(e)の順、工程(c)〜工程(e)→工程(a)→工程(b)の順、工程(a)→工程(c)〜工程(e)→工程(b)の順のいずれの順序で行ってもよい。
次に、本発明の半導体装置の製造方法に係る第2実施形態について説明する。
この第2実施形態では、デバイス作成順序として、p−型半導体領域(第2導電型の半導体領域)4と、n+型半導体領域(第2導電型の半導体領域)5とを先に形成して、トレンチ6を後に形成する方法を説明する。
図2に示すように、n−型半導体層(第1導電型の半導体層)3に、イオン打込み用スルー膜として、膜厚20nm程度の酸化膜12を形成する。n−型半導体層(第1導電型の半導体層)3に酸化膜12を形成する処理は、乾燥酸素雰囲気下または酸素と水素の混合雰囲気下、800℃程度の温度で熱処理することによって行うことができる。
次に、チャネル領域としてp−型半導体領域(第2導電型の半導体領域)4を形成するために、イオン打込みによりn−型半導体層(第1導電型の半導体層)3の酸化膜12の全面にp型不純物(例えば、ボロン)を導入する。
さらに、熱処理により、p型不純物の拡散を行って、図3に示すように、n−型半導体層(第1導電型の半導体層)3の主面3a上に、p−型半導体領域(第2導電型の半導体領域)4を形成する(工程(b))。このとき、熱処理は、1000℃〜1200℃程度の窒素ガス雰囲気中で30分〜180分程度行う。
さらに、n+型半導体領域(第2導電型の半導体領域)5に、エッチングによりトレンチ6を穿設した(工程(c))後、図6に示すように、絶縁膜7Aを形成する(工程(d))。このとき、トレンチ6の内底面6aは、p−型半導体領域(第2導電型の半導体領域)4の底面4bよりも深くなるように穿設される。エッチングによるトレンチの形成は、ドライエッチング等の異方性エッチングによって行うことができる。
次に、本発明の半導体装置の製造方法に係る第3実施形態について説明する。
この第3実施形態では、デバイス作成順序として、トレンチ6を先に形成して、p−型半導体領域(第2導電型の半導体領域)4と、n+型半導体領域(第2導電型の半導体領域)5を後に形成する方法を説明する。なお、第2実施形態と同様に、以下に説明する工程の前に、p+型半導体基板1、p+型半導体基板1の表面1aの上に、n+型半導体層(第2導電型の半導体層)2及びn−型半導体層(第1導電型の半導体層)3を、この順に、予め、例えば、エピタキシャル成長法によって形成する工程が行われているものとする。
図9に示すように、n−型半導体層(第1導電型の半導体層)3に、エッチングによってトレンチ6を穿設する。このとき、トレンチ6の内底面6aは、p−型半導体領域(第2導電型の半導体領域)4の底面4bよりも深くなるように穿設される。エッチングによるトレンチの形成は、ドライエッチング等の異方性エッチングによって行うことができる。
次に、n−型半導体層(第1導電型の半導体層)3の上面(主面3a)の上の絶縁膜7Aの一部を除去して、熱酸化する。これによって、図12に示すように、n−型半導体層(第1導電型の半導体層)3の上のゲート保護膜9aと、トレンチ6の内側のゲート絶縁膜7(7a,7b,7c)を形成することができる。ゲート保護膜9は、800〜1000℃の熱酸化によりゲート電極8a,8bの内側に形成することができる。そして、n−型半導体層(第1導電型の半導体層)3の上のゲート保護膜9aをスルー膜としてn−型半導体層(第1導電型の半導体層)3の全面にイオン打込みによりp型不純物(例えばボロン)を導入する。このとき、スルー膜としては、別途、CVD酸化膜を用いてもよい。
そして、p−型半導体領域(第2導電型の半導体領域)4の上に、n+型半導体領域(第1導電型の半導体領域)5に応じたパターンに形成されたホトレジスト13を積層し、このホトレジスト13をマスクとして用いて、イオン打込みによりn型不純物(例えば、アルシン)を選択的に導入する。その後、ホトレジスト13を除去する。さらに、熱処理して、p−型半導体領域(第2導電型の半導体領域)4に、ソース領域として選択的にn+型半導体領域(第1導電型の半導体領域)5を形成する。このとき、熱処理は1000℃〜1200℃程度の窒素ガス雰囲気中で30分〜180分程度行う。
次に、その上に、最終保護膜(図示せず)が形成される。また、最終保護膜には、ボンディング開口(図示せず)が形成され、また、p+型半導体基板1の裏面にコレクタ電極を形成することにより、トレンチゲート構造のMOSFETを有するIGBTをほぼ完成することができる。
次に、本発明の半導体装置の製造方法に係る第4実施形態について説明する。
この第4実施形態では、デバイス作成順序として、p−型半導体領域(第2導電型の半導体領域)4を先に形成して、次にトレンチ6を形成した後、n+型半導体領域(第1導電型の半導体領域)5を形成する方法を説明する。なお、第2実施形態と同様に、以下に説明する工程の前に、p+型半導体基板1、p+型半導体基板1の表面1aの上に、n+型半導体層(第2導電型の半導体層)2及びn−型半導体層(第1導電型の半導体層)3を、この順に、予め、例えば、エピタキシャル成長法によって形成する工程が行われているものとする。
まず、図1に示すように、n−型半導体層(第1導電型の半導体層)3に、イオン打込み用スルー膜として、膜厚20nm程度の酸化膜12を形成する。n−型半導体層(第1導電型の半導体層)3に酸化膜12を形成する処理は、乾燥酸素雰囲気下または酸素と水素の混合雰囲気下、800℃程度の温度で熱処理することによって行うことができる。
次に、チャネル領域としてp−型半導体領域(第2導電型の半導体領域)4を形成するために、イオン打込みによりn−型半導体層(第1導電型の半導体層)3の酸化膜12の全面にp型不純物(例えば、ボロン)を導入する。
さらに、n+型半導体領域(第2導電型の半導体領域)5に、エッチングによりトレンチ6を穿設した後、図17に示すように、絶縁膜7Aを形成する。このとき、トレンチ6の内底面6aは、p−型半導体領域(第2導電型の半導体領域)4の底面4bよりも深くなるように穿設される。エッチングによるトレンチの形成は、ドライエッチング等の異方性エッチングによって行うことができる。
次に、p−型半導体領域(第2導電型の半導体領域)4の上に、n+型半導体領域(第1導電型の半導体領域)5に応じたパターンに形成されたホトレジスト13を積層し、このホトレジスト13をマスクとして用いて、イオン打込みによりn型不純物(例えば、アルシン)を選択的に導入する。その後、ホトレジスト13を除去する。さらに、熱処理して、p−型半導体領域(第2導電型の半導体領域)4に、ソース領域として選択的にn+型半導体領域(第1導電型の半導体領域)5を形成する。このとき、熱処理は1000℃〜1200℃程度の窒素ガス雰囲気中で300分程度行う。
次に、その上に、最終保護膜(図示せず)が形成される。また、最終保護膜には、ボンディング開口(図示せず)が形成され、また、p+型半導体基板1の裏面にコレクタ電極を形成することにより、トレンチゲート構造のMOSFETを有するIGBTをほぼ完成することができる。
2 n+型半導体層
3 n−型半導体層(第1導電型の半導体層)
4 p−型半導体(チャネル)領域(第2導電型の半導体領域)
5 n+型半導体(ソース)領域(第1導電型の半導体領域)
6 トレンチ
7 ゲート絶縁膜
8a,8b ゲート電極(導電体)
9,9a ゲート保護膜
10 層間絶縁膜
11 金属配線
12 ホトレジスト
13 イオン打込みスルー膜
Claims (8)
- 第1導電型の半導体層と、
前記第1導電型の半導体層の表面付近に形成された第2導電型の半導体領域と、
前記第2導電型の半導体領域の上部に選択的に設けられた第1導電型の半導体領域と、
前記第1導電型の半導体領域から前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に至るまで穿設されたトレンチと、
前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記ゲート絶縁膜の内側空間に充填された導電体と、
を備え、
前記導電体は、前記トレンチ内で絶縁膜を挟んで分割された断面構造を有することを特徴とする半導体装置。 - 前記第2導電型の半導体領域の底面は、前記トレンチの底面と側面の間を連絡する下肩部より上に位置するように形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2の半導体領域は、前記トレンチの下肩部より0.1μm以上浅いことを特徴とする請求項2に記載の半導体装置。
- 請求項1に記載の半導体装置の製造方法であって、
第1導電型の半導体層の表面付近に第2導電型の半導体領域を形成する工程と、
前記第2導電型の半導体領域の上部に第1導電型の半導体領域を選択的に形成する工程と、
前記第1導電型の半導体領域から第2導電型の半導体領域を貫通して第1導電型の半導体層に至るトレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の内側空間に絶縁膜を挟んで分割された断面構造を有する導電体を異方性エッチングによって形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、
第1導電型の半導体層の表面付近に第2導電型の半導体領域を形成する工程と、
前記第2導電型の半導体領域の上部に第1導電型の半導体領域を選択的に形成する工程と、
前記第1導電型の半導体領域から第2導電型の半導体領域を貫通して第1導電型の半導体層に至るトレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の内側空間に絶縁膜を挟んで分割された断面構造を有する導電体を異方性エッチングによって形成する工程と、
を、この順で行うことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、
第1導電型の半導体層にトレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の内側空間に絶縁膜を挟んで分割された断面構造を有する導電体を異方性エッチングによって形成する工程と、
前記第1導電型の半導体層の上部に、前記の工程で形成されたトレンチに連続して、内側にゲート絶縁膜と、前記ゲート絶縁膜の内側空間に絶縁膜を挟んで分割された断面構造を有する導電体を有するトレンチを備えた第2導電型の半導体領域を形成する工程と、
前記第2導電型の半導体領域の上部に第1導電型の半導体領域を選択的に形成する工程と、
を、この順で行うことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、
第1導電型の半導体層の表面付近に第2導電型の半導体領域を形成する工程と、
前記第2導電型の半導体領域から前記第1導電型の半導体層に至るトレンチを形成する工程と、
前記トレンチの内側にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の内側空間に絶縁膜を挟んで分割された断面構造を有する導電体を異方性エッチングによって形成する工程と、
前記第2導電型の半導体領域の上部に第1導電型の半導体領域を選択的に形成する工程と、
を、この順で行うことを特徴とする半導体装置の製造方法。 - 前記第2導電型の半導体領域の底面を、前記トレンチの底面と側面の間を連絡する下肩部より上に位置するように形成することを特徴とする請求項4に記載の半導体装置の製造方法。
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