WO2014192234A1 - 半導体装置の製造方法 - Google Patents

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吉本　篤司
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富士電機株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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Definitions

  • the present invention relates to a method of manufacturing a semiconductor device, and more particularly to an improvement of a method of manufacturing an insulated gate semiconductor device having a trench gate structure.
  • IGBT insulated gate bipolar transistor
  • FIG. 24A An example of the structure of this IGBT is shown in FIG. 24, in order to make the drawing easy to see, hatching representing a cross section is partially omitted.
  • the planar gate type IGBT 100 shown in the cross-sectional view of FIG. 24A the planar gate structure is formed by providing the gate electrode 101a along the wafer surface.
  • the gate electrode 203 is formed inside the trench 201 having a shape extending perpendicularly to the depth direction from the stripe planar pattern on the wafer surface.
  • a trench gate structure is formed.
  • an n channel (not shown) is formed along the p-type base region 204 on both side walls inside the trench 201, that is, in the direction perpendicular to the substrate surface. It becomes easy to narrow down. As a result, it becomes easy to make the channel density higher than that of the planar gate type IGBT. Further, since the on-state voltage can be further reduced along with the densification of the channel, the application of the trench gate type IGBT is increasing in recent years.
  • Patent Document 1 discloses a method of dividing a gate electrode in which a polysilicon film uniformly formed in a trench is etched back by anisotropic etching.
  • Patent Document 2 the polysilicon layer filled in the trench is divided at the bottom, and only the polysilicon layer on the side wall close to the n + -type emitter region and the p-type base region side (active mesa region side) A structure is disclosed in which the gate electrode is separated and divided, and the polysilicon layer on the floating mesa region side is connected not to the gate electrode but to the emitter electrode. Furthermore, Patent Document 2 also discloses a method of dividing such a polysilicon layer. That is, the polysilicon layer is formed to a thickness that does not completely fill the inside of the trench. While leaving the polysilicon layer on the substrate surface, the oxide film is used as a mask to cut the polysilicon layer at the bottom of the trench. In this method, the polysilicon layer in the trench is filled with an oxide film or the like to insulate and isolate the polysilicon layers on both side walls from each other, and then the lead portion with the polysilicon layer on the substrate surface is formed.
  • 25 to 34 are main-portion cross-sectional views showing the manufacturing process of the conventional trench gate type IGBT in order of steps.
  • a trench 302 is formed in the vertical direction from the surface of a silicon substrate 301 by anisotropic plasma etching such as reactive ion etching (RIE) known in the art.
  • RIE reactive ion etching
  • gate oxide film 303 a is formed in trench 302.
  • a doped polysilicon layer 304 is formed in the trench 302 by, for example, chemical vapor deposition (CVD) with a thickness that does not fill the trench 302. For example, for a trench width of 2 ⁇ m, a doped polysilicon layer 304 about 0.5 ⁇ m thick is formed.
  • CVD chemical vapor deposition
  • doped polysilicon layer 304 on the surface of silicon substrate 301 and at the bottom of trench 302 is removed as shown in FIG.
  • the doped polysilicon layer 304 separated in a shape stuck along both side wall portions of the trench 2 remains.
  • doped polysilicon layer 304 formed along the inner wall surface of trench 302 is divided into two doped polysilicon electrodes 304 a and 304 b opposed to each other with a gap on the side wall in the width direction of trench 302. Be done.
  • the gate oxide film 303a on the surface of the silicon substrate 301 is selectively removed by, for example, a chemical mechanical polishing (CMP) method.
  • CMP chemical mechanical polishing
  • the photoresist 314a formed by photolithography is used as a mask from the surface of the silicon substrate 301. Ion implantation of boron (B) into the inside. Thereafter, the photoresist 314a is removed, and then heat treatment is performed to activate the ion-implanted boron, whereby the p-type base region 307 (see FIG. 31) is formed.
  • n + -type emitter region 308 As shown in FIG. 31, phosphorous (P) is ion-implanted from the surface of the silicon substrate 301 using the photoresist 314b formed by photolithography as a mask. Thereafter, the photoresist 314 b is removed, and heat treatment is performed to activate the ion-implanted phosphorus, whereby an n + -type emitter region 308 is formed as shown in FIG.
  • the p-type base region 307 and the n + -type emitter are formed in the mesa-like silicon substrate portion between the adjacent trenches 302 by two ion implantations.
  • Region 308 is formed.
  • the inside of the trench 302 is filled with a resist (photoresists 314 a and 314 b) to prevent the ion implantation to the bottom of the trench 302 where the gate oxide film 303 a is exposed.
  • a highly buried oxide film 303c such as a high temperature oxide film (HTO) or tetra-ethoxy silane (TEOS) is used to form an inside of the trench 2, ie, between two doped polysilicon electrodes.
  • HTO high temperature oxide film
  • TEOS tetra-ethoxy silane
  • doped polysilicon layer 304 is formed on both side walls in trench 302 through gate oxide film 303a, respectively, on the side of doped polysilicon electrode 304a on the active mesa region 305 side and on the floating mesa region 306 side.
  • a trench gate structure is formed divided into the doped polysilicon electrode 304b.
  • the p type base region 307 and the n + type emitter region 308 are selectively ion implanted.
  • a photolithography process is performed to form on a predetermined region of the surface of silicon substrate 301 by the above.
  • the photoresists 314a and 314b enter the recess of the narrow trench 302.
  • the photoresists 314a and 314b in the trench 302 need to be removed after ion implantation, since the width of the trench 302 is as narrow as about 2 ⁇ m, complete removal of the hardened photoresist 314a and 314b is not easy.
  • the remaining photoresists 314a and 314b become a source of contamination in a later step, which is one of the causes of a decrease in the yield rate.
  • the present invention has been made to solve the above-mentioned problems. That is, the present invention is to provide a method of manufacturing a semiconductor device having a process in which no photoresist remains in a trench.
  • a method of manufacturing a semiconductor device includes the steps of: forming a trench in a depth direction from a surface of a semiconductor substrate of a first conductivity type; And forming the conductive layer in the trench, dividing the conductive layer into the gate electrode and the wiring layer in the trench facing each other, and forming the second insulating layer between the gate electrode and the wiring layer in the trench.
  • a step of filling with a film a step of introducing an impurity of the second conductivity type into the entire surface of the semiconductor substrate to form a channel formation region of the second conductivity type, a surface opening of a trench to be a part of the channel formation region And selectively forming a main electrode region of the first conductivity type in a region in contact with the portion.
  • the process when manufacturing a semiconductor device having two conductors divided to face each other with a gap on the side wall of the trench in the trench, the process has no photoresist remaining in the trench.
  • a method of manufacturing a semiconductor device can be provided.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a main-portion cross-sectional view for illustrating the manufacturing process flow of the semiconductor device according to the first embodiment of the present invention. It is a principal part perspective view of the semiconductor device concerning a 1st embodiment of the present invention.
  • the “main electrode region” means a semiconductor region of low resistivity, which is one of the emitter region and the collector region in the IGBT.
  • FET field effect transistor
  • SIT electrostatic induction transistor
  • the “second main electrode region” is a semiconductor region which is either the emitter region or the collector region which does not become the first main electrode region in the IGBT, and in the FET and SIT is the semiconductor region which is the first main electrode region. It means a semiconductor region which becomes one of a source region and a drain region which are not necessary.
  • the “first main electrode area” will be described, so the “first main electrode area” will be referred to as “main electrode area” for the sake of convenience.
  • the first conductivity type is n-type and the second conductivity type is p-type will be exemplarily described, but the conductivity types are selected in reverse relation
  • the first conductivity type may be p-type
  • the second conductivity type may be n-type.
  • electrons or holes are the majority carriers in the layer or region having n or p.
  • + and ⁇ attached to n and p mean that the semiconductor regions have higher or lower impurity concentrations, respectively, as compared to semiconductor regions to which + and ⁇ are not attached.
  • the conductive layer may be a refractory metal such as tungsten (W) or molybdenum (Mo), a silicide of the refractory metal, or a polycide film of a composite film of a silicide and doped polysilicon.
  • the semiconductor device for example, a first conductivity type made of monocrystalline silicon (n - -type) trench gate type that mainly the semiconductor substrate 1 of It is an IGBT.
  • An active mesa region 5 and a floating mesa region 6 partitioned by the trench 2 are formed on the surface of the semiconductor substrate 1.
  • a plurality of active mesa regions 5 and floating mesa regions 6 are alternately arranged in the width direction (short direction) orthogonal to the longitudinal direction of the trench 2.
  • the transistor cell mainly includes the trench 2, the gate insulating film 3a as the first insulating film, the gate electrode 4a, the channel forming region 7 of the first conductivity type (p type), and the main of the first conductivity type (n + type). Electrode region 8, buffer layer 11 of first conductivity type (n.sup. + Type), collector region (second main electrode region) 12 of second conductivity type ( p.sup. Type), collector electrode (second main electrode) 13, etc. It has a configuration.
  • the “channel formation region 7” means a base region in the IGBT, but in a semiconductor device other than the IGBT, it means a region in which a channel is formed on the surface equivalent to the base region of the IGBT.
  • the “main electrode region 8” means the emitter region of the IGBT as described at the beginning.
  • Trench 2 extends from the surface of semiconductor substrate 1 in the depth direction.
  • the trenches 2 are formed, for example, in a stripe parallel plane pattern with a width of 2 ⁇ m and a depth of about 5 ⁇ m to 10 ⁇ m.
  • the trench 2 is formed by dry etching such as RIE, for example.
  • a channel is formed under the control of the voltage applied to the gate electrode 4a on the surface of the channel forming region 7 which is the position of the side wall of the trench 2 opposed to the gate electrode 4a via the gate insulating film 3a.
  • the gate insulating film 3 a is formed along the inner wall of the trench 2 and is formed of, for example, a silicon dioxide film (SiO 2 ) manufactured by subjecting the semiconductor substrate 1 to a thermal oxidation process.
  • a silicon oxide film or a silicon nitride (Si 3 N 4 ) film formed by a chemical vapor deposition (CVD) method or a laminated film of these can be used. It is preferable to use a silicon oxide film by a thermal oxidation method which is advantageous for compactness in a power device (power semiconductor device) which is required to
  • the FET it may be a MOS type in which the gate insulating film is an oxide film or a MIS type in which the gate insulating film is an insulating film such as a silicon oxide film or a silicon nitride film or a laminated film thereof.
  • the gate electrode 4 a is formed on the side wall of the active mesa region 5 in the trench 2 via the gate insulating film 3 a.
  • Channel formation region 7 is provided on the surface of semiconductor substrate 1 in active mesa region 5.
  • Main electrode region 8 is formed in active mesa region 5 in a region in contact with the surface opening of trench 2 which is a part of channel formation region 7.
  • the buffer layer 11 and the collector region 12 are formed on the back surface opposite to the front surface of the semiconductor substrate 1.
  • Collector electrode 13 is formed on the back surface of semiconductor substrate 1 so as to be in contact with collector region 12.
  • a channel forming region 7 is formed on the surface of the floating mesa region 6 as in the active mesa region 5. Unlike the active mesa region 5, the main electrode region 8 is not formed in the channel formation region 7 of the floating mesa region 6.
  • An in-trench interconnection layer 4b is formed on the side wall of the floating mesa region 6 in the trench 2 via the gate insulating film 3a. The in-trench interconnection layer 4b is electrically connected to an emitter electrode 10 described later for the purpose of reducing the feedback capacitance.
  • the gate electrode 4 a and the in-trench interconnection layer 4 b are formed of, for example, a low specific resistance doped polysilicon layer to which an impurity is added as the conductive layer 4.
  • the gate electrode 4a and the in-trench interconnection layer 4b are formed in the trench 2 by dividing the conductive layer 4 into two opposing conductors (interconnection layers) on the side wall in the width direction of the trench 2 with a gap. Be done.
  • Gate electrode 4a and in-trench interconnection layer 4b are electrically insulated and separated by an oxide film 3e as a second insulating film filled in the gap between these electrodes.
  • Oxide film 3 e is also formed on the surface of semiconductor substrate 1.
  • An emitter electrode 10 is formed on the surface of the semiconductor substrate 1 via an oxide film 3e as an insulating film. Emitter electrode 10 is electrically connected to each of channel formation region 7 and main electrode region 8 through an opening 3 h formed in oxide film 3 e.
  • the surface pattern of main electrode region 8 is a pattern contacting along the surface opening of trench 2, but as shown in FIGS. 1 and 15, it is not a continuous pattern but a predetermined surface of the substrate between trenches 2. It is also preferable to have a structure formed at intervals.
  • the area where the main electrode area 8 is formed is the active mesa area 5, and the area where the main electrode area 8 is not formed is the floating mesa area 6.
  • the depth of the channel forming region 7 in both these regions 5 and 6 may be the same depth as shown in FIGS. 9 and 10, but in order to reduce the electric field strength at the bottom of the trench 2, the depth of the floating mesa region 6 is It is also preferable to make the depth of the channel formation region 7 deeper than the trench 2 (not shown).
  • the semiconductor substrate 1 shown in FIG. 2 is prepared.
  • a trench 2 extending in the depth direction, for example, the vertical direction from the surface of the semiconductor substrate 1 is formed.
  • the trench 2 is formed by dry etching such as RIE, for example.
  • active mesa region 5 and floating mesa region 6 partitioned by trench 2 are formed on the surface of semiconductor substrate 1.
  • a gate insulating film 3 a made of a silicon dioxide film is formed inside the trench 2 as a first insulating film by, eg, thermal oxidation.
  • a doped polysilicon layer having a reduced specific resistance is formed as a conductive layer 4 in the trench 2 with a thickness such that the trench 2 is completely filled.
  • a conductive layer 4 of about 2.5 ⁇ m in thickness is formed.
  • the conductive layer 4 is formed by, for example, a CVD method.
  • the conductive layer 4 is etched back by dry etching such as RIE to selectively remove the conductive layer 4 on the surface of the semiconductor substrate 1 and on the trench 2 as shown in FIG.
  • gate insulating film 3a on the surface of semiconductor substrate 1 is selectively removed by wet etching or the like to expose the surface of semiconductor substrate 1.
  • gate insulating film 3 a and conductive layer 4 are selectively embedded only in trench 2, and the surface of semiconductor substrate 1 becomes a substantially flat surface.
  • a channel formation region 7 of the second conductivity type (p type) and a main electrode region 8 of the first conductivity type (n +) are formed on the surface of the semiconductor substrate 1 between adjacent trenches 2 by photolithography and ion implantation.
  • boron (B) ions are implanted as impurity ions of the second conductivity type on the entire surface of the semiconductor substrate 1 as shown in FIG.
  • Ion implantation can be performed on the entire surface.
  • channel formation region 7 to which the second conductivity type impurity is added by ion implantation as shown in FIG. And an active mesa region 5 is defined therebetween.
  • channel formation region 7 is also formed in floating mesa region 6. The surface of the channel forming region 7 facing the side wall of the trench 2 is a portion where a channel is formed.
  • the photoresist 14 formed by photolithography is used as a mask for impurity ion implantation, and phosphorus (P), for example, is used as impurity ions of the first conductivity type. Selectively inject ions.
  • the photoresist 14 is used as a mask for impurity ion implantation in this ion implantation, since the inside of the trench 2 is entirely filled with the conductive layer 4, the photoresist enters the trench 2, and after the ion implantation Removal of the photoresist is not difficult.
  • main electrode region 8 to which phosphorus is added as an impurity becomes an active mesa region 5 as shown in FIG. It is formed inside of the channel formation region 7.
  • main electrode region 8 is not formed in floating mesa region 6.
  • channel formation region 7 and main electrode region 8 are formed on the surface of active mesa region 5 without leaving photoresist residue in trench 2. Can be formed.
  • the main electrode region 8 is formed on the surface layer in the channel formation region 7.
  • an oxide film 3b is deposited on the surface of the semiconductor substrate 1 as an insulating film by, for example, the CVD method.
  • an opening 3d is formed in the oxide film 3b.
  • the openings 3 d are formed in a stripe pattern in the same manner as the stripe pattern of the trench 2.
  • the remaining oxide film 3b is used as an etching mask, and the central portion of the conductive layer 4 embedded in the trench 2 is filled through the opening 3d of the stripe pattern of the oxide film 3b, in other words, the trench 2 is filled.
  • the conductive layer 4 is removed from the surface to the bottom of the trench 2 at the center in the width direction of the trench 2 by highly directional dry etching such as RIE or ion milling to form a hole 9 as shown in FIG.
  • conductive layer 4 filled in trench 2 is formed on the side wall in the width direction of trench 2 and includes two conductors facing each other through the gap formed by hole 9, ie, gate electrode 4a It is separated and divided into the wiring layer 4b in the trench.
  • the gate electrode 4a is formed on the side wall in the trench 2 of the active mesa region 5 via the gate insulating film 3a, and is used as a gate electrode of the trench gate type IGBT.
  • the in-trench interconnection layer 4b is formed on the side wall of the floating mesa region 6 in the trench 2 via the gate insulating film 3a, and is electrically insulated from the gate electrode 4a and will be described later for the purpose of reducing feedback capacitance. It is electrically connected to the emitter electrode 10.
  • the second insulating film highly buried oxide such as high temperature oxide film (HTO), organic silicon compound, phosphosilicate glass (PSG), boron doped phosphosilicate glass (BPSG), etc.
  • HTO high temperature oxide film
  • organic silicon compound organic silicon compound
  • PSG phosphosilicate glass
  • BPSG boron doped phosphosilicate glass
  • TCTS tetra-ethoxy-silane
  • OMCTS octa-methyl-cyclo-tetra-siloxane
  • TPOS tetra-propoxy-silane
  • TMC tetra-methyl-cyclo-siloxane
  • the insulating film on the channel formation region 7 and the main electrode region 8, namely, the oxide film 3c and the oxide film 3b are selectively removed to form an opening 3h as shown in FIG.
  • an aluminum (Al) film or an aluminum alloy film such as Al-Si, Al-Cu, Al-Cu-Si, etc. is formed on the entire surface of the semiconductor substrate 1 including the inside of the opening 3h by sputter deposition or the like.
  • a metal film is formed, and then the metal film is patterned to contact each of channel forming region 7 and main electrode region 8 through opening 3 h as shown in FIG. 14, ie, electrically and mechanically.
  • the emitter electrode 10 is formed as a metal electrode connected to the
  • the laminated film of the oxide film 3b and the oxide film 3c shown in FIG. 14 corresponds to the oxide film 3e as the insulating film in FIG. There is. Further, since the surface of the portion of channel forming region 7 constituting floating mesa region 6 where main electrode region 8 is not formed is covered with oxide film 3 e (3 b and 3 c), the channel forming region constituting floating mesa region 6 7 and emitter electrode 10 are electrically isolated. A polyimide resin film can also be formed on the surface of the emitter electrode 10 as a passivation film (not shown).
  • buffer layer 11 or field stop layer, FP layer
  • collector region second main electrode region
  • two conductive layers opposing the doped polysilicon layer 304 in the trench 302 to the side wall of the trench 302 via a gap are provided. (See FIG. 28) after separation and division into the body (doped polysilicon electrodes 304a and 304b) and before the space between the two conductors (electrodes) is filled with the oxide film 303c (see FIG. 33). Since two ion implantations for forming the p-type base region 307 and the n + -type emitter region 308 are performed (see FIGS. 30 and 31), the photoresists 314a and 314b used as masks at the time of ion implantation Enters the gap between the two conductors (304a, 304b).
  • the semiconductor device (trench gate type IGBT) according to the first embodiment of the present invention
  • FIG. 12 and FIG. Divided into two conductors (gate electrode 4a and wiring layer 4b in the trench) opposed to each other via a gap (hole 9), and the gap between the two conductors is filled with oxide film 3c
  • the conductive layer 4 in the trench 2 is divided into two conductors (the gate electrode 4a and the wiring layer 4b in the trench), and the space (hole 9) between the two conductors is filled with the oxide film 3c
  • two ion implantations for forming the channel formation region 7 and the main electrode region 8 are not performed.
  • the photoresist used as a mask at the time of ion implantation enters trench 2 as in the conventional method of manufacturing a trench gate type IGBT. There is no.
  • the conductive layer 4 is formed in the trench 2 in such a thickness that the trench 2 is completely filled.
  • a first conductivity type of monocrystalline silicon - semiconductor n-type
  • the doped polysilicon layer is formed, for example, by the CVD method to such a thickness that the trench 22 is not completely filled up, in other words, a thickness such that a space is left in the trench 22.
  • a conductive layer 24 having a thickness of about 0.5 ⁇ m is formed for a trench width of 2 ⁇ m.
  • the conductive layer 24 separated in a stuck shape is left along both side wall portions of the trench 22, and two conductive members made of the conductive layer 24, that is, the gate electrode 24a and the wiring layer 24b in the trench are formed. Be done.
  • the gate electrode 24a and the in-trench interconnection layer 24b are formed on the side wall in the width direction of the trench 22 along the inner wall surface of the trench 22 and face each other through a gap formed by reducing the film thickness. It is divided and divided.
  • the gate electrode 24a is formed on the side wall in the trench 22 of the active mesa region 25 via the gate insulating film 23a, and constitutes the gate electrode of the trench gate type IGBT.
  • the intra-trench interconnection layer 24b is formed on the side wall of the floating mesa region 26 in the trench 22 via the gate insulating film 23a, is electrically separated from the gate electrode 24a, and an emitter described later for the purpose of reducing feedback capacitance. It is electrically connected to the electrode 30.
  • the gate insulating film 23a is made of, for example, a silicon dioxide film produced by subjecting the semiconductor substrate 21 to a thermal oxidation process.
  • an oxide film 23b as a second insulating film is formed on the surface of the semiconductor substrate 21 by, for example, the CVD method with a thickness that completely fills the trench 22.
  • an oxide film having a high embedding property such as HTO, an organic silicon compound, TEOS, PSG, or BPSG may be used.
  • the gap between the gate electrode 24a and the in-trench interconnection layer 24b (between the two conductors) is filled with the oxide film 23b.
  • the insulating film on the surface of the semiconductor substrate 21, ie, the oxide film 23 b and the gate insulating film 23 a are selectively removed by etching to expose the surface of the semiconductor substrate 21.
  • gate insulating film 23a, oxide film 23b, and two conductors (gate electrode 24a and wiring layer 24b in the trench) opposed to each other through oxide film 23b are selectively selected only in trench 22.
  • the surface of the semiconductor substrate 21 is substantially flat.
  • the channel formation region (base region) 27 of the second conductivity type (p type) and the first conductivity type (n +) are formed on the surface of the semiconductor substrate 1 between the adjacent trenches 22 by photolithography and ion implantation. ) Is formed in a required pattern.
  • boron (B) ions are implanted on the entire surface of the semiconductor substrate 21 as impurity ions of the second conductivity type as shown in FIG. 19 (FIG. 19).
  • trench 22 is filled with two conductors (gate electrode 24 a and interconnection layer 24 b in trench) made of a doped polysilicon layer having a high impurity concentration, and oxide film 23 b. Since it is not necessary to protect the inside or bottom of the semiconductor device, impurity ions can be implanted into the front of the surface of the semiconductor substrate 21 without using a mask made of photoresist. Thereafter, heat treatment for activating ion-implanted boron is performed to form channel formation region 27 (see FIG. 20) to which the ion-implanted second conductivity type impurity is added, and trench 22 and trench 22 are formed. The active mesa region 25 is defined between them. The surface of the channel forming region 27 facing the side wall of the trench 22 is a portion where the channel is formed. In this process, channel formation region 27 is also formed in floating mesa region 6.
  • the photoresist 14a formed by photolithography is used as a mask for impurity ion implantation, and phosphorus (P), for example, is used as the impurity ion of the first conductivity type.
  • P phosphorus
  • the inside of the trench 22 is formed of two conductors (the gate electrode 24a and the wiring layer 24b in the trench) and the oxide film 23b. Because it is buried, the photoresist does not enter the trench 22 and its removal becomes difficult after ion implantation.
  • a heat treatment for activating the ion-implanted phosphorus is performed to form a main electrode region to which the ion-implanted first conductivity type impurity is added as shown in FIG. Is formed.
  • main electrode region 28 is not formed in floating mesa region 26.
  • channel formation region 27 and main electrode region 28 by photolithography and ion implantation, channel formation region 27 is formed on the surface of active mesa region 25 without leaving a residue of resist in trench 22.
  • a main electrode region 28 can be formed.
  • the main electrode region 28 is formed on the surface layer in the channel formation region 27.
  • an oxide film 23c as a third insulating film is formed on the entire surface of the semiconductor substrate 1 by, for example, the CVD method.
  • the insulating film on the channel formation region 27 and the main electrode region 28, that is, the oxide film 23 c is selectively removed by photolithography as in the first embodiment by photolithography. (See FIG. 23).
  • a metal film such as an aluminum film or an aluminum alloy film, is formed on the entire surface of the semiconductor substrate 21 including the inside of the opening 23h by sputter deposition or the like, and then the metal film is patterned to As shown in FIG.
  • an emitter electrode (first main electrode) 30 as a metal electrode is in contact with each of channel formation region 7 and main electrode region 8 through opening 23h, that is, electrically and mechanically connected.
  • the subsequent wafer process is the same as that of the first embodiment, and becomes a wafer process of the semiconductor device (trench gate type IGBT) according to the second embodiment of the present invention.
  • conductive layer 24 in trench 22 is formed on the sidewall of trench 22.
  • the two conductors (gate electrode 24a and wiring layer 24b in the trench) are separated and divided via a gap, and the gap between the two conductors is filled with oxide film 23b, and conductivity in trench 22 is obtained.
  • a channel forming region 27 and a main electrode region 28 are formed between the division of the layer 24 into two conductors (the gate electrode 24a and the wiring layer 24b in the trench) and the filling of the gap between the two conductors with the oxide film 23b.
  • the photoresist used as a mask at the time of ion implantation is trench 22. It does not go inside.
  • the present invention is not limited to this.
  • the present invention can be applied to the manufacture of a pnp type trench gate type IGBT in which the main electrode region (first main electrode region) is formed of p-type.
  • the present invention can also be applied to the manufacture of trench gate type MISFETs of n channel conductivity type or p channel conductivity type.
  • the present invention is also applicable to MOS composite devices such as depletion mode thyristors (DMTs) and field control thyristors (FCTs). Further, if the collector region on the back surface side of the semiconductor substrate is not formed, it is also easy to form a trench gate type MOSFET or a trench gate type MOS SIT as an example of another insulated gate type semiconductor device. As described above, according to the method of manufacturing a semiconductor device according to the first and second embodiments of the present invention, it is possible to provide a method of manufacturing a semiconductor device having a process in which no photoresist remains in the trench. it can.
  • any of the semiconductor device manufacturing methods according to the first and second embodiments of the present invention when introducing an impurity for forming a channel formation region, a photoresist is used as a mask for selective introduction of the impurity. Therefore, the number of masks (reticles) for photoresist can be reduced as compared with the prior art, and cost reduction can be realized. That is, the reduction of the number of masks not only reduces the manufacturing cost of the mask itself, but also reduces the series of processes of photoresist application for forming a photoresist pattern using the mask, exposure, development, cleaning and drying. Thus, the process cost of the semiconductor device can be significantly reduced. Furthermore, the defect occurrence rate due to foreign matter can be reduced, and the yield and reliability of the semiconductor device can be improved.
  • the present invention can be applied to the manufacture of a trench gate type semiconductor device using a semiconductor substrate such as silicon carbide (SiC) or gallium nitride (GaN).
  • a semiconductor substrate such as silicon carbide (SiC) or gallium nitride (GaN).
  • a trench gate type semiconductor device using, as a conductive layer, a high melting point metal layer such as platinum (Pt), tungsten, or molybdenum or a silicide layer, or a composite layer of a silicide layer and a doped polysilicon layer It can be applied to
  • the method of manufacturing a semiconductor device according to the present invention is useful for a method of manufacturing a semiconductor device having a process in which no photoresist remains in a trench and having two conductors in the trench.

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Abstract

　半導体装置の製造方法は、第１導電型の半導体基板（１）の表面から深さ方向にトレンチ（２）を形成する工程と、トレンチ内に第１絶縁膜（３ａ）を介して導電層（４）を形成する工程と、トレンチの内部において導電層を分割して互いに対向するゲート電極（４ａ）とトレンチ内配線層（４ｂ）に分割し、ゲート電極とトレンチ内配線層との間隙を第２絶縁膜（３ｅ）で充填する工程と、半導体基板の表面の全面に第２導電型の不純物を導入して第２導電型のチャネル形成領域（７）を形成する工程と、チャネル形成領域の一部となるトレンチの表面開口部に沿って接する領域に第１導電型の主電極領域（８）を選択的に形成する工程とを含む。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に係り、特には、トレンチゲート構造を有する絶縁ゲート型半導体装置の製造方法の改良に関する。
　電力変換装置の低消費電力化が進む中で、その電力変換装置の中で中心的な役割を果たすパワーデバイスへの低消費電力化に対する期待は大きい。そのパワーデバイスの中でも伝導度変調効果により、低オン電圧を達成でき、また電圧駆動のためゲート制御が容易である絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと称する）の使用は定着してきている。このＩＧＢＴの構造について、図２４に一例を示す。図２４では、図面を見易くするため、断面を表すハッチングを一部省略している。図２４（ａ）の要部断面図に示すプレーナゲート型ＩＧＢＴ１００では、ウエハ表面に沿ってゲート電極１０１ａが設けられることによりプレーナゲート構造を形成する。図２４（ｂ）の要部断面図に示すトレンチゲート型ＩＧＢＴ２００では、ウエハ表面のストライプ状の平面パターンから深さ方向に垂直に延びる形状のトレンチ２０１内部に酸化膜２０２を介してゲート電極２０３が埋設されることによりトレンチゲート構造を形成する。また、トレンチゲート型ＩＧＢＴ２００は、トレンチ２０１の内部の両側壁のｐ型ベース領域２０４に沿って、すなわち基板面に垂直方向にｎチャネル（図示せず）が形成されるので、トレンチ開口幅および間隔を狭くし易くなる。この結果、チャネル密度をプレーナゲート型ＩＧＢＴよりも高くすることが容易となる。また、チャネルの高密度化とともに、オン電圧のいっそうの低減が可能になるため、近年トレンチゲート型ＩＧＢＴの適用が増えつつある。
　前述のようなチャネル密度を高くしてオン電圧を低減することのできるトレンチゲート構造に関し、トレンチ内面に形成されるゲート電極膜をトレンチ底部で分離する構成を記載したトレンチゲート構造の図面が開示されている（特許文献１）。また、特許文献１には、トレンチ内に一様に形成したポリシリコン膜を異方性エッチングによりエッチバックする、ゲート電極の分割方法が開示されている。さらに、特許文献２には、トレンチ内部に充填されたポリシリコン層を底部で分割し、ｎ＋型エミッタ領域とｐ型ベース領域側（活性メサ領域側）に近い側壁側のポリシリコン層のみをゲート電極として分離分割し、フローティングメサ領域側のポリシリコン層はゲート電極には接続せずエミッタ電極に接続する構造が開示されている。さらに、この特許文献２では、そのようなポリシリコン層の分割方法も開示している。すなわち、トレンチ内を完全に充填しない程度の厚さのポリシリコン層を形成する。基板表面のポリシリコン層を残した状態で酸化膜をマスクに用いてトレンチ底部のポリシリコン層を切断する。トレンチ内のポリシリコン層間を酸化膜等で充填して両側壁のポリシリコン層を相互に絶縁分離をした後に、基板表面のポリシリコン層との引き出し部を形成する方法である。
　図２５～図３４は、従来のトレンチゲート型ＩＧＢＴの製造プロセスをステップ順に示す要部断面図である。
　まず、図２５に示すように、シリコン基板３０１の表面から垂直方向に公知の反応性イオンエッチング（ＲＩＥ）などによる異方性プラズマエッチングによりトレンチ３０２を形成する。シリコン基板３０１の表面にトレンチ３０２を形成することにより、トレンチ２で区画された活性メサ領域３０５およびフローティングメサ領域３０６が形成される。その後、図２６に示すように、トレンチ３０２の内部にゲート酸化膜３０３ａを形成する。
　次に、図２７に示すように、トレンチ３０２内にドープドポリシリコン層３０４をトレンチ３０２が埋まらない程度の厚さで例えば化学的気相堆積（ＣＶＤ）法により形成する。例えば、２μｍのトレンチ幅に対して、厚さ０．５μｍ程度のドープドポリシリコン層３０４を形成する。
　次に、このドープドポリシリコン層３０４を異方性エッチングによってエッチバックすることによって、図２８に示すように、シリコン基板３０１の表面上およびトレンチ３０２の底部のドープドポリシリコン層３０４が除去されて、トレンチ２の両側壁部分に沿って張り付いた形状で分離されたドープドポリシリコン層３０４が残る。この工程において、トレンチ３０２の内壁面に沿って形成されたドープドポリシリコン層３０４は、トレンチ３０２の幅方向の側壁に間隙を介して対向する２つのドープドポリシリコン電極３０４ａ，３０４ｂに分離分割される。
　次に、図２９に示すように、シリコン基板３０１の表面上のゲート酸化膜３０３ａを例えば化学的機械研磨（ＣＭＰ）法で選択的に除去する。
　次に、隣接するトレンチ３０２間のメサ状シリコン基板部分にｐ型ベース領域３０７を形成するため、図３０に示すように、フォトリソグラフィで形成したフォトレジスト３１４ａをマスクとしてシリコン基板３０１の表面からその内部にボロン（Ｂ）をイオン注入する。その後、フォトレジスト３１４ａを除去した後、イオン注入されたボロンを活性化させる熱処理を施すことにより、ｐ型ベース領域３０７（図３１参照）が形成される。
　次に、ｎ＋型エミッタ領域３０８を形成するため、図３１に示すように、フォトリソグラフィで形成したフォトレジスト３１４ｂをマスクとしてシリコン基板３０１の表面からその内部にリン（Ｐ）をイオン注入する。その後、フォトレジスト３１４ｂを除去した後、イオン注入されたリンを活性化させる熱処理を施すことにより、図３２に示すように、ｎ＋型エミッタ領域３０８が形成される。
　このように従来のトレンチゲート型ＩＧＢＴの製造方法では、２回のイオン注入により、図３２に示すように、隣接するトレンチ３０２間のメサ状シリコン基板部分にｐ型ベース領域３０７とｎ＋型エミッタ領域３０８を形成する。この２回のイオン注入において、トレンチ３０２の内部をレジスト（フォトレジスト３１４ａ，３１４ｂ）で埋めることで、ゲート酸化膜３０３ａが露出しているトレンチ３０２の底部へのイオン注入を防止している。
　次に、図３３に示すように、高温酸化膜（ＨＴＯ）やテトラ・エトキシ・シラン（ＴＥＯＳ）のような埋め込み性の高い酸化膜３０３ｃでトレンチ２内部、すなわち、２つのドープドポリシリコン電極間の間隙を充填する。
　次に、図３４に示すように、ｐ型ベース領域３０７上およびｎ＋型エミッタ領域３０８上の酸化膜３０３ｃを選択的に除去して開口し、エミッタ電極３１０を接触させる。この結果、図３４に示すように、トレンチ３０２内の両側壁にゲート酸化膜３０３ａを介してドープドポリシリコン層３０４がそれぞれ活性メサ領域３０５側のドープドポリシリコン電極３０４ａとフローティングメサ領域３０６側のドープドポリシリコン電極３０４ｂとに分離分割されたトレンチゲート構造が形成される。
　しかしながら、前述したように、従来のトレンチゲート型ＩＧＢＴの製造方法では、トレンチゲート構造の作成プロセス中の図３０と図３１において、ｐ型ベース領域３０７とｎ＋型エミッタ領域３０８を選択的イオン注入によりシリコン基板３０１の表面の所定の領域に形成するために、フォトリソグラフィ工程が行われる。その際、幅の狭いトレンチ３０２の凹部内にフォトレジスト３１４ａ，３１４ｂが入り込むことになる。トレンチ３０２中のフォトレジスト３１４ａ，３１４ｂはイオン注入後に除去する必要があるが、トレンチ３０２の幅が２μｍ程度と狭いので、硬化したフォトレジスト３１４ａ，３１４ｂの完全な除去は容易とは言えない。残存したフォトレジスト３１４ａ，３１４ｂは後工程で汚染源となり、良品率低下の原因の一つとなる。
特開２００９－２００１０３号公報（図１、段落００２４） 米国特許第６８１５７６９号（Ｆｉｇ１）
　本発明は、前述した問題点を解消するためになされたものである。すなわち、本発明は、トレンチ内にフォトレジストが残存しないプロセスを有する半導体装置の製造方法を提供することである。
　上記目的を達成するために、本発明の一態様にかかる半導体装置の製造方法は、第１導電型の半導体基板の表面から深さ方向にトレンチを形成する工程と、トレンチ内に第１絶縁膜を介して導電層を形成する工程と、トレンチの内部において導電層を分割して互いに対向するゲート電極とトレンチ内配線層に分割し、ゲート電極と前記トレンチ内配線層との間隙を第２絶縁膜で充填する工程と、半導体基板の表面の全面に第２導電型の不純物を導入して第２導電型のチャネル形成領域を形成する工程と、チャネル形成領域の一部となるトレンチの表面開口部に沿って接する領域に第１導電型の主電極領域を選択的に形成する工程とを含むことを特徴としている。
　本発明によれば、トレンチ内において、トレンチの側壁に間隙を介して対向するように分割された２つの導電体を有する半導体装置を製造する際に、トレンチ内にフォトレジストが残存しないプロセスを有する半導体装置の製造方法を提供することができる。
本発明の第１の実施形態にかかる半導体装置（トレンチゲート型ＩＧＢＴ）の要部拡大断面図である。 本発明の第１の実施形態にかかる半導体装置（トレンチゲート型ＩＧＢＴ）の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第１の実施形態にかかる半導体装置の要部斜視図である。 本発明の第２の実施形態にかかる半導体装置（トレンチゲート型ＩＧＢＴ）の製造プロセスフローを説明するための要部断面図である。 本発明の第２の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第２の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第２の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第２の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第２の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第２の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 本発明の第２の実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。 従来のＩＧＢＴの概略構成を示す要部断面図（（ａ）はプレーナゲート型ＩＧＢＴ，（ｂ）はトレンチゲート型ＩＧＢＴ）である。 従来のトレンチゲート型ＩＧＢＴの製造プロセスフローを説明するための要部断面図である。 従来のトレンチゲート型ＩＧＢＴの製造プロセスフローを説明するための要部断面図である。 従来のトレンチゲート型ＩＧＢＴの製造プロセスフローを説明するための要部断面図である。 従来のトレンチゲート型ＩＧＢＴの製造プロセスフローを説明するための要部断面図である。 従来のトレンチゲート型ＩＧＢＴの製造プロセスフローを説明するための要部断面図である。 従来のトレンチゲート型ＩＧＢＴの製造プロセスフローを説明するための要部断面図である。 従来のトレンチゲート型ＩＧＢＴの製造プロセスフローを説明するための要部断面図である。 従来のトレンチゲート型ＩＧＢＴの製造プロセスフローを説明するための要部断面図である。 従来のトレンチゲート型ＩＧＢＴの製造プロセスフローを説明するための要部断面図である。 従来のトレンチゲート型ＩＧＢＴの製造プロセスフローを説明するための要部断面図である。
　以下、本発明の第１および第２の実施形態にかかる半導体装置の製造方法を、図面を参照して詳細に説明する。
　本明細書において、「主電極領域」とは、ＩＧＢＴにおいてエミッタ領域又はコレクタ領域のいずれか一方となる低比抵抗の半導体領域を意味する。電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてはソース領域又はドレイン領域のいずれか一方となる半導体領域を意味するので「半導体装置」に依拠した名称となる。より具体的に、上記の「一方となる半導体領域」を「第１主電極領域」として定義すれば、「他方の半導体領域」は、「第２主電極領域」となる。すなわち、「第２主電極領域」とは、ＩＧＢＴにおいては第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域、ＦＥＴ，ＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域の何れか一方となる半導体領域を意味する。以下の第１および第２の実施の形態では、「第１主電極領域」にのみ着目して説明するので、「第１主電極領域」を便宜上「主電極領域」と呼ぶ。
　以下の第１および第２の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。
　また、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、＋および－の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高いまたは低い半導体領域であることを意味する。
　なお、以下の第１および第２の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
　また、第１および第２の実施形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する第１および第２の実施形態の記載に限定されるものではない。
　以下の第１および第２の実施形態では、本発明の「半導体装置」の代表例としてトレンチゲート型ＩＧＢＴの製造方法に着目して例示的に説明する。また、以下の第１および第２の実施形態では、トレンチ内に分割して形成される２の電極の導電層として便宜上ドープドポリシリコン層を用いた場合について説明するが、導電層はドープドシリコン層に限定されるものではない。導電層としては、タングステン（Ｗ），モリブデン（Ｍｏ）などの高融点金属、これらの高融点金属のシリサイド、又はシリサイドとドープドポリシリコンとの複合膜のポリサイド膜などでもかまわない。
　（第１の実施形態）
　図１および図１５に示すように、本発明の第１の実施形態にかかる半導体装置は、例えば単結晶シリコンからなる第１導電型（ｎ－型）の半導体基板１を主体にしたトレンチゲート型ＩＧＢＴである。
　半導体基板１の表面には、トレンチ２で区画された活性メサ領域５とフローティングメサ領域６とが形成されている。活性メサ領域５およびフローティングメサ領域６は、トレンチ２の長手方向と直交する幅方向（短手方向）に交互にそれぞれ複数配置されている。
　また、本発明の第１の実施形態にかかる半導体装置は、詳細に図示していないが、活性メサ領域５に形成されたトランジスタセルを電気的に複数個並列に接続して大電力を得る構成になっている。図１には、１つのトランジスタセルが示されている。
　トランジスタセルは、主に、トレンチ２、第１絶縁膜としてのゲート絶縁膜３ａ、ゲート電極４ａ、第１導電型（ｐ型）のチャネル形成領域７、第１導電型（ｎ＋型）の主電極領域８、第１導電型（ｎ＋型）のバッファ層１１、第２導電型（ｐ＋型）のコレクタ領域（第２主電極領域）１２、コレクタ電極（第２主電極）１３などを有する構成になっている。「チャネル形成領域７」は、ＩＧＢＴにおいてはベース領域を意味するが、ＩＧＢＴ以外の半導体装置においてはＩＧＢＴのベース領域に等価な表面にチャネルが形成される領域を意味する。また、「主電極領域８」は冒頭で述べたとおりＩＧＢＴのエミッタ領域を意味する。
　トレンチ２は、半導体基板１の表面から深さ方向に向かって延びている。トレンチ２は、例えば幅２μｍ、深さ５μｍ～１０μｍ程度のストライプ状平行平面パターンで形成されている。また、トレンチ２は、例えばＲＩＥなどのドライエッチングにより形成される。ゲート電極４ａにゲート絶縁膜３ａを介して対向するトレンチ２の側壁の位置となるチャネル形成領域７の表面にはゲート電極４ａに印加される電圧に制御されてチャネルが形成される。
　ゲート絶縁膜３ａは、トレンチ２の内壁に沿って形成され、例えば半導体基板１に熱酸化処理を施して作製された二酸化シリコン膜（ＳｉＯ２）で形成されている。ゲート絶縁膜３ａとしては熱酸化法の他に化学的気相堆積（ＣＶＤ）法による酸化シリコン膜や窒化シリコン（Ｓｉ３Ｎ４）膜、或いはこれらの積層膜を用いることができるが、高耐圧が要求されるパワートデバイス（電力用半導体装置）においては緻密性に有利な熱酸化法による酸化シリコン膜を用いることが好ましい。
　ＦＥＴでは、ゲート絶縁膜が酸化膜からなるＭＯＳ型でも、ゲート絶縁膜が酸化シリコン膜や窒化シリコン膜、或いはこれらの積層膜などの絶縁膜からなるＭＩＳ型でもかまわない。
　ゲート電極４ａは、トレンチ２内において、活性メサ領域５の側壁にゲート絶縁膜３ａを介して形成されている。チャネル形成領域７は、活性メサ領域５において、半導体基板１の表面に設けられている。主電極領域８は、活性メサ領域５において、チャネル形成領域７の一部となるトレンチ２の表面開口部に沿って接する領域に形成されている。バッファ層１１およびコレクタ領域１２は、半導体基板１の表面とは反対側の裏面に形成されている。コレクタ電極１３は半導体基板１の裏面にコレクタ領域１２と接するようにして形成されている。
　フローティングメサ領域６の表面には、活性メサ領域５と同様にチャネル形成領域７が形成されている。このフローティングメサ領域６のチャネル形成領域７には、活性メサ領域５とは異なり主電極領域８は形成されていない。フローティングメサ領域６のトレンチ２内における側壁には、ゲート絶縁膜３ａを介してトレンチ内配線層４ｂが形成されている。このトレンチ内配線層４ｂは、帰還容量を低減する目的で後述するエミッタ電極１０と電気的に接続されている。
　ゲート電極４ａおよびトレンチ内配線層４ｂは、導電層４として例えば不純物が添加された低比抵抗のドープドポリシリコン層で形成されている。このゲート電極４ａおよびトレンチ内配線層４ｂは、トレンチ２内において、導電層４をトレンチ２の幅方向の側壁に間隙を介して対向する２つの導電体（配線層）に分離分割することによって形成される。
　ゲート電極４ａおよびトレンチ内配線層４ｂは、これらの電極間の間隙に充填された第２絶縁膜としての酸化膜３ｅによって電気的に絶縁分離されている。酸化膜３ｅは、半導体基板１の表面上にも形成されている。
　半導体基板１の表面上には、絶縁膜としての酸化膜３ｅを介してエミッタ電極１０が形成されている。このエミッタ電極１０は、酸化膜３ｅに形成された開口部３ｈを通してチャネル形成領域７および主電極領域８の各々と電気的に接続されている。
　ここで、主電極領域８の表面パターンはトレンチ２の表面開口部に沿って接するパターンであるが、図１および図１５に示すように、連続するパターンではなくトレンチ２間の基板表面に所定の間隔をおいて形成される構造とすることも好ましい。この構造では主電極領域８が形成される領域は活性メサ領域５となり、主電極領域８が形成されない領域はフローティングメサ領域６となる。これらの両領域５、６におけるチャネル形成領域７の深さは図９、図１０に示すように同じ深さでもよいが、トレンチ２底部での電界強度を緩和するために、フローティングメサ領域６のチャネル形成領域７の深さをトレンチ２より深くすることも好ましい（図示せず）。
　次に、本発明の第１の実施形態にかかる半導体装置（トレンチゲート型ＩＧＢＴ）の製造方法について、図２乃至図１４を用いて説明する。
　まず、図２に示す半導体基板１を準備する。
　次に、図２に示すように、半導体基板１の表面から深さ方向、例えば垂直方向に延びるトレンチ２を形成する。トレンチ２は、例えばＲＩＥなどのドライエッチングで形成する。この工程により、半導体基板１の表面に、トレンチ２で区画された活性メサ領域５およびフローティングメサ領域６が形成される。その後、図３に示すように、トレンチ２の内部に第１絶縁膜として例えば熱酸化処理により二酸化シリコン膜からなるゲート絶縁膜３ａを形成する。
　次に、図４に示すように、トレンチ２内に導電層４として不純物を添加して比抵抗を低減したドープドポリシリコン層をトレンチ２が埋め尽くされる厚さで形成する。例えば２μｍのトレンチ幅に対して、厚さ２．５μｍ程度の導電層４を形成する。導電層４は、例えばＣＶＤ法で形成される。
　次に、この導電層４をＲＩＥなどのドライエッチングでエッチバックすることによって、図５に示すように、半導体基板１の表面上およびトレンチ２上の導電層４を選択的に除去する。その後、半導体基板１の表面上のゲート絶縁膜３ａをウエットエッチングなどにより選択的に除去して半導体基板１の表面を露出させる。これにより、図６に示すように、トレンチ２の内部だけにゲート絶縁膜３ａと導電層４が選択的に埋め込まれ、半導体基板１の表面は略平坦面となる。
　次に、フォトリソグラフィとイオン注入により、隣接するトレンチ２間の半導体基板１の表面に第２導電型（ｐ型）のチャネル形成領域７および第１導電型（ｎ＋）の主電極領域８を形成する。最初に、チャネル形成領域７を形成するため、図７に示すように、半導体基板１の表面の全面に第２導電型の不純物イオンとして例えばボロン（Ｂ）イオンを注入する。このイオン注入において、トレンチ２内がすでに導電層４にて充填されており、トレンチ２の内部や底面を保護する必要がないため、フォトレジストからなるマスクを用いることなく、半導体基板１の表面の全面にイオン注入できる。この後、イオン注入されたボロンイオンを活性化させる熱処理を施すことにより、イオン注入で第２導電型不純物が添加されたチャネル形成領域７が図８に示すように形成され、トレンチ２とトレンチ２との間に活性メサ領域５が定義される。この工程において、チャネル形成領域７は、フローティングメサ領域６にも形成される。トレンチ２の側壁に面したチャネル形成領域７の表面がチャネルが形成される部分となる。
　次に、主電極領域８を形成するため、図８に示すように、フォトリソグラフィで形成したフォトレジスト１４を不純物イオン注入用マスクとして使用し、第１導電型の不純物イオンとして例えばリン（Ｐ）イオンを選択的に注入する。ここで、このイオン注入においては不純物イオン注入用マスクとしてフォトレジスト１４を用いているが、トレンチ２内は導電層４ですべて埋められているので、トレンチ２内にフォトレジストが入り込み、イオン注入後にフォトレジストの除去が困難になることがない。次に、フォトレジスト１４を除去した後、イオン注入されたリンイオンを活性化させる熱処理を施すことにより、図９に示すように、リンが不純物として添加された主電極領域８が活性メサ領域５のチャネル形成領域７の内部に形成される。この工程において、主電極領域８は、フローティングメサ領域６には形成されない。
　このようにして、チャネル形成領域７と主電極領域８とを形成することにより、トレンチ２内にフォトレジストの残渣を残すことなく活性メサ領域５の表面にチャネル形成領域７と主電極領域８とを形成することができる。主電極領域８は、チャネル形成領域７内の表層に形成される。
　次に、図１０に示すように、半導体基板１の表面に絶縁膜として例えばＣＶＤ法で酸化膜３ｂを堆積する。
　次に、フォトリソグラフィにより、ストライプ状表面パターンのトレンチ２内に埋め込まれた導電層４上の酸化膜３ｂの中央に、換言すればトレンチ２の幅方向の中央に対応する部分に、トレンチ２のストライプ状パターンに沿って窓明けエッチングをして、図１１に示すように、酸化膜３ｂに開口部３ｄを形成する。開口部３ｄは、トレンチ２のストライプ状パターンと同様にストライプ状パターンで形成される。
　次に、残った酸化膜３ｂをエッチングマスクとして使用し、酸化膜３ｂのストライプ状パターンの開口部３ｄを通してトレンチ２に埋め込まれた導電層４の中央部を、換言すればトレンチ２に充填された導電層４をトレンチ２の幅方向の中央でＲＩＥやイオンミリングなどの指向性の高いドライエッチングにより表面からトレンチ２の底部まで除去して、図１２に示すように、孔９を形成する。
　この工程において、トレンチ２に充填された導電層４は、トレンチ２の幅方向の側壁に形成され、かつ孔９によって形成された間隙を介して互いに対向する２つの導電体、すなわちゲート電極４ａとトレンチ内配線層４ｂとに分離分割される。ゲート電極４ａは、活性メサ領域５のトレンチ２内における側壁にゲート絶縁膜３ａを介して形成され、トレンチゲート型ＩＧＢＴのゲート電極として使用される。トレンチ内配線層４ｂは、フローティングメサ領域６のトレンチ２内における側壁にゲート絶縁膜３ａを介して形成され、ゲート電極４ａと電気的に絶縁分離されると共に、帰還容量を低減する目的で後述するエミッタ電極１０と電気的に接続される。
　次に、図１３に示すように、第２絶縁膜として、高温酸化膜（ＨＴＯ），有機シリコン化合物，リンケイ酸ガラス（ＰＳＧ），硼素添加リンケイ酸ガラス（ＢＰＳＧ）のような埋め込み性の高い酸化膜３ｃにより孔９の内部を充填する。有機シリコン化合物としては、テトラ・エトキシ・シラン（ＴＥＯＳ），オクタ・メチル・シクロ・テトラ・シロキサン（ＯＭＣＴＳ），テトラ・プロポキシ・シラン（ＴＰＯＳ）や、テトラ・メチル・シクロ・シロキサン（ＴＭＣＴＳ）などが使用可能である。すなわち、ゲート電極４ａとトレンチ内配線層４ｂとの間（２つの導電体間）の間隙を流動性の高い酸化膜３ｃで充填する。この工程において、半導体基板１の表面上にも酸化膜３ｃが形成される。
　次に、チャネル形成領域７上および主電極領域８上の絶縁膜、すなわち酸化膜３ｃ、および酸化膜３ｂを選択的に除去して、図１４に示すように、開口部３ｈを形成する。
　次に、開口部３ｈ内を含む半導体基板１の表面上の全面にスパッタ蒸着などにより例えばアルミニウム（Ａｌ）膜、又はＡｌ－Ｓｉ，Ａｌ－Ｃｕ，Ａｌ－Ｃｕ－Ｓｉなどのアルミニウム合金膜などの金属膜を形成し、その後、この金属膜をパターンニングして、図１４に示すように、開口部３ｈを通してチャネル形成領域７および主電極領域８の各々に接触する、すなわち電気的にかつ機械的に接続される金属電極としてのエミッタ電極１０を形成する。
　第１の実施形態にかかる半導体装置（トレンチゲート型ＩＧＢＴ）の製造方法では、図１４に示す酸化膜３ｂと酸化膜３ｃとの積層膜が図１の絶縁膜としての酸化膜３ｅに相当している。また、主電極領域８が形成されないフローティングメサ領域６を構成するチャネル形成領域７の部分の表面は酸化膜３ｅ（３ｂ，３ｃ）で覆われているので、フローティングメサ領域６を構成するチャネル形成領域７とエミッタ電極１０とは電気的に絶縁される。エミッタ電極１０の表面にさらにポリイミド樹脂膜をパッシベーション膜（図示せず）として形成することもできる。さらに、パワーデバイスとして完成させるには、前述のプロセス処理を終えた半導体基板１の表面側に保護テープを貼付した後、厚さ６００μｍ以上の半導体基板１の反対面（裏面とする）をＣＭＰなどにより研磨研削して耐圧に必要な厚さに薄くする。研削面を清浄処理後、半導体基板１の裏面にバッファ層１１（またはフィールドストップ層、ＦＰ層）およびコレクタ領域（第２主電極領域）１２を形成し、裏面の表面にコレクタ電極１３を形成すると、図１に示す本発明の第１の実施形態にかかる半導体装置（トレンチゲート型ＩＧＢＴ）のウエハプロセスが終了する。
　ここで、従来のトレンチゲート型ＩＧＢＴの製造方法では、図２８乃至図３３に示すように、トレンチ３０２内のドープドポリシリコン層３０４を、トレンチ３０２の側壁に間隙を介して対向する２つの導電体（ドープドポリシリコン電極３０４ａ，３０４ｂ）に分離分割した後（図２８参照）であって、この２つの導電体（電極）間の間隙を酸化膜３０３ｃで充填する前（図３３参照）に、ｐ型ベース領域３０７およびｎ＋型エミッタ領域３０８を形成するための２回のイオン注入を実施しているため（図３０および図３１参照）、イオン注入時にマスクとして使用するフォトレジスト３１４ａ，３１４ｂが２つの導電体（３０４ａ，３０４ｂ）間の間隙に入り込んでしまう。
　これに対し、本発明の第１の実施形態にかかる半導体装置（トレンチゲート型ＩＧＢＴ）の製造方法では、図１２および図１３に示すように、トレンチ２内の導電層４を、トレンチ２の側壁に間隙（孔９）を介して対向する２つの導電体（ゲート電極４ａ，トレンチ内配線層４ｂ）に分離分割して、この２つの導電体間の間隙を酸化膜３ｃで充填しており、トレンチ２内の導電層４を２つの導電体（ゲート電極４ａ，トレンチ内配線層４ｂ）に分割してから、この２つの導電体間の間隙（孔９）を酸化膜３ｃで充填するまでの間ではチャネル形成領域７および主電極領域８を形成するための２回のイオン注入を実施しないプロセスになっている。そして、本発明の第１の実施形態にかかる半導体装置の製造方法では、トレンチ２内の導電層４を２つの導電体（ゲート電極４ａ，トレンチ内配線層４ｂ）に分離分割する前、すなわちトレンチ２内が導電層４で全て埋め尽くされている状態でチャネル形成領域７および主電極領域８を形成するための２回のイオン注入を実施している。（図７および図８参照）。したがって、本発明の第１の実施形態にかかる半導体装置の製造方法によれば、従来のトレンチゲート型ＩＧＢＴの製造方法のように、イオン注入時にマスクとして使用するフォトレジストがトレンチ２内に入り込むことはない。
　（第２の実施形態）
　前述の第１の実施形態では、図４に示すようにトレンチ２内に導電層４をトレンチ２が完全に埋め尽くされる厚さで形成した。これに対し、第２の実施形態にかかる半導体装置の製造方法では、上述の図２５および図２６と同様の工程を施して、例えば単結晶シリコンからなる第１導電型（ｎ－型）の半導体基板２１にトレンチ２２および第１絶縁膜としてのゲート絶縁膜２３ａ（図１６参照）を形成した後、上述の図２７、図２８と同様に、半導体基板２１のトレンチ２２内に導電層２４として例えばドープドポリシリコン層をトレンチ２２が埋め尽くされない程度の厚さ、換言すればトレンチ２２内に空間が残るような厚さで例えばＣＶＤ法により形成する。例えば、２μｍのトレンチ幅に対して、厚さ０．５μｍ程度の導電層２４を形成する。この導電層２４をＲＩＥやイオンミリングなどの指向性の高いドライエッチングによってエッチバックすることにより、半導体基板２１の表面上およびトレンチ２２の底部における部分の導電層２４が除去されて、図１６に示すように、トレンチ２２の両側壁部分に沿って張り付いた形状で分離された導電層２４が残り、この導電層２４からなる２つの導電体、すなわちゲート電極２４ａとトレンチ内配線層２４ｂとが形成される。このゲート電極２４ａおよびトレンチ内配線層２４ｂは、トレンチ２２の内壁面に沿ってトレンチ２２の幅方向の側壁に形成され、かつ膜厚を薄くすることによって形成された間隙を介して互いに対向して分離分割される。ゲート電極２４ａは、活性メサ領域２５のトレンチ２２内における側壁にゲート絶縁膜２３ａを介して形成され、トレンチゲート型ＩＧＢＴのゲート電極を構成する。トレンチ内配線層２４ｂは、フローティングメサ領域２６のトレンチ２２内における側壁にゲート絶縁膜２３ａを介して形成され、ゲート電極２４ａと電気的に分離されると共に、帰還容量を低減する目的で後述するエミッタ電極３０と電気的に接続される。ゲート絶縁膜２３ａは、例えば半導体基板２１に熱酸化処理を施して作製された二酸化シリコン膜からなる。
　次に、図１７に示すように、半導体基板２１の表面上にトレンチ２２が完全に埋め尽くされる厚さで第２絶縁膜としての酸化膜２３ｂを例えばＣＶＤ法で形成する。酸化膜２３ｂとしては、ＨＴＯ，有機シリコン系化合物，ＴＥＯＳ，ＰＳＧ，ＢＰＳＧのような埋め込み性の高い酸化膜を用いてもよい。この工程において、ゲート電極２４ａとトレンチ内配線層２４ｂとの間（２つの導電体間）の間隙は、酸化膜２３ｂで充填される。
　次に、図１８に示すように、半導体基板２１の表面上の絶縁膜、すなわち酸化膜２３ｂおよびゲート絶縁膜２３ａをエッチングにより選択的に除去して半導体基板２１の表面を露出させる。これにより、トレンチ２２の内部だけに、ゲート絶縁膜２３ａと、酸化膜２３ｂと、この酸化膜２３ｂを介して対向する２つの導電体（ゲート電極２４ａ，トレンチ内配線層２４ｂ）とが選択的に埋め込まれ、半導体基板２１の表面は略平坦面となる。
　次に、この状態で、フォトリソグラフィとイオン注入により、隣接するトレンチ２２間の半導体基板１の表面に第２導電型（ｐ型）のチャネル形成領域（ベース領域）２７および第１導電型（ｎ＋）型の主電極領域（エミッタ領域）２８を所要のパターンで形成する。最初に、チャネル形成領域２７を形成するため、図１９に示すように、半導体基板２１の表面の全面に第２導電型の不純物イオンとして例えばボロン（Ｂ）イオンを注入する（図１９）。このイオン注入においては、トレンチ２２内が不純物濃度の高いドープドポリシリコン層からなる２つの導電体（ゲート電極２４ａ，トレンチ内配線層２４ｂ）と、酸化膜２３ｂとで充填されており、トレンチ２２の内部や底面を保護する必要がないため、フォトレジストからなるマスクを用いることなく、半導体基板２１の表面の前面に不純物イオンを注入できる。この後、イオン注入されたボロンを活性化させる熱処理を施すことにより、イオン注入された第２導電型不純物が添加されたチャネル形成領域２７（図２０参照）が形成され、トレンチ２２とトレンチ２２との間に活性メサ領域２５が定義される。トレンチ２２の側壁に面したチャネル形成領域２７の表面がチャネルが形成される部分となる。この工程において、チャネル形成領域２７は、フローティングメサ領域６にも形成される。
　次に、主電極領域２８を形成するため、図２０に示すように、フォトリソグラフィで形成したフォトレジスト１４ａを不純物イオン注入用マスクとして使用し、第１導電型の不純物イオンとして例えばリン（Ｐ）イオンを選択的に注入する。ここで、このイオン注入においては、不純物イオン注入用マスクとしてフォトレジスト１４ａを用いているが、トレンチ２２内は２つの導電体（ゲート電極２４ａ，トレンチ内配線層２４ｂ）と、酸化膜２３ｂとで埋められているので、トレンチ２２内にフォトレジストが入り込み、イオン注入後にその除去が困難になることがない。次に、フォトレジスト１４ａを除去した後、イオン注入されたリンを活性化させる熱処理を施すことにより、図２１に示すように、イオン注入された第１導電型不純物が添加された主電極領域   ２８が形成される。この工程において、主電極領域２８は、フローティングメサ領域２６には形成されない。
　このようにして、フォトリソグラフィとイオン注入でチャネル形成領域２７と主電極領域２８とを形成することにより、トレンチ２２内にレジストの残渣を残すことなく活性メサ領域２５の表面にチャネル形成領域２７と主電極領域２８とを形成することができる。主電極領域２８は、チャネル形成領域２７内の表層に形成される。
　次に、図２２に示すように、半導体基板１の表面上の全面に第３絶縁膜としての酸化膜２３ｃを例えばＣＶＤ法で形成する。
　次に、図２３に示すように、フォトリソグラフィによって、実施例１と同様に、チャネル形成領域２７上および主電極領域２８上の絶縁膜、すなわち酸化膜２３ｃを選択的に除去して開口部２３ｈ（図２３参照）を形成する。
　次に、開口部２３ｈ内を含む半導体基板２１の表面上の全面にスパッタ蒸着などにより例えばアルミニウム膜、又はアルミニウム合金膜などの金属膜を形成し、その後、この金属膜をパターンニングして、図２３に示すように、開口部２３ｈを通してチャネル形成領域７および主電極領域８の各々に接触する、すなわち電気的にかつ機械的に接続される金属電極としてのエミッタ電極（第１主電極）３０を形成する。
　これ以降のウエハプロセスは第１の実施形態と同様にすることにより、本発明の第２の実施形態にかかる半導体装置（トレンチゲート型ＩＧＢＴ）のウエハプロセスとなる。
　ここで、本発明の第２の実施形態にかかる半導体装置（トレンチゲート型ＩＧＢＴ）の製造方法では、図１６および図１７に示すように、トレンチ２２内の導電層２４を、トレンチ２２の側壁に間隙を介して対向する２つの導電体（ゲート電極２４ａ，トレンチ内配線層２４ｂ）に分離分割して、この２つの導電体間の間隙を酸化膜２３ｂで充填しており、トレンチ２２内の導電層２４を２つの導電体（ゲート電極２４ａ，トレンチ内配線層２４ｂ）に分割してから２つの導電体間の間隙を酸化膜２３ｂで充填するまでの間ではチャネル形成領域２７および主電極領域２８を形成するための２回のイオン注入を実施しないプロセスになっている。そして、本発明の第２の実施形態にかかる半導体装置の製造方法では、トレンチ２２内の２つの導電体（ゲート電極４ａ，トレンチ内配線層４ｂ）間の間隙を酸化膜２３ｂで充填した後、すなわちトレンチ２内が２つの導電体（ゲート電極４ａ，トレンチ内配線層４ｂ）および酸化膜２３ｂで全て埋め尽くされている状態でチャネル形成領域２７および主電極領域２８を形成するための２回のイオン注入を実施している。したがって、本発明の第２の実施形態にかかる半導体装置の製造方法においても、前述の第１の実施形態にかかる半導体装置の製造方法と同様に、イオン注入時にマスクとして使用するフォトレジストがトレンチ２２内に入る込むことはない。
　（その他の実施形態）
　以上説明した本発明の第１および第２の実施形態にかかる半導体装置の製造方法では、主電極領域がｎ型で形成されたｎｐｎ型のトレンチゲート型ＩＧＢＴについて説明した。しかしながら、本発明はこれに限定されるものではなく、例えば、主電極領域（第１主電極領域）がｐ型で形成されたｐｎｐ型のトレンチゲート型ＩＧＢＴの製造に適用することができる。また、ｎチャネル導電型やｐチャネル導電型のトレンチゲート型ＭＩＳＦＥＴの製造に適用することができる。
　更には、デプリーション・モード・サイリスタ（ＤＭＴ）や電界制御サイリスタ（ＦＣＴ）などのＭＯＳ複合デバイスにも適用可能である。
　また、半導体基板の裏面側のコレクタ領域を形成しないようにすれば、他の絶縁ゲート型半導体装置の例としてトレンチゲート型ＭＯＳＦＥＴやトレンチゲート型ＭＯＳＳＩＴとすることも容易である。
　以上説明したように、本発明の第１および第２の実施形態にかかる半導体装置の製造方法によれば、いずれもトレンチ内にフォトレジストが残存しないプロセスを有する半導体装置の製造方法とすることができる。
　また、本発明の第１および第２の実施形態にかかる半導体装置の製造方法の何れも、チャネル形成領域を形成するための不純物を導入する際、フォトレジストを不純物の選択導入用マスクとして用いていないため、従来と比較してフォトレジスト用のマスク（レチクル）枚数を低減でき、低コスト化を実現することができる。すなわち、マスク枚数の低減は、マスクそのものの製作コストの低減のみならず、マスクを用いたフォトレジストパターン形成のためのフォトレジストの塗布、感光、現像および洗浄・乾燥の一連の処理を削減することができるので、半導体装置のプロセスコストを大幅に低減することができる。さらに、異物による不良発生率を低減でき、半導体装置の歩留まり、および信頼性を向上させることができる。
　また、本発明の第１および第２の実施形態に係る半導体装置の製造方法では、半導体基板としてシリコン半導体基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、例えば炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの半導体基板を用いたトレンチゲート型半導体装置の製造に適用することができる。
　また、本発明の第１および第２の実施形態にかかる半導体装置の製造方法では、導電層としてドープドポリシリコン層を用いた場合について説明したが、冒頭で述べたとおり、本発明はこれに限定されるものではなく、例えば白金（Ｐｔ）、タングステン、モリブデンなどの高融点金属層やシリサイド層、或いはシリサイド層とドープドポリシリコン層との複合層を導電層として用いたトレンチゲート型半導体装置に適用することができる。
　以上のように、本発明にかかる半導体装置の製造方法は、トレンチ内にフォトレジストが残存しないプロセスを有し、トレンチ内に２つの導電体を有する半導体装置の製造方法に有用である。
　１，２１…半導体基板
　２，２２…トレンチ
　３ａ，２３ａ…ゲート絶縁膜
　３ｂ，３ｃ，２３ｂ，２３ｃ，２３ｅ…酸化膜、
　３ｈ，２３ｈ…開口部
　４，２４…ドープドポリシリコン層
　４ａ，２４ａ…ゲート電極
　４ｂ，２４ｂ…電極
　５，２５…活性メサ領域
　６，２６…フローティングメサ領域
　７，２７…チャネル形成領域
　８，２８…主電極領域
　９…孔
　１０，３０…エミッタ電極
　１１…バッファ層
　１２…コレクタ領域
　１３…コレクタ電極
　１４，１４ａ…フォトレジスト

Claims (9)

  1. 　第１導電型の半導体基板の表面から深さ方向にトレンチを形成する工程と、
    　前記トレンチ内に第１絶縁膜を介して導電層を形成する工程と、
    　前記トレンチの内部において前記導電層を分割して互いに対向するゲート電極とトレンチ内配線層に分割し、前記ゲート電極と前記トレンチ内配線層との間隙を第２絶縁膜で充填する工程と、
    　前記半導体基板の表面の全面に第２導電型の不純物を導入して第２導電型のチャネル形成領域を形成する工程と、
    　前記チャネル形成領域の一部となる前記トレンチの表面開口部に沿って接する領域に第１導電型の主電極領域を選択的に形成する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  2. 　前記チャネル形成領域を形成する工程は、前記導電層を分離する前に実施することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記導電層を形成する工程は、前記トレンチ内を前記導電層で埋め込むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記チャネル形成領域を形成する工程は、前記ゲート電極と前記トレンチ内配線層との間隙を前記第２絶縁膜で充填した後に実施することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記導電層を形成する工程は、前記トレンチ内に空間が残るように前記トレンチの側壁に沿って薄く形成することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　前記チャネル形成領域を形成する工程は、前記半導体基板の表面の全面に第２導電型の不純物イオンを注入する工程を含むことを特徴とする請求項１乃至請求項５の何れか１項に記載の半導体装置の製造方法。
  7. 　前記主電極領域を形成する工程は、前記チャネル形成領域に第１導電型の不純物イオンを選択的に注入する工程を含むことを特徴とする請求項１乃至請求項５の何れか１項に記載の半導体装置の製造方法。
  8. 　前記導電層は、不純物が添加されたポリシリコン層であることを特徴とする請求項１乃至請求項５の何れか１項に記載の半導体装置の製造方法。
  9. 　前記第１絶縁膜は前記半導体基板の熱酸化により作製されており、前記第２絶縁膜はＨＴＯ、誘起シリコン化合物、ＰＳＧ、ＢＰＳＧの何れかであることを特徴とする請求項１乃至請求項５の何れか１項に記載の半導体装置の製造方法。
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