JP2009071009A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】トレンチ内埋め込みゲート電極にゲート引き出し電極が接続する半導体装置において、トレンチ側壁ゲート耐圧が正常に引き出せる構造を提供する。
【解決手段】半導体基板１５に形成されたトレンチ７の内面を覆うゲート絶縁膜８と、トレンチ７に埋め込まれたゲート電極１０とを有する半導体装置２０において、トレンチ７の一部を平面視で幅方向に挟んだ両側に配置され順テーパであるフィールド傾斜面９ｃを備えゲート絶縁膜８より厚いフィールド絶縁膜９と、ゲート電極１０に接続しトレンチ７の両側のフィールド傾斜面９ｃの上に配置されているゲート引き出し電極１０ａとを有し、トレンチ７は側面の上部に順テーパのトレンチ傾斜面７ａを備え、トレンチ傾斜面７ａの上にゲート絶縁膜８が設けられ、トレンチ７の一部の上方においてゲート絶縁膜８とフィールド絶縁膜９とが接している。
【選択図】図２

Description

本発明は、トレンチゲート構造を有する半導体装置及びその半導体装置の製造方法に関する。

半導体装置では、電力制御用として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのＭＯＳ型トランジスタが用いられている。そして、近年の省エネルギー化などの要求から、高効率な電力制御用の半導体装置が必要とされている。高効率化のために、オン抵抗の低減が進められ、セルの微細化が図られてきた。そして、微細化に伴い、トレンチゲート構造が採用されるようになっている（特許文献１参照）。トレンチゲート構造の採用により、微細化に伴うＪＦＥＴ（Junction Field Effect Transistor）の効果の影響を受けなくなるのでセルのさらなる微細化が可能となるだけでなく、チャネル幅を増大することができ、オン抵抗を大幅に低減することができる。
特開２０００−２７７５３１号公報（図４）

トレンチゲート構造は、半導体基板に形成されたトレンチの内面を覆うゲート絶縁膜と、前記トレンチに埋め込まれたゲート電極とを有している。そして、ゲート電極は、半導体基板上のフィールド絶縁膜の上に設けられたゲート引き出し電極に接続することで、ゲート電極の電位の制御を可能にしている。

セルの微細化に伴い、ゲート電極を埋め込んだトレンチ上へのコンタクトホールの形成が困難になる。このため、コンタクトホールの形成の必要のない、ゲート電極がトレンチからゲート引き出し電極までまたがるように接続する構造に変更する必要がある。しかし、トレンチ肩部で構造的にゲート絶縁膜は薄膜化しやすく、トレンチ側壁ゲート耐圧が正常に引き出せない場合があると考えられた。

そこで、本発明の目的は、トレンチ内埋め込みゲート電極にゲート引き出し電極が接続する半導体装置において、トレンチ側壁ゲート耐圧が正常に引き出せる半導体装置を提供し、さらに、そのような半導体装置の製造方法を提供することにある。

前記目的を達成するために、本発明は、半導体基板に形成されたトレンチの内面を覆うゲート絶縁膜と、前記トレンチに埋め込まれたゲート電極とを有する半導体装置において、
前記トレンチの一部を平面視で幅方向に挟んだ両側に配置され順テーパであるフィールド傾斜面を備え、前記ゲート絶縁膜より厚いフィールド絶縁膜と、
前記ゲート電極に接続し、前記トレンチの両側の前記フィールド傾斜面の上に配置されているゲート引き出し電極とを有し、
前記トレンチは、側面の上部に、順テーパのトレンチ傾斜面を備え、
前記トレンチ傾斜面の上に前記ゲート絶縁膜が設けられ、
前記トレンチの前記一部の上方において、前記ゲート絶縁膜と前記フィールド絶縁膜とが接していることを特徴とする。

また、本発明は、半導体基板にトレンチを形成し、内面をゲート絶縁膜で覆った前記トレンチにゲート電極を埋め込む半導体装置の製造方法において、
順テーパであるフィールド傾斜面が前記トレンチの一部が形成される領域を平面視で挟んで互いに対向するように複数に分割した、前記ゲート絶縁膜より厚いフィールド絶縁膜を、前記半導体基板上に形成し、
前記トレンチが形成される領域が露出し、対向する前記フィールド傾斜面が露出するように、前記半導体基板上にマスク膜を形成し、
前記マスク膜と対向する前記フィールド傾斜面とをマスクに、前記半導体基板をエッチングし、前記トレンチを形成し、
前記トレンチに面している前記マスク膜の端面と前記フィールド傾斜面とをエッチングにより後退させ、半導体基板のトレンチの肩部を露出させ、
前記マスク膜と対向する前記フィールド傾斜面とをマスクに、前記肩部をエッチングして、前記トレンチの側面の上部に、順テーパのトレンチ傾斜面を形成し、
前記トレンチの内面を熱酸化し、前記トレンチの前記トレンチ傾斜面を含んだ内面にゲート絶縁膜を形成し、
前記トレンチ内に埋め込まれるゲート電極を形成するとともに、前記フィールド傾斜面上に前記ゲート電極に接続するようにゲート引き出し電極を形成し、
前記トレンチの前記一部の上方において、前記ゲート絶縁膜と前記フィールド絶縁膜とを接しさせたことを特徴とする。

本発明によれば、トレンチ内埋め込みゲート電極にゲート引き出し電極が接続する半導体装置において、トレンチ側壁ゲート耐圧が正常に引き出せる半導体装置を提供することができ、さらに、そのような半導体装置の製造方法を提供することができる。

次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略する。

図１（ａ）は、本発明の実施形態に係る半導体装置２０の平面図である。なお、層間絶縁膜を透視して図示を省略している。図１（ｂ）は、図１（ａ）の半導体装置２０のゲート引出領域２０ｂおよびその周辺の平面図である。図１（ｂ）でも図１（ａ）と同様に、層間絶縁膜を透視して図示を省略している。また、図２は、図１（ｂ）のＡ−Ａ矢視断面図であり、図３は、図１（ｂ）のＢ−Ｂ矢視断面図であり、図４は、図１（ａ）のＣ−Ｃ矢視断面図である。

図１（ａ）に示すように、半導体装置２０は、トランジスタとして機能するアクティブ領域２０ａと、半導体装置２０が形成される半導体基板の主面上の耐圧を確保するために設けられた厚膜絶縁膜（フィールド絶縁膜）９で覆われ、このフィールド絶縁膜９の上にゲート引き出し電極１０ａが引き回されているＦＬＲ(Field Limiting Ring)領域２０ｃと、トレンチ７に埋め込まれたゲート電極１０が前記ゲート引き出し電極１０ａに接続しているゲート引出領域２０ｂとにより構成されている。

トレンチ７は、アクティブ領域２０ａとゲート引出領域２０ｂとにまたがって形成されている。トレンチ７は、アクティブ領域２０ａからゲート引出領域２０ｂへ伸びて、ゲート引出領域２０ｂで折り返しアクティブ領域２０ａに戻る、平面視で略Ｕ文字の形状に形成されている。Ｕ文字の形状のトレンチ７は、これを１ブロックとして、同じ方向を向いて複数ブロックが一列に並べられている。アクティブ領域２０ａでは、これらＵ文字の形状のトレンチ７（ブロック）の相互間に、ソース領域となるｎ＋型半導体領域６とチャネル領域となるｐ型半導体領域５が形成されている。アクティブ領域２０ａだけで見ると、トレンチ７は、複数本がストライプ状に配列されており、それぞれのトレンチ７は、間隔が狭い部分と広い部分とが交互になるように配列されている。この間隔が広くなっているトレンチ７同士をつないで折り返すことで、Ｕ文字の形状を構成している。トレンチ７のＵ文字の形状の折り返しの部分で、ゲート電極１０は、ゲート引き出し電極１０ａに接続している。

トレンチ７は、アクティブ領域２０ａにおいては半導体基板のｐ型半導体領域５に、ゲート引出領域２０ｂにおいては半導体基板のウェル領域となるｐ型半導体領域４に形成されている。トレンチ７の内面はゲート絶縁膜８で覆われている。ゲート電極１０は、このゲート絶縁膜８を介して、トレンチ７に埋め込まれている。
フィールド絶縁膜９は、トレンチ７によって、第１厚膜絶縁膜９ａと、トレンチ７毎に設けられた複数の第２厚膜絶縁膜９ｂとに分割されている。また、フィールド絶縁膜９は、トレンチ７を横切って、トレンチ７の両側に配置されていると見ることもできる。

第１厚膜絶縁膜９ａと第２厚膜絶縁膜９ｂの端面は、順テーパであるフィールド傾斜面９ｃになっている。第１厚膜絶縁膜９ａのフィールド傾斜面９ｃと、第２厚膜絶縁膜９ｂのフィールド傾斜面９ｃとで、平面視において、トレンチ７の一部を幅方向に挟んでいる。第１厚膜絶縁膜９ａのフィールド傾斜面９ｃと、第２厚膜絶縁膜９ｂのフィールド傾斜面９ｃとは、トレンチ７の一部の両側の縁に対向して配置されている。

前記ゲート電極１０と前記ゲート引き出し電極１０ａとは、第１厚膜絶縁膜９ａのフィールド傾斜面９ｃと第２厚膜絶縁膜９ｂのフィールド傾斜面９ｃとがトレンチ７の一部の両側に対向して配置されている箇所で、接続している。このため、ゲート引き出し電極１０ａは、第１厚膜絶縁膜９ａのフィールド傾斜面９ｃと第２厚膜絶縁膜９ｂのフィールド傾斜面９ｃとの両側のフィールド傾斜面９ｃの上に配置されることになる。前記ゲート引き出し電極１０ａの端部は、ＦＬＲ領域２０ｃではもちろんのこと、ゲート引出領域２０ｂにおいても、前記フィールド絶縁膜９の上に設けられている。

ＦＬＲ領域２０ｃには、ゲート配線１３ａが設けられている。ゲート配線１３ａは、層間絶縁膜に形成された接続孔（コンタクトホール）を介して、ゲート引き出し電極１０ａに接続している。ゲート引き出し電極１０ａはゲート電極１０に接続しているので、結果的に、ゲート電極１０は、ゲート配線１３ａに電気的に接続し、ゲート配線１３ａからゲート電極１０の電位が制御可能になっている。

また、図１（ｂ）に示すように、前記ゲート引き出し電極１０ａと、前記ゲート電極１０とは、一体に形成されている。このことは、図２によっても明らかであり、前記ゲート引き出し電極１０ａと、前記ゲート電極１０との間には、界面は存在せず、一体に形成されている。

図２と図３に示すように、半導体基板１５は、ｐ＋型半導体層１を基板として、このｐ＋型半導体層１の上に、ｎ＋型半導体層２とｎ−型半導体層３をエピタキシャル成長させたシリコン（Ｓｉ）基板を用いることができる。そして、ゲート引出領域２０ｂとＦＬＲ領域２０ｃにおいては、ｎ−型半導体層３の表面層にｐ型半導体領域４が形成されている。ｎ−型半導体層３とｐ型半導体領域４との界面は、トレンチ７よりも深いところに設けられている。一方、図４に示すように、アクティブ領域２０ａにおいては、ｎ−型半導体層３の表面層にｐ型半導体領域５が形成されている。トレンチ７は、ｎ−型半導体層３とｐ型半導体領域５との界面を貫通している。また、半導体基板１５の裏面の全面には、コレクタ電極１３ｃが、ｐ＋型半導体層１に接するように設けられている。なお、半導体基板１５のトレンチ７が形成される面を表面、その表面の裏を裏面としている。

図２に示すように、トレンチ７の内面はゲート絶縁膜８に覆われている。ゲート電極１０は、ゲート絶縁膜８に周囲を覆われるように、トレンチ７に埋め込まれている。このようにトレンチ７内はゲート電極１０とゲート絶縁膜８とにより２層構造になっている。
トレンチ７の側面の上部には、順テーパのトレンチ傾斜面７ａが設けられている。そして、このトレンチ傾斜面７ａの上にも前記ゲート絶縁膜８が設けられている。このことにより、ゲート絶縁膜８も、トレンチ７の上部において順テーパ形状になっている。トレンチ７の間口を広げることができるので、ゲート電極１０の上面の断面積を拡大することができる。また、ゲート電極１０を容易に埋め込むことが可能になる。

図２に示すように、ゲート引出領域２０ｂのトレンチ７の一部では、トレンチ７のトレンチ傾斜面７ａの上方において、ゲート絶縁膜８とフィールド絶縁膜９とが接している。フィールド絶縁膜９は、ゲート絶縁膜８より厚く設定されている。フィールド絶縁膜９の膜厚は、１μｍ以上２μｍ以下の範囲に設定することができる。トレンチ７の一方の縁のトレンチ傾斜面７ａの上方において、ゲート絶縁膜８と、第１厚膜絶縁膜９ａのフィールド傾斜面９ｃの縁（辺）とが接している。トレンチ７の他方の縁のトレンチ傾斜面７ａの上方において、ゲート絶縁膜８と、第２厚膜絶縁膜９ｂのフィールド傾斜面９ｃの縁（辺）とが接している。

ゲート引き出し電極１０ａは、第１厚膜絶縁膜９ａの表面上からフィールド傾斜面９ｃ上にかけて配置され、トレンチ７上でゲート電極１０とゲート絶縁膜８とに接し、さらに、第２厚膜絶縁膜９ｂのフィールド傾斜面９ｃ上から表面上まで延在している。このことによれば、トレンチ７の幅が微細化により狭くなっても、トレンチ７に対して、トレンチ７の幅方向に、ゲート引き出し電極１０ａのマスクの位置合わせすることなく、ゲート引き出し電極１０ａをゲート電極１０に接続させることができる。

ゲート引き出し電極１０ａは、トレンチ７の両側に設けられたフィールド傾斜面９ｃの上を下ってゲート電極１０に接続するので、第１厚膜絶縁膜９ａ及び第２厚膜絶縁膜９ｂの膜厚を十分に厚くしても、トレンチ７の上方でのゲート引き出し電極１０ａのカバレッジは良好であり、ゲート電極１０にゲート引き出し電極１０ａを確実かつ良好に接続することができる。また、フィールド傾斜面９ｃにより、第１厚膜絶縁膜９ａ及び第２厚膜絶縁膜９ｂの膜厚が厚くなっても、トレンチ７にゲート電極１０を埋め込む際の実質的なアスペクト比を上昇させることがない。さらに、トレンチ傾斜面７ａにより、トレンチ７にゲート電極１０を埋め込む際の実質的なアスペクト比を低減することができる。これらのことにより、トレンチ７へのゲート電極１０の埋め込みを容易に実施することができる。

また、ゲート引き出し電極１０ａの端部は、第１厚膜絶縁膜９ａ及び第２厚膜絶縁膜９ｂの表面上に設けられている。ゲート引き出し電極１０ａ及びゲート電極１０としては、多結晶珪素（Ｓｉ）膜が用いられるが、この多結晶珪素膜をパターニングして、ゲート引き出し電極１０ａを形成するために、ドライエッチングをすると、ゲート引き出し電極１０ａの端部の周辺の第１厚膜絶縁膜９ａ及び第２厚膜絶縁膜９ｂが、マイクロローディング効果を受け、他の領域より多くのエッチャントが作用し、チャージアップしやすくなっている。ただ、第１厚膜絶縁膜９ａ及び第２厚膜絶縁膜９ｂの膜厚は、ゲート絶縁膜８より厚く設定され、チャージアップが半導体基板１５に影響を及ばすには十分厚く設定することができる。したがって、ゲート引き出し電極１０ａと半導体基板１５との間で、耐圧が低下することはなく。ゲート引き出し電極１０ａと接続するゲート電極１０と、半導体基板１５との間で、耐圧が低下することもない。

層間絶縁膜１１は、半導体基板１５、第１厚膜絶縁膜９ａ、第２厚膜絶縁膜９ｂ、ゲート引き出し電極１０ａの上にこれらを覆うように設けられている。層間絶縁膜１１には、ＦＬＲ領域２０ｃに、接続孔（コンタクトホール）１２ａが設けられている。ゲート配線１３ａは、層間絶縁膜１１の上に設けられ、接続孔１２ａにおいて層間絶縁膜１１を貫通し、ゲート引き出し電極１０ａに接続している。

図３に示すように、ゲート電極１０とゲート引き出し電極１０ａとが接続していない領域では、フィールド絶縁膜９は、トレンチ７の上縁から離れている。また、トレンチ７の周辺にはフィールド絶縁膜９の第２厚膜絶縁膜９ｂは配置されていない。そして、トレンチ７の上、すなわち、ゲート絶縁膜８とゲート電極１０の上には、層間絶縁膜１１が設けられている。なお、層間絶縁膜１１は、フィールド傾斜面９ｃの上に設けられ、また、ゲート引き出し電極１０ａの端面は、フィールド傾斜面９ｃから離れたフィールド絶縁膜９の表面上に設けられるところ、層間絶縁膜１１は、フィールド傾斜面９ｃから、フィールド絶縁膜９の表面上、そして、ゲート引き出し電極１０ａの表面上へと、徐々にあがっていくので、良好なカバレッジが得られる。

図４に示すように、前記アクティブ領域２０ａには、トレンチ７が互いに平行に近接して配置されている。ドリフト領域となるｎ−型半導体層３の上には、チャネル領域となるｐ型半導体領域５が形成されている。トレンチ７の互いに対向する側面の上部と、前記半導体基板１５の表面とを含むように、ソース領域となるｎ＋型半導体領域６が設けられている。ｎ＋型半導体領域６は、トレンチ７毎に設けられ、それぞれのｎ＋型半導体領域６は、相互に離間している。ｎ＋型半導体領域６相互の間には、ｐ型半導体領域５が設けられている。したがって、トレンチ７相互の間の半導体基板１５の表面には、中央にｐ型半導体領域５が配置され、このｐ型半導体領域５の両側にｎ＋型半導体領域６が配置されている。

層間絶縁膜１１は、半導体基板１５とトレンチ７のゲート電極１０とゲート絶縁膜８の上にこれらを覆うように設けられている。層間絶縁膜１１には、それぞれのトレンチ７に挟まれた領域の、ｐ型半導体領域５からｐ型半導体領域５の両側のｎ＋型半導体領域６へ及ぶ範囲に、接続孔（コンタクトホール）１２ｂが形成されている。エミッタ電極１３ｂは、層間絶縁膜１１の上に設けられている。エミッタ電極１３ｂは、接続孔１２ｂを貫通して、ｐ型半導体領域５と、ｐ型半導体領域５の両側のｎ＋型半導体領域６に接続している。

トレンチ７は、ｎ−型半導体層３とｐ型半導体領域５との界面を貫通しており、トレンチ７のゲート絶縁膜８に接するように、トレンチ７の深さ方向に、浅い方から順に、半導体基板１５内に、ｎ＋型半導体領域（ソース領域）６、ｐ型半導体領域（チャネル領域）５、ｎ−型半導体層（ドリフト領域）３が配置されている。ｎ＋型半導体層２は、ドレイン領域として機能し、ｐ＋型半導体層１はコレクタとして機能する。そして、この半導体装置２０は、トレンチゲート構造のＩＧＢＴとして機能することができる。なお、ｐ＋型半導体層１を省くことで、ＩＧＢＴ以外のパワーＭＯＳＦＥＴなどの半導体装置に転用することができる。

前記半導体基板１５の前記トレンチ７の形成されている表面（主面）の面方位は、（１００）であり、トレンチ７の主たる側壁面は、（１００）面と（１１０）面の少なくともどちらか一方であるように設定している。半導体装置２０の製造方法において、ゲート絶縁膜８は、熱酸化により形成され、その熱酸化における半導体基板１５の温度は８００℃〜１１００℃の範囲に設定されている。この温度範囲では（１００）面の酸化速度は、他のどの面方位よりも低いことが実験的に知られている。具体的に、（１１０）面の酸化膜厚が、１００ｎｍのとき、同時に形成される（１００）面の酸化膜厚は、ほぼ７５ｎｍとなり、約４分の３になる。

したがって、トレンチ７の主たる側壁面が（１００）の場合には、半導体基板１５の主面とともにトレンチ７の側壁面も、最も薄いゲート絶縁膜８が形成される。また、トレンチ７の主たる側壁面が（１１０）の場合には、半導体基板１５の主面に最も薄いゲート絶縁膜８が形成される。そして、トレンチ傾斜面７ａを設けることにより、トレンチ傾斜面７ａには、主面の（１００）面とは異なる面を露出させることができる。このことにより、トレンチ傾斜面７ａに形成されるゲート絶縁膜８の膜厚は、主面に形成されるゲート絶縁膜８より厚くでき、さらには、トレンチ７の側壁面に形成されるゲート絶縁膜８の膜厚と同程度か、より厚く形成することができる。そして、トレンチ傾斜面７ａにおいても容易に絶縁耐圧を確保することができる。

次に、本発明の実施形態に係る半導体装置２０の製造方法について説明する。

まず、図５（ａ）（ｂ）（ｃ）に示すように、主面が（１００）面であるｐ＋型半導体層１の基板上に、エピタキシャル成長により、ｎ＋型半導体層２及びｎ−型半導体層３を形成する。次に、ホトリソグラフィ技術によってレジスト開口部を形成し、ボロン（Ｂ）を不純物にしたイオン打ち込み（例えば、加速電圧１００ＫｅＶでドーズ量２Ｅ１４ｃｍ^−２）を実施し、さらには、引き伸ばし拡散（例えば、１２００℃で１時間）により、ＦＬＲ領域２０ｃ（図１（ａ）参照）及びゲート引出領域２０ｂ（図１（ａ）参照）ｐ型半導体領域４を選択的に形成する。

次に、熱酸化により膜厚１μｍ〜２μｍのフィールド絶縁膜（酸化シリコン（ＳｉＯ_２）膜）９を、ｐ型半導体領域４の上に形成する。ホトリソグラフィ技術により、第１厚膜絶縁膜９ａと第２厚膜絶縁膜９ｂとの形状のレジストパターンを形成する。そして、ウエットエッチング等の等方性エッチングにより、順テーパであるフィールド傾斜面９ｃを有する第１厚膜絶縁膜９ａと第２厚膜絶縁膜９ｂを、ｐ型半導体領域４の上に分割して形成する。第１厚膜絶縁膜９ａと第２厚膜絶縁膜９ｂのそれぞれのフィールド傾斜面９ｃは、トレンチ７（図１（ａ）参照）の一部が形成される領域を挟んで互いに対向するように配置する。

次に、ホトリソグラフィ技術によって、アクティブ領域２０ａ（図１（ａ）参照）にレジスト開口部を形成し、ボロンを不純物にしたイオン打ち込み（例えば、加速電圧８０ＫｅＶでドーズ量１Ｅ1３ｃｍ^−２）を実施し、さらには、引き伸ばし拡散（例えば、１１００℃で３０分）により、ｐ型半導体領域５（図４参照）を選択的に形成する。
次に、図６（ａ）（ｂ）（ｃ）に示すように、トレンチ７（図１（ａ）等参照）形成時のマスク材となるマスク膜１４を成膜する。マスク膜１４としては、７００℃〜８００℃程度の温度でのＣＶＤ法により、０．５μｍ厚の酸化シリコン膜を成膜する。

そして、図６（ａ）（ｂ）（ｃ）に示すように、トレンチ７（図１（ａ）等参照）を形成する部分を、ホトリソグラフィ技術及びエッチングにより選択的に除去し、半導体基板１５を露出させる。このとき、ゲート引出領域２０ｂ（図１参照）にあたる部分では、第１厚膜絶縁膜９ａと第２厚膜絶縁膜９ｂの対向するフィールド傾斜面９ｃがトレンチ７を形成する際のマスク材となるように、フィールド傾斜面９ｃより後退させたパターンにした。トレンチ７が形成される領域は露出し、対向するフィールド傾斜面９ｃが露出するようになる。

次に、図７（ａ）（ｂ）（ｃ）に示すように、マスク膜１４と、第１厚膜絶縁膜９ａと第２厚膜絶縁膜９ｂのフィールド傾斜面９ｃをマスクとして、異方性エッチングを施し、深さ３〜６μｍのトレンチ７を形成する。

次に、図８（ａ）（ｂ）（ｃ）に示すように、トレンチ７に面しているマスク膜１４の端面と、第１厚膜絶縁膜９ａと第２厚膜絶縁膜９ｂのフィールド傾斜面９ｃとを、ウエットエッチングにより後退させる。このウエットエッチングにより、マスク膜１４の膜厚も減少するが、図示は省略し、次工程のエッチングに対してマスクとなる程度の膜厚が残るように、成膜時に膜厚を調整しておく。そして、この後退により、半導体基板１５の主面上に、トレンチ７の上縁部に肩部７ｂが露出する。

次に、図９（ａ）（ｂ）（ｃ）に示すように、等方性ドライエッチングを施すことにより、肩部７ｂの丸め処理をして、トレンチ７の上縁部に順テーパのトレンチ傾斜面７ａを形成する。また、この等方性ドライエッチングでは、トレンチ７を形成した異方性エッチングにより、トレンチ７の内面に生じたダメージ層が除去できる。トレンチ傾斜面７ａを形成したことにより、トレンチ傾斜面７ａの上に耐圧の十分得られる厚いゲート絶縁膜８を設けることができる。その後、マスク膜１４を除去する。

次に、犠牲酸化膜を熱酸化(例えば、１１００℃で膜厚１０００Å)で形成し、犠牲酸化膜を除去する。この犠牲熱酸化膜の形成及び除去は、トレンチを形成する時に生じた欠陥、歪み、汚染等を除去する目的で行なわれる。

次に、図１０（ａ）（ｂ）（ｃ）に示すように、熱酸化処理を施し、トレンチ７の内面にゲート絶縁膜８(例えば、１０００℃で膜厚８００Å)を形成する。この熱酸化処理により、図１０（ｂ）に示すように、トレンチ傾斜面７ａは、フィールド傾斜面９ｃの下方に後退している。トレンチ７の上方において、ゲート絶縁膜８とフィールド絶縁膜９とが接している。次に、全面にゲート電極１０となる多結晶珪素膜（例えば、膜厚１μｍ）をＣＶＤ法で成膜する。この成膜により、トレンチ７にゲート電極１０が埋め込まれる。そして、ゲート電極１０と、ゲート電極に接続するゲート引き出し電極１０ａとが一体として形成できる。ゲート引き出し電極１０ａは、ゲート電極１０からフィールド傾斜面９ｃの上を経てフィールド絶縁膜９の表面上に引き出されている。この多結晶珪素膜には抵抗値を低減する不純物がその堆積中又は堆積後に導入される。

次に、ホトリソグラフィ技術により、ゲート引き出し電極１０ａの形状のレジストパターンを形成する。このレジストパターンは、端部が第１厚膜絶縁膜９ａと第２厚膜絶縁膜９ｂの表面の直上に配置されるように形成する。また、レジストパターンは、トレンチ７を挟んで対向するフィールド傾斜面９ｃとその挟まれている箇所のトレンチ７の上にも配置される。

次に、エッチバック処理を施し、半導体基板１５上等の多結晶珪素膜を除去すると同時に、エッチングを選択的に施し、トレンチ７内にゲート電極１０を形成すると共に、第１厚膜絶縁膜９ａと第２厚膜絶縁膜９ｂの表面上に、ゲート電極１０と一体化されたゲート引出用電極１０ａを形成する。

次に、図４に示すように、アクティブ領域２０ａにｎ＋型半導体領域６を形成する。次に、全面に層間絶縁膜１１、例えば、リン（Ｐ）を含むガラス膜を厚さ１μｍ形成する。次に、層間絶縁膜１１に接続孔１２ｂ及び接続孔１２ａ（図２参照）を形成する。次に、スパッタリング法により、アルミニウムシリコン（ＡｌＳｉ）（例えば、シリコンを２％含有したアルミニウム）などの金属膜を形成し、ホトリソグラフィ技術とエッチングにより、ゲート配線１３ａとエミッタ電極１３ｂを形成する。次に、図示を省力したが、ポリイミドの最終保護膜（例えば、膜厚５μｍ）を全面に形成し、その最終保護膜にボンディング開口部を形成した。最後に、半導体基板１５の裏面にコレクタ電極１３ｃを形成する。以上により、トレンチゲート構造のＩＧＢＴが完成する。

（ａ）は、本発明の実施形態に係る半導体装置の平面図（層間絶縁膜を透視している）であり、（ｂ）は、（ａ）のゲート引出領域およびその周辺の平面図（層間絶縁膜を透視している）である。 図１（ｂ）のＡ−Ａ矢視断面図である。 図１（ｂ）のＢ−Ｂ矢視断面図である。 図１（ａ）のＣ−Ｃ矢視断面図である。 （ａ）は、本発明の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その１）であり、（ｂ）は、（ａ）のＡ−Ａ矢視断面図であり、（ｃ）は、（ａ）のＢ−Ｂ矢視断面図である。 （ａ）は、本発明の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その２）であり、（ｂ）は、（ａ）のＡ−Ａ矢視断面図であり、（ｃ）は、（ａ）のＢ−Ｂ矢視断面図である。 （ａ）は、本発明の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その３）であり、（ｂ）は、（ａ）のＡ−Ａ矢視断面図であり、（ｃ）は、（ａ）のＢ−Ｂ矢視断面図である。 （ａ）は、本発明の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その４）であり、（ｂ）は、（ａ）のＡ−Ａ矢視断面図であり、（ｃ）は、（ａ）のＢ−Ｂ矢視断面図である。 （ａ）は、本発明の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その５）であり、（ｂ）は、（ａ）のＡ−Ａ矢視断面図であり、（ｃ）は、（ａ）のＢ−Ｂ矢視断面図である。 （ａ）は、本発明の実施形態に係る半導体装置の製造方法を説明するための製造工程平面図（その６）であり、（ｂ）は、（ａ）のＡ−Ａ矢視断面図であり、（ｃ）は、（ａ）のＢ−Ｂ矢視断面図である。

符号の説明

１ ｐ＋型半導体層
２ ｎ＋型半導体層（ドレイン領域）
３ ｎ−型半導体層（ドレイン（ドリフト）領域）
４ ｐ型半導体（ウェル）領域
５ ｐ型半導体（チャネル）領域
６ ｎ＋型半導体（ソース）領域
７ トレンチ
７ａ トレンチ傾斜面
７ｂ トレンチの肩部
８ ゲート絶縁膜
９ 厚膜絶縁膜（フィールド絶縁膜）
９ａ 第１厚膜絶縁膜
９ｂ 第２厚膜絶縁膜
９ｃ フィールド傾斜面
１０ ゲート電極
１０ａ ゲート引き出し電極
１１ 層間絶縁膜
１２ａ、１２ｂ 接続孔（コンタクトホール）
１３ａ ゲート配線
１３ｂ エミッタ電極
１３ｃ コレクタ電極
１４ マスク膜
１５ 半導体基板
２０ 半導体装置
２０ａ アクティブ領域
２０ｂ ゲート引出領域
２０ｃ ＦＬＲ領域

Claims (6)

1. 半導体基板に形成されたトレンチの内面を覆うゲート絶縁膜と、前記トレンチに埋め込まれたゲート電極とを有する半導体装置において、
   前記トレンチの一部を平面視で幅方向に挟んだ両側に配置され順テーパであるフィールド傾斜面を備え、前記ゲート絶縁膜より厚いフィールド絶縁膜と、
   前記ゲート電極に接続し、前記トレンチの両側の前記フィールド傾斜面の上に配置されているゲート引き出し電極とを有し、
   前記トレンチは、側面の上部に、順テーパのトレンチ傾斜面を備え、
   前記トレンチ傾斜面の上に前記ゲート絶縁膜が設けられ、
   前記トレンチの前記一部の上方において、前記ゲート絶縁膜と前記フィールド絶縁膜とが接していることを特徴とする半導体装置。
2. 前記ゲート引き出し電極の端部が、前記フィールド絶縁膜の上に設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板は、シリコン（Ｓｉ）基板であり、
   前記半導体基板の前記トレンチの形成された主面の面方位は、（１００）であり、
   前記トレンチの主たる側壁面は、（１００）面と（１１０）面の少なくともどちらか一方であることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記ゲート引き出し電極と、前記ゲート電極とは、一体に形成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
5. 前記トレンチと前記ゲート絶縁膜と前記ゲート電極は、アクティブ領域とゲート引出領域とにわたって形成され、
   前記ゲート引出領域には、
   前記トレンチの前記一部が設けられるとともに、
   前記フィールド絶縁膜と前記ゲート引き出し電極が設けられ、
   前記アクティブ領域には、
   前記ゲート絶縁膜に接するように、前記トレンチの深さ方向に、浅い方から順に、前記半導体基板内に、ソース領域、チャネル領域、ドリフト領域を有するとともに、
   前記半導体基板の前記トレンチの形成された主面にエミッタ電極が設けられ、さらに、
   前記半導体基板の前記主面の裏面にコレクタ電極が設けられていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
6. 半導体基板にトレンチを形成し、内面をゲート絶縁膜で覆った前記トレンチにゲート電極を埋め込む半導体装置の製造方法において、
   順テーパであるフィールド傾斜面が前記トレンチの一部が形成される領域を平面視で挟んで互いに対向するように複数に分割した、前記ゲート絶縁膜より厚いフィールド絶縁膜を、前記半導体基板上に形成し、
   前記トレンチが形成される領域が露出し、対向する前記フィールド傾斜面が露出するように、前記半導体基板上にマスク膜を形成し、
   前記マスク膜と対向する前記フィールド傾斜面とをマスクに、前記半導体基板をエッチングし、前記トレンチを形成し、
   前記トレンチに面している前記マスク膜の端面と前記フィールド傾斜面とをエッチングにより後退させ、半導体基板のトレンチの肩部を露出させ、
   前記マスク膜と対向する前記フィールド傾斜面とをマスクに、前記肩部をエッチングして、前記トレンチの側面の上部に、順テーパのトレンチ傾斜面を形成し、
   前記トレンチの内面を熱酸化し、前記トレンチの前記トレンチ傾斜面を含んだ内面にゲート絶縁膜を形成し、
   前記トレンチ内に埋め込まれるゲート電極を形成するとともに、前記フィールド傾斜面上に前記ゲート電極に接続するようにゲート引き出し電極を形成し、
   前記トレンチの前記一部の上方において、前記ゲート絶縁膜と前記フィールド絶縁膜とを接しさせたことを特徴とする半導体装置の製造方法。

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