CN113299757A - 一种抑制尖峰电压的mosfet结构及其制造方法 - Google Patents
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Abstract
本发明是抑制尖峰电压的MOSFET结构及制造方法，结构包括依次连接的漏极、漂移区、体区、源极和金属层，还包括接触孔和宽度0.8μm沟槽，沟槽内为厚度0.1μm栅氧，栅氧中心为厚度0.4μm栅极多晶硅，栅极多晶硅中心设宽度0.2μm二氧化硅层。方法：1)外延层光刻；2)沟槽干法刻蚀；3)除光刻胶；4)栅氧形成；5)栅极多晶硅成长；6)硼磷离子注入；7)表面多晶硅刻蚀；8)形成源区体区；9)形成二氧化硅层间膜，光刻和干法刻蚀形成接触孔；10)溅射铝金属层，光刻和等离子干法刻蚀形成金属布线层。优点：在栅极多晶硅中间增加二氧化硅层可降低栅极多晶电阻率，降低栅极电阻，抑制尖峰电流，不增加额外成本。
Description
技术领域
本发明涉及的是一种抑制尖峰电压的MOSFET结构及其制造方法。
背景技术
沟槽MOSFET由于工艺简洁、成本可控、性能良好而被广泛使用，但是现有技术MOSFET(图1)的栅极(栅极多晶硅)电阻较低，往往导致其尖峰电流很大，有一定的机率导致器件的损坏；具体的，开启过程中，沟道电流在上升过程冲，会出现尖峰电流，尖峰电流过大的时候，容易损伤器件。尖峰电流受栅极电阻影响，当栅极电阻很小的时候，尖峰电流会特别大。
发明内容
本发明提出的是一种抑制尖峰电压的MOSFET结构及其制造方法，其目的旨在克服现有技术存在的上述不足，实现当栅极电阻降低后可减小尖峰电流，保护器件。
本发明的技术解决方案：一种抑制尖峰电压的MOSFET结构，其结构包括从下至上依次连接的漏极、漂移区、体区、源极和金属层，还包括接触孔和沟槽，沟槽内为栅氧，栅氧中心为栅极多晶硅，栅极多晶硅中心设二氧化硅层。
优选的，所述的沟槽宽度0.8μm，栅氧厚度0.1μm，栅极多晶硅厚度0.4μm,二氧化硅层宽度0.2μm。
一种抑制尖峰电压的MOSFET结构的制造方法，包括以下工艺步骤：
1)在外延层的基础上进行光刻，用以定义沟槽的宽度和位置，具体是先进行光刻胶的涂布，然后在光刻机内通过光刻的方式，把光刻板上的图形转移到晶圆上，使得晶圆上留下由光刻胶形成的图形；
2)进行沟槽干法刻蚀，形成0.8μm宽度沟槽，在干法刻蚀时，由于部分区域被光刻胶阻挡，未被刻蚀，另外一部分没有被阻挡的区域被刻蚀并形成沟槽；
3)进行光刻胶去除，剩下外延层上的沟槽；
4)在高温炉管中进行栅氧的形成，厚度0.1μm；
5)在炉管中进行栅极多晶硅的成长，通入气体SiH4，多晶硅厚度0.2μm；
6)对栅极多晶硅进行硼离子和磷离子的注入调节多晶硅的电阻率；
7)进行表面多晶硅刻蚀，使用各向异性的等离子干法刻蚀，由于各向异性，沟槽内侧壁的多晶硅不会被刻蚀而留下；
8)通过注入硼和注入砷，分别形成源区和体区；
9)通过化学气相沉积的方式，形成一层7000A的二氧化硅作为层间膜，然后通过光刻和干法刻蚀的方式形成接触孔；
10)先溅射一层1μm的铝金属层，再通过光刻和等离子干法刻蚀，形成金属布线层，得到抑制尖峰电压的MOSFET结构。
优选的，所述的步骤6)中硼离子注入条件为1E13、20K电子伏特，磷离子注入条件为1.5E13、40K电子伏特。
优选的，所述的步骤8)硼和砷的注入条件分别为B、1E3、250K和As、4E5、40K。
本发明的优点：相比传统的MOSFET，在栅极多晶硅的中间增加了二氧化硅层，可有效降低栅极多晶的电阻率，从而降低栅极电阻，有效抑制尖峰电流，保护MOSFET不被损坏，且是在沟槽工艺的基础上进行的优化，不需要增加额外的成本。
附图说明
图1是现有技术沟槽MOSFET的结构示意图。
图2是本发明抑制尖峰电压的MOSFET结构的制造方法步骤1)示意图。
图3是本发明抑制尖峰电压的MOSFET结构的制造方法步骤2)示意图。
图4是本发明抑制尖峰电压的MOSFET结构的制造方法步骤3)示意图。
图5是本发明抑制尖峰电压的MOSFET结构的制造方法步骤4)示意图。
图6是本发明抑制尖峰电压的MOSFET结构的制造方法步骤5)示意图。
图7是本发明抑制尖峰电压的MOSFET结构的制造方法步骤6)示意图。
图8是本发明抑制尖峰电压的MOSFET结构的制造方法步骤7)示意图。
图9是本发明抑制尖峰电压的MOSFET结构的制造方法步骤8)示意图。
图10是本发明抑制尖峰电压的MOSFET结构的制造方法步骤9)示意图。
图11是本发明抑制尖峰电压的MOSFET结构的制造方法步骤10)示意图暨本发明抑制尖峰电压的MOSFET结构的结构示意图。
具体实施方式
下面结合实施例和具体实施方式对本发明作进一步详细的说明。
如图11所示，一种抑制尖峰电压的MOSFET结构，其结构包括从下至上依次连接的漏极、漂移区、体区、源极和金属层，还包括接触孔和沟槽，沟槽内为栅氧，栅氧中心为栅极多晶硅，栅极多晶硅中心设二氧化硅层。以上为本发明的关键点，通过在多晶的中间形成二氧化硅，减少了多晶的体积和横截面，在不改变多晶掺杂浓度的情况下，增加多晶硅的电阻，降低开关速度，减小尖峰电压。由于受到沟槽宽度、多晶硅厚度等相互关系的影响，设计沟槽宽度0.8μm，栅氧厚度0.1μm，栅极多晶硅厚度0.4μm,最后容许填入二氧化硅层宽度0.2μm。
一种抑制尖峰电压的MOSFET结构的制造方法，包括以下工艺步骤：
1)如图2所示，在外延层的基础上进行光刻，用以定义沟槽的宽度和位置，具体是先进行光刻胶的涂布，然后在光刻机内通过光刻的方式，把光刻板上的图形转移到晶圆上，使得晶圆上留下由光刻胶形成的图形；
2)如图3所示，进行沟槽干法刻蚀，形成沟槽，在干法刻蚀时，由于部分区域被光刻胶阻挡，未被刻蚀，另外一部分没有被阻挡的区域被刻蚀并形成沟槽；
3)如图4所示，进行光刻胶去除，剩下外延层上的沟槽；
4)如图5所示，在高温炉管中进行栅氧的形成，厚度0.1μm；
5)如图6所示，在炉管中进行栅极多晶硅的成长，需要通入的主要气体为SiH4，多晶硅的厚度为0.2μm；
6)如图7所示，对栅极多晶硅进行硼离子和磷离子的注入调节多晶硅的电阻率，硼离子注入条件为1E13、20K电子伏特，磷离子注入条件为1.5E13、40K电子伏特；
7)如图8所示，进行表面多晶硅刻蚀，使用各向异性的等离子干法刻蚀，由于各向异性，沟槽内侧壁的多晶硅不会被刻蚀而留下；
8)如图9所示，通过注入硼和注入砷，分别形成源区和体区，条件分别为B、1E3、250K和As、4E5、40K；
9)如图10所示，通过化学气相沉积的方式，形成一层7000A的二氧化硅作为层间膜，然后通过光刻和干法刻蚀的方式形成接触孔；
10)如图11所示，先溅射一层1μm的铝金属层，再通过光刻和等离子干法刻蚀，形成金属布线层，得到抑制尖峰电压的MOSFET最终结构。
所述的步骤2)形成的沟槽宽度X1为0.8μm，所述的步骤4)形成的栅氧厚度X2为0.1μm，所述的步骤5)成长的栅极多晶硅厚度X3为0.4μm。因为在栅氧成长之后，栅极多晶硅不能完全填满沟槽。
以上所述的仅是本发明的优选实施方式，应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。
Claims (5)
1.一种抑制尖峰电压的MOSFET结构，其特征包括从下至上依次连接的漏极、漂移区、体区、源极和金属层，还包括接触孔和沟槽，沟槽内为栅氧，栅氧中心为栅极多晶硅，栅极多晶硅中心设二氧化硅层。
2.如权利要求1所述的一种抑制尖峰电压的MOSFET结构，其特征是所述的沟槽宽度0.8μm，栅氧厚度0.1μm，栅极多晶硅厚度0.4μm,二氧化硅层宽度0.2μm。
3.如权利要求2所述的一种抑制尖峰电压的MOSFET结构的制造方法，其特征是该方法包括以下工艺步骤：
1)在外延层的基础上进行光刻，用以定义沟槽的宽度和位置，具体是先进行光刻胶的涂布，然后在光刻机内通过光刻的方式，把光刻板上的图形转移到晶圆上，使得晶圆上留下由光刻胶形成的图形；
2)进行沟槽干法刻蚀，形成0.8μm宽度沟槽，在干法刻蚀时，由于部分区域被光刻胶阻挡，未被刻蚀，另外一部分没有被阻挡的区域被刻蚀并形成沟槽；
3)进行光刻胶去除，剩下外延层上的沟槽；
4)在高温炉管中进行栅氧的形成，厚度0.1μm；
5)在炉管中进行栅极多晶硅的成长，通入气体SiH4，多晶硅厚度0.2μm；
6)对栅极多晶硅进行硼离子和磷离子的注入调节多晶硅的电阻率；
7)进行表面多晶硅刻蚀，使用各向异性的等离子干法刻蚀，由于各向异性，沟槽内侧壁的多晶硅不会被刻蚀而留下；
8)通过注入硼和注入砷，分别形成源区和体区；
9)通过化学气相沉积的方式，形成一层7000A的二氧化硅作为层间膜，然后通过光刻和干法刻蚀的方式形成接触孔；
10)先溅射一层1μm的铝金属层，再通过光刻和等离子干法刻蚀，形成金属布线层，得到抑制尖峰电压的MOSFET结构。
4.如权利要求3所述的一种抑制尖峰电压的MOSFET结构的制造方法，其特征是所述的步骤6)中硼离子注入条件为1E13、20K电子伏特，磷离子注入条件为1.5E13、40K电子伏特。
5.如权利要求3所述的一种抑制尖峰电压的MOSFET结构的制造方法，其特征是所述的步骤8)硼和砷的注入条件分别为B、1E3、250K和As、4E5、40K。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210824 |
|
| RJ01 | Rejection of invention patent application after publication |