CN109686782A - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制作方法，包括：衬底硅片，以及在衬底硅片表面的电极金属；其中，衬底硅片内嵌有变径沟槽；变径沟槽包括变径区和非变径区；变径沟槽的内壁设置有栅氧化层；栅氧化层的内壁设置有多晶硅材料；其中，在栅氧化层的指定位置处设置有源区；多晶硅材料的内壁设置有氧化物；衬底硅片的预设区域设置有P阱区；P阱区的P+注入窗口处设置有P+区。本发明通过将源区设置在栅氧化层的指定位置，改变了源区与栅氧化层之间的相对位置，从而降低寄生晶体管的基区电阻，进而提高半导体器件的抗闩锁能力。
Description
技术领域
本发明涉及半导体器件技术领域，尤其是涉及一种半导体器件及其制作方法。
背景技术
半导体是指常温下导电性能介于导体与绝缘体之间的材料，例如MOS(metaloxide semiconductor，金属氧化物半导体)器件，其中，MOS器件又包括沟槽MOSFET和沟槽IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)，为了降低MOS器件的压降或通态电阻，提出了一种沟槽结构的MOS器件，目前的MOS器件通过N+源区引出沟道电流，但是同时也引进了NPN寄生晶体管，NPN寄生晶体管对MOS器件的EAS(Energy AvalancheStress，雪崩能量)或IGBT器件抗闩锁能力产生影响，目前改善的技术手段是增加P+掺杂，以降低N+源区下方P+区电阻，来抑制NPN寄生晶体管的启动，但是在P+区的注入掺杂的工艺控制难度较大，光刻套准以及P型杂质注入深度都会对MOS器件的阈值电压产生影响。
发明内容
有鉴于此，本发明的目的在于提供一种半导体器件及其制作方法，可以减少源区对抗闩锁能力的影响，进而减少对MOS器件的阈值电压产生的影响，同时可以降低工艺控制难度。
第一方面，本发明实施例提供了一种半导体器件，包括：衬底硅片，以及在衬底硅片表面的电极金属；其中，衬底硅片内嵌有变径沟槽；变径沟槽包括变径区和非变径区；变径沟槽的内壁设置有栅氧化层；栅氧化层的内壁设置有多晶硅材料；其中，在栅氧化层的指定位置处设置有源区；多晶硅材料的内壁设置有氧化物；衬底硅片的预设区域设置有P阱区；P阱区的P+注入窗口处设置有P+区。
结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，上述源区包括N+源区或肖特基势垒源区。
结合第一方面的第一种可能的实施方式，本发明实施例提供了第一方面的第二种可能的实施方式，其中，上述肖特基势垒源区包括金属硅化物。
结合第一方面，本发明实施例提供了第一方面的第三种可能的实施方式，其中，上述变径区的直径和非变径区的直径之差在0.3微米和1.5微米之间。
第二方面，本发明实施例还提供一种半导体器件的制作方法，包括：在衬底硅片表面形成刻蚀所需的掩蔽膜，采用刻蚀的方法在衬底硅片内形成变径沟槽，对变径沟槽进行牺牲氧化，并去除衬底硅片表面的掩蔽膜；变径沟槽包括变径区和非变径区；采用栅氧化工艺在变径沟槽的内壁形成栅氧化层；在栅氧化层的内壁淀积多晶硅材料；对多晶硅材料进行刻蚀，形成多晶硅空腔，并在多晶硅空腔的内壁淀积氧化物；将氧化物刻蚀至预设位置，并在衬底硅片的P阱注入窗口注入P阱，形成P阱区；在P阱区添加各目标物质，并在衬底硅片表面淀积金属，形成电极金属，以得到半导体器件；其中，目标物质包括用于形成源区的物质；源区位于栅氧化层的指定位置。
结合第二方面，本发明实施例提供了第二方面的第一种可能的实施方式，其中，上述将氧化物刻蚀至预设位置的步骤，包括：将氧化物刻蚀至衬底硅片的表面。
结合第二方面的第一种可能的实施方式，本发明实施例提供了第二方面的第二种可能的实施方式，其中，上述在P阱区添加各目标物质，并在衬底硅片表面淀积金属，形成电极金属的步骤，包括：通过光刻工艺在P阱区上形成N+源区注入窗口，并通过N+源区注入窗口注入第一目标物质，形成N+源区；在P阱区的预设位置注入第二目标物质，形成P+区；对衬底硅片进行退火工艺，以形成有效掺杂；在衬底硅片表面淀积金属，形成电极金属。
结合第二方面，本发明实施例提供了第二方面的第三种可能的实施方式，其中，上述将氧化物刻蚀至预设位置的步骤，还包括：将氧化物刻蚀至变径区。
结合第二方面的第三种可能的实施方式，本发明实施例提供了第二方面的第四种可能的实施方式，其中，上述在P阱区添加各目标物质，并在衬底硅片表面淀积金属，形成电极金属的步骤，还包括：通过光刻工艺在P阱区上形成P+区注入窗口，并通过P+区注入窗口注入第二目标物质，形成P+区；对衬底硅片进行退火工艺，以形成有效掺杂；
在衬底硅片表面溅射势垒金属，形成肖特基势垒源区；其中，肖特基势垒源区为金属硅化物；在金属硅化物表面淀积金属，形成电极金属。
结合第二方面，本发明实施例提供了第二方面的第五种可能的实施方式，其中，上述方法还包括：变径区的直径和非变径区的直径之差在0.3微米和1.5微米之间。
本发明实施例带来了以下有益效果：
本发明实施例提供的半导体器件及其制作方法包括衬底硅片和在衬底硅片表面的电极金属，在衬底硅片内嵌有变径沟槽，然后在变径沟槽的内壁设置有栅氧化层，在栅氧化层的内壁设置有多晶硅材料，在多晶硅材料的内壁设置有氧化物，另外，在衬底硅片的预设区域内设置有P阱去，在P阱去的P+注入窗口处设置有P+区。本发明实施例通过将源区设置在栅氧化层的指定位置处，改变了源区与栅氧化层之间的相对位置，从而降低寄生晶体管的基区电阻，进而提高半导体器件的抗闩锁能力。
本发明的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种半导体器件的结构图；
图2为本发明实施例提供的另一种半导体器件的结构图；
图3为本发明实施例提供的另一种半导体器件的结构图；
图4为本发明实施例提供的另一种半导体器件的结构示意图；
图5为本发明实施例提供的另一种半导体器件的结构示意图；
图6为本发明实施例提供的另一种半导体器件的结构示意图；
图7为本发明实施例提供的另一种半导体器件的结构示意图；
图8为本发明实施例提供的另一种半导体器件的结构示意图；
图9为本发明实施例提供的另一种半导体器件的结构示意图；
图10为本发明实施例提供的另一种半导体器件的结构示意图；
图11为本发明实施例提供的另一种半导体器件的结构示意图；
图12为本发明实施例提供的另一种半导体器件的结构示意图；
图13为本发明实施例提供的另一种半导体器件的结构示意图；
图14为本发明实施例提供的另一种半导体器件的结构示意图；
图15为本发明实施例提供的另一种半导体器件的结构示意图；
图16为本发明实施例提供的另一种半导体器件的结构示意图；
图17为本发明实施例提供的另一种半导体器件的结构示意图。
图标：
10-衬底硅片；20-电极金属；11-栅氧化层；12-多晶硅材料；13-氧化物；14-空腔；15-P阱区；16-P+区；17-N+源区；18-肖特基势垒源区；19-掩蔽膜。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前，在典型的沟槽型半导体器件结构中，N+源区位于P阱区沿着栅氧化的上方，N+源区主要的作用是引出沟道电流，但其副作用是引进了NPN寄生晶体管，NPN寄生晶体管对半导体抗闩锁能力影响较大，并且通过P+掺杂减少对抗闩锁能力的影响影响时，工艺控制难度较大，基于此，本发明实施例提供的一种半导体器件及其制作方法，可以减少源区对抗闩锁能力的影响，同时降低工艺控制难度，进而减少对MOS器件的阈值电压产生的影响。
为便于对本实施例进行理解，首先对本发明实施例所公开的一种半导体器件进行详细介绍，参见图1所示的一种半导体器件的结构示意图，该半导体器件包括衬底硅片10，以及在衬底硅片10表面的电极金属20。
其中，变径沟槽包括变径区和非变径区，进一步的，当变径沟槽的变径区与非变径区的宽度差不同时，氧化物中将会形成不同的空腔，甚至将不会形成空腔。假设变径区颈部宽度为W1，非变径区的宽度为W2，当非变径区与变径区的宽度差W2-W1<1/2W1时，氧化物中将不会形成空腔；当非变径区与变径区的宽度差W2-W1>1/2W1时，氧化物中将形成空腔。
变径沟槽的内壁设置有栅氧化层11，栅氧化层11的内壁设置有多晶硅材料12，多晶硅材料12的内壁设置有氧化物13。进一步的，在栅氧化层11的指定位置处设置有源区，具体的，源区在栅氧化层的上方，通过改变源区与栅氧化层的相对位置，可以降低寄生晶体管的基区电阻，进而达到提高半导体器件的抗闩锁能力的目的。进一步的，衬底硅片的预设区域设置有P阱区15，P阱区15的P+注入窗口处设置有P+区16。
本发明实施例提供的半导体器件，包括衬底硅片和在衬底硅片表面的电极金属，在衬底硅片内嵌有变径沟槽，然后在变径沟槽的内壁设置有栅氧化层，在栅氧化层的内壁设置有多晶硅材料，在多晶硅材料的内壁设置有氧化物，另外，在衬底硅片的预设区域内设置有P阱区，在P阱区的P+注入窗口处设置有P+区。本发明实施例通过将源区设置在栅氧化层的指定位置处，改变了源区与栅氧化层之间的相对位置，从而降低寄生晶体管的基区电阻，进而提高半导体器件的抗闩锁能力。
进一步的，如图2所示的另一种半导体器件的结构图，该半导体器件为N+源区在栅氧化层上方的沟槽型半导体器件，该半导体器件还包括在P阱区的N+注入窗口处设置有N+源区。具体的，衬底硅片10内嵌有变径沟槽，变径沟槽的内壁设置有栅氧化层11，栅氧化层11的内壁设置有多晶硅材料12，多晶硅材料12的内壁设置有氧化物13，氧化物13内存在空腔14，另外，在衬底硅片10的预设区域设置有P阱区15，P阱区15的P+注入窗口处设置有P+区16以及在N+注入窗口处设置有N+源区17，在衬底硅片10的表面设置有电极金属20，其中N+源区位于栅氧化层的上方。
本发明实施例提供的半导体器件，通过改变N+源区与栅氧化层的相对位置，也即将N+源区位于栅氧化层的上方，降低了寄生晶体管的基区电阻，进而提高半导体器件的抗闩锁能力。
进一步的，本发明实施例还提供了另一种半导体器件，参见图3所示的另一种半导体器件的结构图，该半导体器件为肖特基势垒源区在栅氧化层上方的沟槽型半导体器件，该半导体器件还包括金属硅化物，其中，金属硅化物在衬底硅片和电极金属之间。具体的，衬底硅片10内嵌有变径沟槽，变径沟槽的内壁设置有栅氧化层11，栅氧化层11的内壁设置有多晶硅材料12，多晶硅材料12的内壁设置有氧化物13，氧化物13内存在空腔14，另外，在衬底硅片10的预设区域设置有P阱区15，P阱区15的P+注入窗口处设置有P+区16，在衬底硅片10和电极金属20之间还设置有肖特基势垒源区18，其中，肖特基势垒源区包括金属硅化物。
本发明实施例提供的半导体器件，通过设置肖特基势垒源区，可以消除NPN寄生晶体管，采用肖特基势垒源区在栅氧化层上方，可以大幅降低金属溅射的工艺难度。
进一步的，上述变径区的直径和非变径区的直径之差在0.3微米和1.5微米之间。例如上述变径区的直径和非变径区的直径之差为0.6微米至1.0微米。
为了便于对上述半导体器件的结构进行理解，本发明实施例还提供了一种半导体器件的制作方法，该方法包括以下步骤：
(1)在衬底硅片表面形成刻蚀所需的掩蔽膜，采用刻蚀的方法在衬底硅片内形成变径沟槽，对变径沟槽进行牺牲氧化，并去除衬底硅片表面的掩蔽膜。
其中，变径沟槽包括变径区和非变径区，并且变径区的直径和非变径区的直径之差在0.3微米和1.5微米之间。
(2)采用栅氧化工艺在变径沟槽的内壁形成栅氧化层。
(3)在栅氧化层的内壁淀积多晶硅材料。
(4)对多晶硅材料进行刻蚀，形成多晶硅空腔，并在多晶硅空腔的内壁淀积氧化物。
(5)将氧化物刻蚀至预设位置，并在衬底硅片的P阱注入窗口注入P阱，形成P阱区。
(6)在P阱区添加各目标物质，并在衬底硅片表面淀积金属，形成电极金属。其中，目标物质包括用于形成源区的物质，并且形成的源区位于栅氧化层的指定位置。
(7)在上述过程形成的部件的基础上，做进一步处理，得到半导体器件。
本发明实施例提供的半导体器件制作方法，通过将源区设置在栅氧化层的上方，改变了源区与栅氧化层之间的相对位置，从而降低寄生晶体管的基区电阻，进而提高半导体器件的抗闩锁能力。
具体的，将氧化物刻蚀至衬底硅片的表面时，为制作N+源区在栅氧化层上方的沟槽型半导体器件的方法，该方法包括以下步骤：
(1)在N型硅片10(也即，前述衬底硅片)表面上，形成沟槽刻蚀所需的掩蔽膜19，如图4所示。其中，N型硅片也可以为单晶片或外延片。
(2)对上述N型硅片10进行沟槽刻蚀，形成变径沟槽，如图5所示。其中，变径沟槽的变径区颈部宽度W1，非变径区的宽度W2，进一步的，W2与W1的宽度差在0.3微米至1.5微米之间。
(3)对上述变径沟槽进行牺牲氧化，并区域沟槽刻蚀剩余掩蔽膜，再对变径沟槽内壁进行栅氧化工艺，在沟槽(也即，前述变径沟槽)内壁中形成栅氧化层11，如图6所示。
(4)在栅氧化层11内壁淀积掺杂多晶硅材料12，如图7所示。
(5)对多晶硅材料12进行多晶硅刻蚀，形成多晶硅空腔。其中，多晶刻蚀可以适当过刻蚀，也可以将对着沟槽口的多晶都刻蚀掉，这样是可以降低器件的电容，提高开关速度的。如图8所示的对多晶硅进行适当刻蚀，以及如图9所示的对多晶硅进行过刻蚀。
(6)对多晶硅空腔12进行多晶氧化，消除多晶硅空腔的尖锐部分。再在多晶硅内壁进行氧化物13淀积，如进行TEOS淀积，如图10所示。
其中，氧化物沟槽填充会由于沟槽颈部宽度W1与沟槽变径区宽度W2不同出现差异；当W2-W1<1/2W1时，氧化物会完全填充，当W2-W1>1/2W1时，氧化物填充会形成空腔。
(7)对N型硅片的氧化层进行刻蚀，刻蚀掉N型硅片表面以上的氧化物，如图11所示。
(8)在N型硅片10的预设区域进行P阱注入并推结，形成P阱区15，如图12所示。
(9)通过光刻工艺，在P阱区15形成N+源区的注入窗口，实现N+源区局部第一目标物质(也即，杂质)注入形成N+源区17。
(10)在P阱区15进行第二目标物质(也即，P+)注入，形成P+区16，并通过退火工艺将注入的杂质进行激活，形成有效掺杂，如图13所示。
(11)在N型硅片10表面淀积金属，形成电极金属20，如图2所示。
本发明实施例提供的半导体器件的制作方法，将沟槽设置为凸形，N+源区在栅氧化层的上面，使N+源区与栅氧化层的相对位置发生改变，这样很大程度降低NPN寄生晶体管的基区电阻，提高MOS器件的EAS能量以及IGBT器件的抗闩锁能力。另外，P+注入时可以省掉光刻，回避了光刻套准的影响，只对P+注入深度进行控制就可以了，降低了工艺难度。进一步的，实现了氧化层与硅上表面平齐。因为该结构中，刻蚀沟槽中多晶硅时可以适当的过刻蚀对器件性能没有影响，因此只要控氧化刻蚀的过蚀就可以了，工艺难度大幅降低。从而实现表面平坦化，对器件性能有提升。
另外，将氧化物刻蚀至变径区时，为肖特基势垒源区在栅氧化层上方的沟槽型半导体器件的方法，该方法包括以下步骤：
(1)在N型硅片10表面上，形成沟槽刻蚀所需的掩蔽膜19，如图4所示。
(2)对上述N型硅片10进行沟槽刻蚀，形成变径沟槽，如图5所示。
(3)对上述变径沟槽进行牺牲氧化，并区域沟槽刻蚀剩余掩蔽膜19，再对变径沟槽内壁进行栅氧化工艺，在沟槽内壁中形成栅氧化层11，如图6所示。
(4)在栅氧化层11内壁淀积掺杂多晶硅材料12，如图7所示。
(5)对多晶硅材料12进行多晶硅刻蚀，形成多晶硅空腔。如图8所示的对多晶硅进行适当刻蚀，以及如图9所示的对多晶硅进行过刻蚀。
(6)对多晶硅空腔进行多晶氧化，消除多晶硅空腔的尖锐部分。再在多晶硅内壁进行氧化物13淀积，如进行TEOS淀积，如图10所示。
(7)对N型硅片10表面进行刻蚀，刻蚀到沟槽变径区之上，低于多晶硅上端位置。如图14所示。
(8)在N型硅片10的预设区域进行P阱注入并推结，形成P阱区15，如图15所示。
(9)通过光刻工艺，在P阱区15形成P+区的注入窗口，进行P+注入，并通过退火工艺将注入的杂质进行激活，形成有效掺杂，形成P+区16，如图16所示。
(10)溅射势垒金属，合金形成金属硅化物18，形成肖特基势垒源区，如图17所示。
(11)在上述金属硅化物表面淀积金属，形成电极金属20，如图3所示。
本发明实施例提供的半导体器件的制作方法，因为增加了肖特基势垒源区，并且该肖特基势垒源区在栅氧化层的上方，进而消除了寄生晶体管，同时可以大幅降低金属溅射的工艺难度。
综上所述，本发明实施例提供的半导体器件，沟槽呈凸形，N+源区在栅氧化层的上面，使N+源区与栅氧化层的相对位置发生改变，这样很大程度降低NPN寄生晶体管的基区电阻，提高MOS器件的EAS能量以及IGBT器件的抗闩锁能力。另外，P+注入时可以省掉光刻，回避了光刻套准的影响，只对P+注入深度进行控制就可以了，降低了工艺难度。进一步的，实现了氧化层与硅上表面平齐。因为该结构中，刻蚀沟槽中多晶硅时可以适当的过刻蚀对器件性能没有影响，因此只要控氧化刻蚀的过蚀就可以了，工艺难度大幅降低。从而实现表面平坦化，对器件性能有提升。在另一种实施方式中，因为增加了肖特基势垒源区，并且该肖特基势垒源区在栅氧化层的上方，进而消除了寄生晶体管，同时可以大幅降低金属溅射的工艺难度。
另外，在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
Claims (10)
1.一种半导体器件，其特征在于，包括：衬底硅片，以及在所述衬底硅片表面的电极金属；其中，
所述衬底硅片内嵌有变径沟槽；所述变径沟槽包括变径区和非变径区；
所述变径沟槽的内壁设置有栅氧化层；
所述栅氧化层的内壁设置有多晶硅材料；其中，在所述栅氧化层的指定位置处设置有源区；
所述多晶硅材料的内壁设置有氧化物；
所述衬底硅片的预设区域设置有P阱区；所述P阱区的P+注入窗口处设置有P+区。
2.根据权利要求1所述的半导体器件，其特征在于，所述源区包括N+源区或肖特基势垒源区。
3.根据权利要求2所述的半导体器件，其特征在于，所述肖特基势垒源区包括金属硅化物。
4.根据权利要求1所述的半导体器件，其特征在于，所述变径区的直径和所述非变径区的直径之差在0.3微米和1.5微米之间。
5.一种半导体器件的制作方法，其特征在于，包括：
在衬底硅片表面形成刻蚀所需的掩蔽膜，采用刻蚀的方法在所述衬底硅片内形成变径沟槽，对所述变径沟槽进行牺牲氧化，并去除所述衬底硅片表面的掩蔽膜；所述变径沟槽包括变径区和非变径区；
采用栅氧化工艺在所述变径沟槽的内壁形成栅氧化层；
在所述栅氧化层的内壁淀积多晶硅材料；
对所述多晶硅材料进行刻蚀，形成多晶硅空腔，并在所述多晶硅空腔的内壁淀积氧化物；
将所述氧化物刻蚀至预设位置，并在所述衬底硅片的P阱注入窗口注入P阱，形成P阱区；
在所述P阱区添加各目标物质，并在所述衬底硅片表面淀积金属，形成电极金属，以得到半导体器件；其中，所述目标物质包括用于形成源区的物质；所述源区位于所述栅氧化层的指定位置。
6.根据权利要求5所述的方法，其特征在于，所述将所述氧化物刻蚀至预设位置的步骤，包括：
将所述氧化物刻蚀至所述衬底硅片的表面。
7.根据权利要求6所述的方法，其特征在于，所述在所述P阱区添加各目标物质，并在所述衬底硅片表面淀积金属，形成电极金属的步骤，包括：
通过光刻工艺在所述P阱区上形成N+源区注入窗口，并通过所述N+源区注入窗口注入第一目标物质，形成N+源区；
在所述P阱区的预设位置注入第二目标物质，形成P+区；
对所述衬底硅片进行退火工艺，以形成有效掺杂；
在所述衬底硅片表面淀积金属，形成电极金属。
8.根据权利要求5所述的方法，其特征在于，所述将所述氧化物刻蚀至预设位置的步骤，还包括：
将所述氧化物刻蚀至所述变径区。
9.根据权利要求8所述的方法，其特征在于，所述在所述P阱区添加各目标物质，并在所述衬底硅片表面淀积金属，形成电极金属的步骤，还包括：
通过光刻工艺在所述P阱区上形成P+区注入窗口，并通过所述P+区注入窗口注入第二目标物质，形成P+区；
对所述衬底硅片进行退火工艺，以形成有效掺杂；
在所述衬底硅片表面溅射势垒金属，形成肖特基势垒源区；其中，所述肖特基势垒源区为金属硅化物；
在所述金属硅化物表面淀积金属，形成电极金属。
10.根据权利要求5所述的方法，其特征在于，所述方法还包括：
所述变径区的直径和所述非变径区的直径之差在0.3微米和1.5微米之间。
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