CN106603041A - 一种基于igbt闩锁效应的触发器 - Google Patents

一种基于igbt闩锁效应的触发器 Download PDF

Info

Publication number
CN106603041A
CN106603041A CN201611010264.0A CN201611010264A CN106603041A CN 106603041 A CN106603041 A CN 106603041A CN 201611010264 A CN201611010264 A CN 201611010264A CN 106603041 A CN106603041 A CN 106603041A
Authority
CN
China
Prior art keywords
latch
igbt
latch structure
connects
pmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611010264.0A
Other languages
English (en)
Other versions
CN106603041B (zh
Inventor
荣丽梅
刘魁
孟志俊
刘博�
邓珣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201611010264.0A priority Critical patent/CN106603041B/zh
Publication of CN106603041A publication Critical patent/CN106603041A/zh
Application granted granted Critical
Publication of CN106603041B publication Critical patent/CN106603041B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)

Abstract

本发明属于集成电路技术领域，具体涉及一种基于IGBT闩锁效应的触发器。包括第一锁存器结构和第二锁存器结构；第一锁存器结构与第二锁存器结构相连。第一锁存器结构包括第一PMOS管P1，第一IGBT管IGBT1，第二锁存器结构包括第二PMOS管P2，第二IGBT管IGBT2；且第一IGBT管和第二IGBT管能够引起闩锁效应。本发明电路结构非常简单，有利于节省芯片面积，降低制造成本，提高电路的集成度，该结构有望于作为数字电路的标准单元应用到时序逻辑电路中；且由于电路简单，互联简单，因此可靠性高。

Description

一种基于IGBT闩锁效应的触发器
技术领域
本发明属于集成电路技术领域，具体涉及一种基于IGBT闩锁效应的触发器。
背景技术
随着集成电路制造工艺的快速发展，现有的集成电路的规模和复杂性日益增大，集成电路的发展速度也越来越受限制。作为数字电路中的典型单元，触发器在时序电路中有着重要的作用。基于传统的CMOS技术设计的触发器，在电路结构、集成度上，极大的限制了集成电路的未来发展，影响性能的提高。
图1为D触发器电路单元示意图。图2为广泛应用于数字集成电路设计中的传统单阈值传输门D触发器(ST-TGFF)电路基本单元结构，这种电路的结构比较简单，然而所需晶体管数目仍然高达20个。
目前基于触发器的设计优化中，基本上是针对功耗，速度的优化，很少有针对触发器的结构优化的设计。
Shatish Chandra Tiwari提出了一种面积和功耗高效的单边沿触发的D触发器(见文献Tiwari S C,Singh K.，An area and power efficient design of single edgetriggered D-flip flop.Oct.2009.)。如图3所示，该技术对D触发器的结构有一定程度的简化，然而晶体管数目仍然高达10个。
中国专利，申请号201210001145.4，如图4所示，该技术虽然晶体管数据大为减少，然而采用了混合结构，与传统CMOS工艺兼容性差。
发明内容
本发明所要解决的技术问题是提供一种基于IGBT闩锁效应的触发器，使电路结构很大程度上简化，有利于节省芯片面积，提高电路的集成度。
一种基于IGBT闩锁效应的触发器，其特征在于：包括第一锁存器结构和第二锁存器结构；第一锁存器结构与第二锁存器结构相连。
当输入D信号为高电平时，第一锁存器结构输出低电平信号，第二锁存器结构输出高电平信号，第一锁存器结构锁存住自己的输出信号，进而锁存住触发器输出信号；当输入D信号为低电平时，第一锁存器结构输出高电平，第二锁存器结构输出低电平，第二锁存器结构锁存住自己的输出信号，进而锁存住触发器输出信号。
所述的第一锁存器结构包括第一PMOS管P1，第一IGBT管IGBT1，第二锁存器结构包括第二PMOS管P2，第二IGBT管IGBT2；且第一IGBT管和第二IGBT管能够引起闩锁效应。
第一PMOS管的栅级接时钟信号，源级接高电平端，漏级作为第一锁存器结构的输出端；第一IGBT管的阳极接第一PMOS管的漏级，阴极接低电平端，栅级接输入D信号。
第二PMOS管的栅级接时钟信号，源级接高电平端，漏级作为D触发器的输出端；第二IGBT管的阳极接第二PMOS管的漏级，阴极接低电平端，栅级接第一锁存器结构的输出端。
进一步的，所述闩锁效应通过P+NPN+四层结构的第一IGBT管和第二IGBT管，其含有寄生PNP和NPN双极型晶体管实现，且能够满足NPN和PNP晶体管的共基极电流放大系数大于1。
综上所述，与现有技术比较，本发明的优点在于电路结构非常简单，有利于节省芯片面积，降低制造成本，提高电路的集成度，该结构有望于作为数字电路的标准单元应用到时序逻辑电路中；且由于电路简单，互联简单，因此可靠性高。
附图说明
图1为现有技术中的D触发器单元示意图；
图2为传统的单阈值传输门D触发器ST-TG FF电路结构图；
图3为面积和功耗高效的D触发器Shatish Chandra Tiwari电路结构图；
图4为基于SET/MOS混合结构的D触发器电路结构图；
图5为本发明实施例的电路结构示意图；
图6为本发明PMOS管和IGBT管输出特性曲线仿真图；
图7为本发明的电路时序仿真图；
图8为本发明的可用于标准工艺的触发器单元；
附图标记：D-数据信号输入端，clk-时钟信号输入端，Q-信号输出端。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
图5为本实施例中基于IGBT闩锁效应的D触发器的电路结构图，如图5所示，本发明提供一种基于IGBT闩锁效应的D触发器，所述D触发器包括第一锁存器结构和第二锁存器结构，当输入D信号为高电平时，第一锁存器结构输出低电平信号，第二锁存器结构输出高电平信号，第一锁存器结构锁存住自己的输出信号，进而锁存住触发器输出信号；当输入D信号为低电平时，第一锁存器结构输出高电平，第二锁存器结构输出低电平，第二锁存器结构锁存住自己的输出信号，进而锁存住触发器输出信号，第一锁存器结构与第二锁存器结构相连，第一锁存器结构包括第一PMOS管P1，第一IGBT管IGBT1，第二锁存器结构包括第二PMOS管P2，第二IGBT管IGBT2，第一PMOS管的栅级接时钟信号，源级接高电平端，漏级作为所述第一锁存器结构的输出端，第一IGBT管的阳极接第一PMOS管的漏级，阴极接低电平端，栅级接输入D信号，第二PMOS管的栅级接时钟信号，源级接高电平端，漏级作为所述D触发器的输出端，第二IGBT管的阳极接第二PMOS管的漏级，阴极接低电平端，栅级接第一锁存器结构的输出端，第一IGBT管，第二IGBT管由P+NPN+四层结构组成，存在寄生的PNP和NPN双极型晶体管，且能够满足PNP和NPN晶体管的共基极电流放大系数之和大于1，引起闩锁效应。
本发明的工作原理如下：
采用MEDICI软件进行仿真，对于触发器，所设输入信号以1.8V和0V为高电平和低电平。输出Q信号以1.78V和0.74V为高电平和低电平。
如图6所示，得到所述PMOS管和IGBT管的输出特性曲线图。
对于PMOS管，当输入栅极电压为低电平时，也就是clock信号为低电平时，对应的输出特性曲线为曲线1，PMOS管未开启，此时输出电流基本与PMOS管的源漏两端的电压变化没有关系，只存在很小的泄漏电流，输出电流很小；当输入栅极电压为高电平时，也就是clock信号为高电平时，PMOS管开启，对应的输出特性曲线为曲线2，此时输出电流较大，随PMOS管的源漏两端的电压变化而变化。
对于IGBT管，当栅极电压为低电平时，也就是输入D信号为低电平时，对应的输出特性曲线为曲线3，此时IGBT管的转折电压比较大，大概为2.2V，超过电源电压，维持电压在低电平附近；当栅极电压为高电平时，也就是输入D信号为高电平时，对应的输出特性曲线为曲线4，此时IGBT管的转折电压比较小，在低电平电平附近，维持电压也在低电平附近。
如图5所示的本发明的电路结构图，结合图6的PMOS管和IGBT管的输出特性曲线图，得到：对于第一锁存器结构，PMOS管跟IGBT管相连，当输入时钟信号clk为高电平时，PMOS管未开启，此时电流很小，PMOS管相当于一个很大的电阻，第一锁存器结构输出电压不确定；当输入时钟信号clk为低电平时，PMOS管开启，这时分两种情况：
(1)当IGBT管栅极电压为低电平时，也就是输入D信号为低电平时，IGBT管的转折电压超过电源电压，IGBT不能发生闩锁效应，此时PMOS管和IGBT管输出特性曲线交与A点，IGBT管两端电压为高电平，第一锁存器结构输出电压为高电平；当IGBT管栅极电压变为高电平时，也就是输入D信号为高电平时，IGBT管的转折电压在低电平附近，IGBT管可以发生闩锁效应，此时PMOS管和IGBT管输出特性曲线交点将由A点移到B点，B点为发生闩锁效应的一点，此后IGBT管的栅压变化，将不影响IGBT管的工作状态，此时IGBT管两端电压为低电平，第一锁存器结构输出电压为低电平，且不随输入D信号电平的变化而变化，第一锁存器结构输出锁存。
(2)当IGBT管栅极电压变为高电平时，也就是输入D信号为高电平时，IGBT管的转折电压在低电平附近，IGBT管可以发生闩锁效应，此时PMOS管和IGBT管输出特性曲线交与B点，B点为发生闩锁效应的一点，此后IGBT管的栅压变化，将不影响IGBT管的工作状态，此时IGBT管两端电压为低电平，第一锁存器结构输出电压为低电平，且不随输入D信号电平的变化而变化，第一锁存器结构输出锁存。
同理，对于第二锁存器结构，第一锁存器结构的输出连接到IGBT2管，其他连接与第一锁存器结构一致。
根据上述分析可以得到：
当输入时钟信号为高电平时，PMOS管未开启，此时电流很小，PMOS管相当于一个很大的电阻，第二锁存器结构输出不确定，即触发器输出不确定。
当输入时钟信号为低电平时，PMOS管开启，这时同样分两种情况：
(1)当输入D信号为低电平时，第一锁存器结构输出为高电平，第二锁存器结构输出为低电平，此时第一锁存器结构未锁存输出，第二锁存器结构锁存输出信号，D触发器输出为低电平，且锁存输出信号Q，此时D触发器不随输入D信号电平变化而变化。
(2)当输入D信号为高电平时，第一锁存器结构输出为低电平，第二锁存器结构输出为高电平，此时第一锁存器结构锁存输出，第二锁存器结构未锁存输出信号，D触发器输出为高电平，且锁存输出信号Q，此时D触发器不随输入D信号电平变化而变化。
图7所示为本发明进一步的时序仿真图。如图7所示，当输入时钟信号CLK的下降沿来临时，D触发器输出Q信号随输入D信号的变化而变化，低电平期间锁存输出信号。
表1触发器晶体管数比较
触发器类型 ST-TGDFF 本发明
晶体管数 20 4
表1列出了本发明跟传统单阈值传输门D触发器(ST-TGFF)的晶体管数目比较。
综上所述可知，本发明能够实现下降沿触发器的功能，与传统的单阈值传输门D触发器(ST-TGFF)相比，晶体管数目明显减少，优势明显，有利于节省芯片面积，降低制造成本，提高电路的集成度；由于输出高电平为0.74V，对于一些标准工艺，其低电平信号低于0.74的情况下，可以通过加一个由PMOS跟NMOS管构成的反相器INV1，将输出低电平拉到所需标准工艺的低电平值，因此本发明可以适用于标准工艺的电路中作为基本单元使用，如图8所示；且由于电路简单，互联简单，必然提高可靠性。

Claims (3)

1.一种基于IGBT闩锁效应的触发器，其特征在于：包括第一锁存器结构和第二锁存器结构；第一锁存器结构与第二锁存器结构相连；
所述的第一锁存器结构包括第一PMOS管P1，第一IGBT管IGBT1，第二锁存器结构包括第二PMOS管P2，第二IGBT管IGBT2；且第一IGBT管和第二IGBT管能够引起闩锁效应；
第一PMOS管的栅级接时钟信号，源级接高电平端，漏级作为第一锁存器结构的输出端；第一IGBT管的阳极接第一PMOS管的漏级，阴极接低电平端，栅级接输入D信号；
第二PMOS管的栅级接时钟信号，源级接高电平端，漏级作为D触发器的输出端；第二IGBT管的阳极接第二PMOS管的漏级，阴极接低电平端，栅级接第一锁存器结构的输出端。
2.如权利要求1所述基于IGBT闩锁效应的触发器，其特征在于：当输入D信号为高电平时，第一锁存器结构输出低电平信号，第二锁存器结构输出高电平信号，第一锁存器结构锁存住自己的输出信号，进而锁存住触发器输出信号；当输入D信号为低电平时，第一锁存器结构输出高电平，第二锁存器结构输出低电平，第二锁存器结构锁存住自己的输出信号，进而锁存住触发器输出信号。
3.如权利要求1所述基于IGBT闩锁效应的触发器，其特征在于：所述闩锁效应通过P+NPN+四层结构的第一IGBT管和第二IGBT管，其含有寄生PNP和NPN双极型晶体管实现，且能够满足NPN和PNP晶体管的共基极电流放大系数大于1。
CN201611010264.0A 2016-11-17 2016-11-17 一种基于igbt闩锁效应的触发器 Expired - Fee Related CN106603041B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611010264.0A CN106603041B (zh) 2016-11-17 2016-11-17 一种基于igbt闩锁效应的触发器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611010264.0A CN106603041B (zh) 2016-11-17 2016-11-17 一种基于igbt闩锁效应的触发器

Publications (2)

Publication Number Publication Date
CN106603041A true CN106603041A (zh) 2017-04-26
CN106603041B CN106603041B (zh) 2019-07-19

Family

ID=58590094

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611010264.0A Expired - Fee Related CN106603041B (zh) 2016-11-17 2016-11-17 一种基于igbt闩锁效应的触发器

Country Status (1)

Country Link
CN (1) CN106603041B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109450411A (zh) * 2019-01-04 2019-03-08 京东方科技集团股份有限公司 锁存器及其驱动方法和芯片
CN109686782A (zh) * 2018-12-18 2019-04-26 吉林华微电子股份有限公司 半导体器件及其制作方法
CN110888048A (zh) * 2018-09-07 2020-03-17 长鑫存储技术有限公司 集成电路芯片及熔断器的测试方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6060927A (en) * 1997-11-19 2000-05-09 Lg Semicon Co., Ltd. High-speed D flip-flop
JP2001223563A (ja) * 2000-02-10 2001-08-17 Matsushita Electric Ind Co Ltd フリップフロップ回路
US20040051578A1 (en) * 2002-09-12 2004-03-18 Ki-Young Jang Method and apparatus for switching insulated gate field effect transistors
CN102361441A (zh) * 2011-10-21 2012-02-22 中国人民解放军国防科学技术大学 抗单粒子翻转可置位的扫描结构d触发器
CN102684646A (zh) * 2012-04-28 2012-09-19 北京大学 单边沿主从型d触发器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6060927A (en) * 1997-11-19 2000-05-09 Lg Semicon Co., Ltd. High-speed D flip-flop
JP2001223563A (ja) * 2000-02-10 2001-08-17 Matsushita Electric Ind Co Ltd フリップフロップ回路
US20040051578A1 (en) * 2002-09-12 2004-03-18 Ki-Young Jang Method and apparatus for switching insulated gate field effect transistors
CN102361441A (zh) * 2011-10-21 2012-02-22 中国人民解放军国防科学技术大学 抗单粒子翻转可置位的扫描结构d触发器
CN102684646A (zh) * 2012-04-28 2012-09-19 北京大学 单边沿主从型d触发器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110888048A (zh) * 2018-09-07 2020-03-17 长鑫存储技术有限公司 集成电路芯片及熔断器的测试方法
CN109686782A (zh) * 2018-12-18 2019-04-26 吉林华微电子股份有限公司 半导体器件及其制作方法
CN109686782B (zh) * 2018-12-18 2021-11-12 吉林华微电子股份有限公司 半导体器件及其制作方法
CN109450411A (zh) * 2019-01-04 2019-03-08 京东方科技集团股份有限公司 锁存器及其驱动方法和芯片
CN109450411B (zh) * 2019-01-04 2022-10-11 京东方科技集团股份有限公司 锁存器及其驱动方法和芯片

Also Published As

Publication number Publication date
CN106603041B (zh) 2019-07-19

Similar Documents

Publication Publication Date Title
CN105958822B (zh) 电压转换电路
CN101944905B (zh) 电压电平移位器
CN108155903A (zh) 应用于GaN栅极驱动的高速高压电平转换电路
CN102340305B (zh) 适用于低电源电压的正高压电平转换电路
CN103856206A (zh) 从低到高逻辑电平转换电路
CN104753503A (zh) 利用薄氧化物场效应晶体管的数字输出驱动器和输入缓冲器
CN106603041B (zh) 一种基于igbt闩锁效应的触发器
CN100561871C (zh) 电平转换电路
CN101552593B (zh) 驱动一输出级的驱动电路
CN1728032B (zh) 降低基片噪音的电流驱动器电路及其操作方法
WO2004088750A1 (ja) ラティラルバイポーラｃｍｏｓ集積回路
US9209808B2 (en) Asymmetrical bus keeper
CN102355261B (zh) 一种适用于高速模数转换器的电压缓冲器
CN101438491A (zh) 耐高压端口驱动器
CN110324027A (zh) 一种具有电平移位功能的比较器
CN208401821U (zh) 一种低工作电压的下行电平移位电路
CN103117739B (zh) 氮化镓基增强耗尽型电平转换电路
CN110798201A (zh) 一种高速耐压电平转换电路
CN110545098B (zh) 一种cmos电平转换器、运行方法、装置、设备
CN101453200B (zh) 共振隧穿二极管d触发器
Kapoor et al. High performance CMOS voltage level shifters design for low voltage applications
CN103281063A (zh) Set/mos混合电路构成的选通逻辑电路
CN103580670B (zh) 动态控制电平移位电路
CN201113973Y (zh) 一种可减小功率噪声的mos电流模式逻辑电路
CN102545882A (zh) 基于set/mos混合结构的可重构阈值逻辑单元

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20190719

Termination date: 20211117