WO2004088750A1 - ラティラルバイポーラcmos集積回路 - Google Patents

ラティラルバイポーラcmos集積回路 Download PDF

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WO2004088750A1
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    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/1075Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
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    • H03K2217/00Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018Special modifications or use of the back gate voltage of a FET

Definitions

  • the present invention relates to a CMOS integrated circuit, and more particularly, to a lateral bipolar CMOS integrated circuit that operates in a mixed mode with a four-terminal MOS transistor and a lateral bipolar transistor included therein.
  • CMOS integrated circuits have the characteristic that the power consumption density hardly increases even if the degree of integration is increased.However, as the degree of integration increases, the amount of current increases due to the carrier speed saturation effect even if the channel length is further shortened. However, the current driving force could not be increased, and when the integration degree of the CMOS integrated circuit increased, the RC load and the fan-out capacity load increased. For this reason, a CMOS integrated circuit that does not increase the amount of current even if the channel length is shortened could not cope with the increase in load due to such integration, and a device with a larger current drivability was required.
  • DTMOS Dynamic
  • Threshold Voltage MOS Threshold Voltage MOS transistors
  • DTMOS Dynamic Threshold Voltage MOSFET
  • DTMOS transistors have the following problems. That is, if (13 is set to 0.7 V or more, the exponential Since the counter current flows, the operation is abnormal and cannot be used. Even if Vdd is set to 0.7V, large power is consumed. Further, when Vdd is set to 0.7 V or less, the current driving force is reduced, and a non-negligible forward current flows.
  • An object of the present invention is to provide a CMOS integrated circuit that can operate at high speed and has low energy.
  • the present invention provides an inverter circuit including an n-channel MOS transistor and a p-channel MOS transistor, wherein a gate input connected to the gates of the n-channel MOS transistor and the p-channel MOS transistor is provided.
  • n-type base terminals connected to the n-type substrate of the p-channel MOS transistor.
  • the n-channel MOS transistor operates in the operation mode of the MOS transistor and the n-channel.
  • the transistor operates in a mixed mode with the operation mode of the npn lateral bipolar transistor inherent in the MOS transistor, and the p-channel MOS transistor ,
  • the conventional three-terminal DTMOS has the problem that the power consumption is large and ⁇ (1 cannot be used at 0.7 V or more, but it is extremely fast due to the current driving force of the lateral 'bipolar transistor operation.
  • the present invention is a hybrid of a MOS transistor based on SOI and a lateral bipolar transistor, which is inherent in the structure, from the standpoint of utilizing the driving force. An integrated circuit to be handled as a terminal element is provided.
  • the inverter circuit may include the gate input terminal Vin, the p-type base terminal, and the n-type base terminal as input terminals, the output terminal Vout as an output terminal, and the gate input terminal V high or low level input to in
  • the present invention is also a lateral bipolar CMOS integrated circuit, which is an inverter circuit that outputs a voltage from an output terminal Vout as a voltage of an inverted level.
  • the current of I bn is maintained at 0 while the input voltage to the gate input terminal Vin is substantially constant, and the input voltage to the gate input terminal Vin is switched from a low level to a high level.
  • a forward pulse current flows from the current source Ibp to the p-type base terminal in synchronization with the switching, and the input voltage to the gate input terminal Vin switches from a high level to a low level.
  • a Rati Lal bipolar CM_ ⁇ S integrated circuit characterized in that flow forward pulse current to the n-type base Ichisu terminal from the current source I bn in synchronism with the switching.
  • the present invention includes a voltage source Vdd and a ground source Gnd, wherein the current source Ibp is a bull-up p-channel MOS transistor including a source terminal, a drain terminal and a substrate terminal, wherein the drain terminal is The source terminal and the substrate terminal are connected to the voltage source Vdd. The source terminal and the substrate terminal are connected to the voltage source Vdd. The current source lbn is connected to the source terminal.
  • a pull-down n-channel MOS transistor including a drain terminal and a substrate terminal, wherein the drain terminal is connected to the n-type base terminal, and the source terminal and the substrate terminal are connected to the ground source Gnd.
  • a lateral bipolar CM ⁇ S integrated circuit comprising a pull-down n-channel MOS transistor.
  • the present invention uses an inverter circuit including the n-channel MOS transistor and the above-described p-channel MOS transistor as a CMOS standard cell in the operation mode of the MOS transistor, and supplies an output of the CM0S standard cell. It is also a lateral bipolar CMOS integrated circuit characterized in that it is used in the hybrid mode when a large load is connected.
  • the lateral bipolar CMOS integrated circuit has a four-terminal n-channel and p-channel MOS transistor, By operating the lateral bipolar transistor of npn and pnp, which are structurally inherent in each of them, in a hybrid mode, high-speed charging and discharging is performed only during switching of the inverter circuit, and high-speed operation is possible and low energy Lateral bipolar CMOS integrated circuit can be realized.
  • FIG. 1 is a schematic cross-sectional view of a lateral bipolar CMOS device according to the present embodiment.
  • FIG. 2 is an equivalent circuit diagram of the lateral bipolar CMOS inverter circuit (LBCMOS) according to the embodiment.
  • FIG. 3 is an equivalent circuit diagram of the n-channel MOS transistor.
  • FIG. 5 is a layout diagram of the LB CMOS according to the present embodiment.
  • FIG. 6 shows the waveforms of the input voltage and the current supplied from Ibp and Ibn.
  • FIG. 7 shows a lateral bipolar CMOS inverter circuit according to the present embodiment.
  • FIG. 4 is an equivalent circuit diagram of (LBCMOS).
  • FIG. 8 is a layout diagram of the LBCMOS according to the present embodiment.
  • FIG. 9 shows the waveforms of the input voltage and the gate voltages Vp and Vn.
  • FIG. 10 is an equivalent circuit diagram of a conventional DTMOS according to a comparative example.
  • FIG. 11 is an equivalent circuit diagram of the n-channel DTMOS.
  • FIG. 12 is an equivalent circuit diagram of a p-channel DTMOS.
  • FIG. 13 shows a pulse waveform of the input voltage.
  • FIG. 14 shows the current I ds -voltage Vds characteristics of the n-channel DTMOS when Vgs is changed.
  • FIG. 15 shows the current I Ids I-I voltage I Vds 1 characteristics of the p-channel DTMOS when I Vgs i is changed.
  • Figure 16 shows the DT CMOS delay and power consumption.
  • Figure 17 shows the energy and energy delay product of DT CMOS.
  • FIG. 20 shows the current I Ids
  • 0.7 V and I V g s
  • Vds 1 1. 0 V is fixed.
  • Figure 22 compares the delay and power consumption of the LB CMOS inverter circuit with CMOS and DT CMOS.
  • Figure 23 compares the energy and energy delay product of the LB CMOS inverter circuit with those of CM ⁇ S and DT CMOS.
  • Figure 24 compares the delay and power consumption of the LB CMOS inverter circuit with CMOS.
  • Figure 25 compares the energy and energy delay product of the LB CMOS inverter circuit with that of CMOS.
  • Figure 26 shows the delay and power consumption of the LB CMOS inverter circuit.
  • Figure 27 shows the energy and energy delay product of the LB CMOS inverter circuit.
  • Figure 28 shows the delay and power consumption of the LB CMOS inverter circuit.
  • Figure 29 shows the energy and energy delay product of the LB CMOS inverter circuit.
  • Figure 30 shows the delay and power consumption of the LBCMOS inverter circuit.
  • Figure 31 shows the energy and energy delay product of the LB CMOS inverter.
  • Figure 32 shows the delay and power consumption of the LBCMOS inverter circuit.
  • Fig. 33 shows the energy and energy delay products of the LB CMOS inverter circuit.
  • Figure 35 shows the energy and energy delay product of the LBCMOS inverter circuit.
  • FIG. 1 is a schematic diagram of a cross section of a lateral bipolar CMOS (Lateral Bipolar CMOS) inverter circuit (hereinafter, referred to as “: LBCM0 S”) according to the present embodiment, which is entirely represented by 100.
  • LBCM0 S lateral bipolar CMOS inverter circuit
  • the LBCMOS 100 includes the silicon substrate 1.
  • An n-channel MOS transistor 10 and a p-channel MOS transistor 20 are provided on a silicon substrate 1 via a buried oxide film 2 of silicon oxide.
  • the n-channel M ⁇ S transistor 10 has a p-type substrate region 11 and n-type source regions 12 and n-type drain regions 13 provided on both sides thereof. These regions 11, 12, 13 are formed from silicon.
  • the p-type substrate region 11 is designed to have a film thickness at which the partial depletion layer 14 is formed and an impurity concentration.
  • a gate insulating film 1 made of silicon oxide is formed on the p-type substrate region 11.
  • a gate electrode 16 made of polycrystalline silicon is provided through the gate electrode 5. By applying a voltage to the gate electrode 16, an n-channel (inversion layer) 17 is formed in the p-type substrate region 11.
  • a p-channel MOS transistor 20 is provided on the buried oxide film 2.
  • the p-channel MS transistor 20 has substantially the same structure as the n-channel MS transistor 10.
  • On the buried oxide film 2 there are an n-type substrate region 21, a p-type source region 22 and a p-type drain region 23 sandwiching the n-type substrate region 21, and a gate insulating film 25 on the ⁇ -type substrate region 21.
  • a gate electrode 26 is provided through the gate electrode.
  • a partial depletion layer 24 is formed in the ⁇ -type substrate region 21, and a ⁇ channel 27 is formed by applying a voltage to the gate electrode 26.
  • the n-channel MOS transistor 10 has a general MOS transistor structure, and has a p-type substrate region 11 other than the n-type source region 12 and the partial depletion layer 14, Type drain region 13 It is a lateral 'bipolar' transistor with npn structure.
  • the n-channel MOS transistor 10 operates in a mode (hybrid mode) in which the operation mode of the MOS transistor and the operation mode of the bipolar transistor are mixed.
  • hybrid mode the operation mode of the MOS transistor and the operation mode of the bipolar transistor are mixed.
  • the p-channel MOS transistor 20 The details of the hybrid mode will be described later.
  • FIG. 2 is an equivalent circuit diagram of the lateral bipolar CMOS inverter circuit (LBCMOS) according to the present embodiment, which is entirely represented by 200.
  • LBCMOS lateral bipolar CMOS inverter circuit
  • an n-channel MOS transistor 210 and a p-channel MOS transistor 220 are connected so as to form a CM-inverted S-inverted structure. That is, the gates and drains of both transistors 210 and 220 are connected to the input terminal Vin and the output terminal Vout, respectively.
  • the source of the p-channel MOS transistor 220 is connected to the voltage source Vdd
  • the source of the n-channel MOS transistor 210 is connected to the ground source Gnd.
  • FIG. 5 is a layout diagram of the LBCMOS 200.
  • Fig. 5 the input terminals of the current sources Ibp ⁇ Ibn are shown by substrate contacts, and the separation between n- and p-wells is assumed to be 6 mm.
  • FIG. 6 shows the waveforms of the input voltage to the input terminal Vin and the current supplied from the current sources Ibp and Ibn when the LBCMOS is operated in the hybrid mode.
  • the current source I bp synchronizes with the trapezoidal current pulse having the maximum current value of Imax.
  • the current By flowing the current as a source current, a large collector current can be extracted from the npn lateral 'bipolar transistor, and the switching speed of the n-channel MOS can be accelerated.
  • the base (n) .emitter (source) junction of the pnp lateral 'bipolar' transistor does not conduct current as zero bias.
  • the current source I bn that supplies a forward current to the n-type substrate (base) terminal of the pnp lateral 'bipolar' transistor is used when the input voltage of the inverter circuit switches from a high level to a low level ( The switching time is synchronized only with 15 Ops), and a trapezoidal current pulse with a maximum current of Imax flows as the base current. This makes it possible to draw out a large collector current and accelerate the switching speed of the p-channel MOS during pnp lateral / bipolar / transistor operation. On the other hand, at such a timing, the base (p) 'emitter / source (source) junction of the npn lateral bipolar transistor becomes zero bias. And do not pass current.
  • the base-emitter junction of both lateral bipolar transistors is used. Is applied to zero bias, and no base current flows in either case.
  • the LBCMOS even if one of the transistors constituting the inverter circuit is in the ON state and operates at high speed, power consumption increases.
  • the other transistor does not consume power in the off state.
  • the increase in power consumption is more than the decrease in delay, so that the energy required for the operation of the entire LBCMOS can be reduced.
  • the switching time (rise and fall) of the input voltage to the input terminal Vin is set to 150 ps, respectively, which is adopted from the circuit simulation waveform of the ring oscillator with the minimum length of the drain. Value.
  • FIG. 7 is an equivalent circuit diagram of a lateral bipolar CMOS (LBCMOS) inverter circuit according to the present embodiment, which is represented by 300 in its entirety.
  • LBCMOS lateral bipolar CMOS
  • n-channel MOS transistor 310 and a p-channel MOS transistor 320 are connected to form a CMOS structure.
  • the substrate (base) terminals of the two MOS transistors 310 and 320 constituting the inverter circuit are controlled.
  • a forward current is applied to one of them. That is, as described later, when a forward current is applied to one substrate (base) terminal, control is performed so that no forward current is applied to the other substrate (base) terminal.
  • FIG. 8 is a layout of such an LB CMOS 300.
  • FIG. 9 shows the input voltage to the input terminal V in and the pulse waveforms of the gate voltages Vp and Vn of the two current sources when the LB CMOS 300 is operated in the hybrid mode.
  • the input voltage to the input terminal V in switches from a low level (Gnd potential) to a high level (Vdd).
  • the time required for switching (rising) is 150 ps.
  • the gate voltage Vp of the MOS transistor 330 changes from the high level (Vdd) to the low level (Gnd), and after a lapse of a certain time (T1), the original high level (Vd Apply a trapezoidal pulse voltage returning to d). Accordingly, a substantially trapezoidal pulse current corresponding to the trapezoidal wave flows to the drain terminal of the MOS transistor 330.
  • Such a pulse current becomes a base current of the npn lateral bipolar transistor included in the n-channel MOS transistor 310, draws a large collector current, and accelerates the switching speed of the n-channel MOS transistor 310.
  • the gate voltage Vn of the MOS transistor 340 is maintained at a low level, and control is performed so that the transistor is turned off. As a result, no base current flows through the p-channel MOS transistor 320, and the p-channel MOS transistor 320 is kept off.
  • the gate voltage Vn of the MOS transistor 340 is synchronized with the switching.
  • the trapezoid changes from low level (Gnd) to high level (Vdd) and returns to the original low level (Gnd) after a certain time (Th) + Change.
  • a substantially trapezoidal pulse current corresponding to the pulse voltage flows to the drain terminal of the MOS transistor 340.
  • Such a pulse current becomes a base current of a pnp lateral bipolar transistor included in the n-channel MOS transistor 320, draws a large collector current, and accelerates the switching speed of the p-channel MOS transistor 320.
  • the gate voltage Vp of the MOS transistor 330 is maintained at a high level, and control is performed so that the transistor is turned off. As a result, the base current does not flow through the n-channel MOS transistor 310, and is kept off.
  • the inverter circuit when the inverter circuit is in a steady state, that is, when the input voltage is substantially constant at a high level or a low level, the base-emitter junction of both lateral 'bipolar' transistors is zero-biased. Is applied and no pace current flows.
  • the LBCMOS 300 as in the case of the LBCMOS 200, one of the transistors constituting the inverter circuit is on, and even if the transistor operates at high speed and power consumption increases, the other transistor remains off. Does not consume power. Furthermore, the increase in power consumption can be reduced by the amount of delay reduction, thereby reducing the energy required for the entire LBCMOS operation.
  • the application of a positive input voltage to the gate terminal is equivalent to applying a forward voltage to the base-emitter junction of the structurally intrinsic npn bipolar transistor.
  • a forward voltage to the base-emitter junction of the structurally intrinsic npn bipolar transistor.
  • the voltage applied to this junction that is, the value of the gate voltage
  • a base current flows through the npn bipolar transistor, and a large collector current multiplied by the current amplification factor flows.
  • the voltage of the base-emitter junction is lower than the built-in voltage, and the voltage source V dd is also lower than the built-in voltage.
  • the source terminal and the drain terminal are zero-biased, a forward voltage is applied to the substrate terminal (that is, a terminal that is both a base and a gate) even when the n-channel DTMOS 410 is not on. If this happens, a base current that cannot be ignored will flow. Therefore, power is consumed even in a steady state where switching of the DTCMOS 400 does not occur.
  • FIG. 13 shows the waveform of the input voltage from the input terminal Vin when the DTCMOS 400 is operated.
  • the rise time and the fall time are each set to 15 Ops, which is equivalent to the rise time (fall time) obtained from the circuit simulation result of the ring oscillator of the same size CMOS inverter.
  • n-channel DTMOS 410 operating in the hybrid mode of the n-channel MOS and the npn bipolar transistor is confirmed by circuit simulation.
  • a simulation using the following main parameters was performed with the BSIM3 v3 model based on a 0.35 m CMOS process.
  • the forward base current increases exponentially, causing a discontinuity in the voltage-current relationship.
  • V T0 (P) — 0.238 V
  • FIG. 15 shows the relationship between the current I.sub.IdsI and the voltage I.sub.VdsI when
  • I Vgs I I Vbe I
  • the forward base current increases exponentially, and a large discontinuity in voltage and current is seen. .
  • Figures 16 (a) and (b) show the delay of the DTCMO Simba overnight (meaning the average rise and fall delays of the output; the same applies hereinafter) when the load capacitance and Vdd are changed, and Indicates power consumption.
  • FIGS. 17 (a) and 17 (b) show the energy and energy delay product of the DT CMOS inverter when the load capacitance and Vdd are similarly varied. Energy can be approximated by power consumption X delay time, but the energy increases significantly when Vdd> 0.7 V because the increase in power consumption outweighs the decrease in delay time.
  • the value obtained by multiplying this energy again by the delay is the energy delay product.
  • the energy delay product is minimized by the coordinates shown in Fig. 17 (b) as (0.6, 0) ⁇ ( 0. 65, 25) (0, 7, 50) ⁇ (0, 7, 75) ⁇ (0, 7, 10 0).
  • the current on the vertical axis is represented by a logarithm, and it can be seen that the current increases rapidly.
  • FIG. 21 shows the relationship between the current I Ids I and the voltage I Vgs I when
  • 0.7 V and
  • 1.0 V.
  • the current on the vertical axis is represented by a logarithm, and it can be seen that the current is increasing rapidly.
  • Table 1 shows the results of such a circuit simulation.
  • Table 1 a comparison was made of the delay time, power consumption, energy, and energy delay product of the ordinary CMO S ⁇ and the DTCM ⁇ S described in the above comparative example, and the LBCMOS according to the present invention.
  • CMOS / LBCM ⁇ S, DTCMOS / LBCMOS It shows the ratio of characteristic values obtained on a road.
  • Tables 2 to 4 below the comparison items of the simulation results are the same.
  • Vdd 0.7V
  • CI 0.5534pF
  • Imax 75 ⁇ A
  • Th 1 OOps
  • the LB CMOS inverter that operates in the hybrid mode according to the present invention consumes 18% more power than the ordinary CMOS.
  • the delay is reduced to 1/64, so the operating speed is 64 times faster, and 1/55 for energy.
  • the operating speed is 2.5 times, the power consumption is 1/60, and the energy is 1/153.
  • the LBCMOS inverter circuit has the highest speed and the lowest energy among the three types of inverter circuits.
  • Figures 22 (a) and (b) show the changes in delay and power consumption when the load capacitance C1 is changed from 0 to 100.
  • FIGS. 23 (a) and 23 (b) show changes in energy and energy delay product when the load capacity C 1 is changed from 0 to 100. Other conditions are the same as those in Table 1.
  • CMOS has a very large delay and DTMS uses large power consumption.
  • Vdd 1.0V
  • CI 0.5534pF
  • Imax 75 ⁇ .
  • A, T 100ps
  • the LB CMOS inverter operating in the hybrid mode according to the present invention consumes 14% more power than the normal CMOS.
  • the delay will be as small as 1 ⁇ 3 ⁇ ⁇ ⁇ , and the operating speed will be 31 times faster.
  • the energy is 1/27.
  • FIGS. 24 (a) and (b) ′ show changes in delay and power consumption when the load capacitance C1 is changed from 0 to 100.
  • Figures 25 (a) and 25 (b) show the changes in energy and energy delay product when the load capacity C.1 ... is changed from 0 to 100.
  • Other conditions are the same as in Table 2. .
  • pull-up / pull-down MOS transistors are used as two types of current sources.
  • the circuit simulation results when the used LBCMOS is operated in the hybrid mode are described.
  • Table 3 shows the results of such a circuit simulation. Table 3 compares the delay time, power consumption, energy, and energy delay product of the ordinary CM.0S, the DTCMOS described in the above comparative example, and the LBCMOS according to the present invention. . CMO'S / LBCMOS and DTCMOS / LBCMOS indicate the ratio of characteristic values obtained by these circuits. .
  • the LB CMOS inverter circuit operating in the hybrid mode according to the present invention consumes 12% more power than the ordinary CMOS.
  • the delay is less than 1/6, and thus the operating speed is a little over 6 times faster. Energy was also just over 1/6.
  • the operating speed is 1/4 times slower than DTCMOS, but the power consumption is 1/61 and the energy is 1/15.
  • DT CMOS has very high power consumption and is difficult to use in practice.
  • FIGS. 28 (a) and 28 (b) show changes in delay and power consumption when the load capacitance C1 is changed from 0 to 100.
  • FIG. FIGS. 29 (a) and 29 (b) show changes in energy and energy delay product when the load capacity C1 is changed from 0 to 100.
  • Other conditions are the same as in Table 3.
  • Vdd 1.0V
  • CI 0.5534pF
  • the LBCM-S-inverter operating in the hybrid mode according to the present invention consumes 27% more power than a normal CMOS.
  • the delay is 1/20, and thus the operating speed is 20 times faster.
  • Energy is 1/16.
  • Figure 32 (a) and (b) show the LB CMOS receiver circuit when the pulse voltage holding time: Th (two T1) is fixed at 700 ps and Vdd is changed from 0.7 V to 1. IV. And the change in power consumption.
  • FIGS. 33 (a) and 33 (b) show changes in energy and energy delay product when Vdd is changed from 0.7V to 1.IV under the same conditions.
  • FIGS. 34 (a) and (b) show the LB CMOS inverters when Vdd is fixed at 0.7 V and Th (two T1) is changed from 10 Ops to 130 Ops. It is a simulation result of road delay and power consumption.
  • CMOS inverter circuit In this circuit, charging and discharging are performed at high speed only at the time of switching, thereby realizing a CMOS integrated circuit that operates at high speed and has low energy.
  • the base terminal of the bipolar transistor included in the two MOS transistors is controlled, and a forward current is applied to the base terminal of one of the MOS transistors in synchronization with the switching of the input voltage of the CMOS inverter circuit.
  • the current amplification factor Driving power is greatly increased by extracting the doubled collector current. At the same time, do not allow current to flow to the base terminal of the other MOS transistor.
  • the CMOS inverter circuit When the CMOS inverter circuit is in a steady state, do not allow current to flow through both base terminals.
  • CMOS standard cell library it is possible to adopt a design method that incorporates the hybrid mode LBCMOS into the output of the standard cell requiring high driving power.
  • CMOS standard cell library standard cells with high driving capability that can switch the large load of the RC RC fan capacity must be available. Therefore, a hybrid mode LBCM ⁇ S, in which a forward base current is applied and a drain current multiplied by the current amplification factor is drawn to increase the driving force, is prepared in a library.
  • a revolutionary CM ⁇ S standard cell library Is realized. For example, add such LBCMOS to the output of standard cells such as logic gates with heavy loads on the critical path, bus drive circuits, and block output circuits. ⁇
  • this mixed mode LBCM 0 S The operation speed is 20 times faster and the energy is 1/16 compared to.
  • the delay time can be significantly reduced, and at the same time, the energy can be significantly reduced.

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Abstract

 インバータ回路が、nチャネルMOSトランジスタ及びpチャネルMOSトランジスタのゲートに接続されたゲート入力端子Vinと、ドレインに接続された出力端子Voutと、nチャネルMOSトランジスタのp型サブストレートに接続されたp型ベース端子と、pチャネルMOSトランジスタのn型サブストレートに接続されたn型ベース端子の4つの端子を含む。nチャネルMOSトランジスタは、MOSトランジスタの動作モードと、nチャネルMOSトランジスタに内在するnpnラティラルバイポーラトランジスタの動作モードとの混合モードで動作する。pチャネルMOSトランジスタは、MOSトランジスタの動作モードと、pチャネルMOSトランジスタに内在するpnpラティラルバイポーラトランジスタの動作モードとの混合モードで動作する。

Description

明 細 書 ラティラルバイポーラ C M 0 S集積回路 技術分野
本発明は、 CMOS集積回路に関し、 特に、 4端子の MOSトランジスタとそ れに内在するラティラル ·パイポーラ · トランジス夕とを混成モードで動作させ るラティラル ·バイポーラ · CMOS集積回路に関する。 背景技術
CMOS集積回路は、 集積度を上げても消費電力密度が殆ど増えないという特 性を有するが、 集積度が高くなるにつれて、 更にチャネル長を短くしてもキヤリ ァ速度飽和効果により電流量が増えず、 電流駆動力を大きくできなくなっていた 一方、 CM OS集積回路の集積度が高くなると、 配線 RC負荷とファンアウト容 量負荷が大きくなる。 このため、 チャネル長を短くしても電流量の増えない CM OS集積回路では、 このような集積化による負荷の増大に対処できず、 より電流 駆動力の大きなデバイスが必要とされた。
これに対して、 MOSトランジスタと、 それに内在するラティラル ·バイポー ラ ' トランジスタとを混成モードで動作させる、 DTMOS (Dynamic
Threshold Voltage MOS) トランジスタが提案されている。 D TMO Sトランジ ス夕では、 MOSトランジスタの nチャネルゲート端子への入力電圧の印加は、 内在する npnトランジスタのべ一ス 'エミヅ夕接合 (ベース ·ソース接合) で の順方向電圧の印加に相当する。 即ち、 ゲート電圧に依存してベース電流が流れ、 これを電流増幅率倍した大きなコレクタ電流が得られ、 電流駆動力を大きくでき る (F. Assaderaghi et al "A Dynamic Threshold Voltage MOSFET (DTMOS) for Very Low Voltage Operation," IEEE Electron Device Letters, vol.15, pp:510-5123 December 1994)
しかしながら、 DTMOSトランジスタでは、 以下のような問題があった。 即 ち、 (13を0. 7 V以上とした場合、 ベース 'ェミツ夕間に指数関数的な順方 向電流が流れるため、 動作が異常となり使用できない。 また、 Vddを 0. 7V としても、 大きな電力を消費してしまう。 更に、 Vddを 0. 7V以下とすると、 電流駆動力が低下するとともに、 無視できない程度の順方向電流が流れてしまう c 発明の開示
本発明は、 高速動作が可能で、 かつ低エネルギーの CM OS集積回路の提供を 目的とする。
即ち、 本発明は、 nチャネル M〇Sトランジスタと pチャネル MO Sトランジ ス夕とを含むィンバ一夕回路であって、 該 nチャネル MOSトランジスタ及び該 pチャネル MOSトランジスタのゲートに接続されたゲート入力端子 V inと、 該 nチャネル MO Sトランジスタ及び該 pチャネル MO Sトランジスタのドレイ ンに接続された出力端子 Voutと、 該 nチャネル MOSトランジスタの p型サ ブストレ一卜に接続された p型べ一ス端子と、 該 pチャネル MOSトランジスタ の n型サブストレートに接続されだ n型ベース端子の 4つの端子を含み、 該 nチ ャネル M〇 Sトランジスタが、 MO Sトランジスタの動作モードと、 該 nチヤネ ル M〇 Sトランジスタに内在する np nラティラルバイポーラトランジスタの動 作モードとの混合モードで動作し、 該 pチャネル MOSトランジスタが、 MOS トランジスタの動作モードと、 該 pチャネル MOSトランジスタに内在する pn pラティラルバイポーラトランジスタの動作モードとの混合モードで動作するこ とを特徴とするラティラルバイポーラ CMO S集積回路である。
従来の 3端子の DTMOSは、 消費電力が大きく、 ¥(1 が0. 7 V以上で使 えないという問題点を有する一方で、 ラティラル 'バイポーラ · トランジスタ動 作の電流駆動力により極めて高速であるという優れた特徴を持っていた。 そこで、 本発明は、 その駆動力を活用する立場で、 SOIを前提とした MOSトランジス 夕と、 構造的に内在するラティラル 'バイポーラ · トランジスタとを、 混成した 4端子素子として扱う集積回路を提供するものである。
また、 本発明は、 上記インバー夕回路が、 上記ゲート入力端子 Vi n、 上記 p 型ベース端子、 及び上記 n型ベース端子を入力端子とし、 上記出力端子 Vout を出力端子とし、 該ゲート入力端子 V i nに入力された高レベル又は低レベルの 電圧を、 反転させたレベルの電圧として出力端子 Voutから出力するインバー 夕回路であることを特徴とするラティラルバイポーラ CMOS集積回路でもある c また、 本発明は、 上記 nチャネル MO Sトランジスタの上記 p型べ一ス端子に 接続された電流源 lb pと、 上記 pチャネル M OSトランジスタの上記 n型べ一 ス端子に接続された電流源 I b nとを含み、 該電流源 I bp及び該電流源 I bn の電流は、 上記ゲート入力端子 V i nへの入力電圧が略一定の状態で 0に維持さ れ、 該ゲート入力端子 V i nへの入力電圧が低レベルから高レペルへにスィツチ ングした場合に、 該スイッチングに同期して該電流源 I bpから該 p型ベース端 子に順方向のパルス電流を流すとともに、 該ゲート入力端子 V i nへの入力電圧 が高レペルから低レベルへスイッチングした場合に、 該スイッチングに同期して 該電流源 I bnから該 n型べ一ス端子に順方向のパルス電流を流すことを特徴と するラティラルバイポーラ CM〇 S集積回路でもある。
更に、 本発明は、 電圧源 Vddと接地源 Gndとを含み、 上記電流源 Ibpが、 ソース端子、 ドレイン端子及びサブストレート端子を含むブルアップ型 pチヤネ ル MOSトランジスタであって、 該ドレイン端子が上記 p型べ一ス端子に接続さ れ、 該ソース端子と該サブストレート端子が該電圧源 Vddに接続されたブルア ヅプ型 pチャネル MOSトランジスタからなり、 上記電流源 lb nが、 ソース端 子、 ドレイン端子及びサブストレート端子を含むプルダウン型 nチャネル MO S トランジスタであって、 該ドレイン端子が上記 n型ベース端子に接続され、 該ソ —ス端子と該サブストレート端子が該接地源 Gndに接続されたプルダウン型 n チャネル MOSトランジスタからなることを特徴とするラティラルバイポーラ C M〇S集積回路でもある。
更に、 本発明は、 上記 nチャネル MOSトランジスタと上記: pチャネル MOS トランジスタとを含むィンバ一夕回路を、 上記 MOSトランジスタの動作モード で CMOS標準セルとして使用し、 該 C M 0 S標準セルの出力に大きな負荷が接 続された場合に、 上記混成モードで使用することを特徴とするラティラルバイポ —ラ CMO S集積回路でもある。
以上の説明から明らかなように、 本発明にかかるラティラル ·バイポーラ C M OS集積回路では、 4端子の nチャネルと pチャネルの MO Sトランジスタと、 その各々に構造的に内在する npnと pnpのラティラル ·バイポーラ ' トラン ジス夕を混成モードで動作させて、 ィンバ一夕回路のスィツチング時にのみ高速 充放電を行い、 高速動作が可能で、 かつ低エネルギーのラティラル ·バイポーラ CMOS集積回路を実現できる。 図面の簡単な説明
図 1は、 本実施の形態にかかるラテイラルバイポーラ CMOS装置の断面の概 略図である。
図 2は、 実施の形態にかかるラティラルバイポーラ CMOSインバ一夕回路 (LBCMOS) の等価回路図である。
図 3は、 nチャネル MOSトランジスタの等価回路図である。
.図 4は、 pチャネル M〇Sトランジスタの等価回路図である。
図 5は、 本実施の形態にかかる LB CMOSのレイァゥト図である。
図 6は、 入力電圧と、 Ibp、 Ibnから供給される電流の波形である。 図 7は、 本実施の形態にかかるラティラルバイポーラ CMOSインバー夕回路
(LBCMOS)の等価回路図である。
図 8は、 本実施の形態にかかる LBCMOSのレイアウト図である。
図 9は、 入力電圧と、 ゲート電圧 Vp、 Vnの波形である。
図 10は、 比較例にかかる従来の DTMOSの等価回路図である。
図 11は、 nチャネル DTMOSの等価回路図である。
図 12は、 pチャネル DTMOSの等価回路図である。
図 13は、 入力電圧のパルス波形である。
図 14は、 Vgsを変化させた場合の、 nチャネル DTMOSの電流 I d s— 電圧 Vds特性である。
図 15は、 I Vgs iを変化させた場合の、 pチャネル DTMOSの電流 I I ds I一電圧 I Vds 1特性である。
図 16は、 DT CMOSの遅延と消費電力である。
図 17は、 DT CMOSのエネルギーとエネルギー遅延積である。
図 18は、 Vbe = 0. 7Vに固定し、 V g sを変化させた場合の、 nチヤネ ル LBMOSの電流 I d s—電圧 Vd s特性である。
図 19は、 Vbe = 0. 7V、 Vds = l. 0Vに固定した場合の、 nチヤネ ル LBMOSの電流 I d s—電圧 Vg s特性である。
図 20は、 | Vbe | =0. 7 Vに固定し、 I V g s |を変化させた場合の、 nチャネル LBMO Sの電流 I Ids |—電圧 | Vds |特性である。
図 21は、 I Vb e I = 0. 7Vヽ | Vds 1 =1. 0 Vに固定した場合の、 pチャネル LBMOSの電流 I I ds I—電圧 I Vgs I特性である。
図 22は、 LB CMOSインバ一夕回路の遅延と消費電力に関して、 CMOS、 DT CMOSとの比較である。
図 23は、 LB CMOSインバー夕回路のエネルギーとエネルギー遅延積に関 して、 CM〇S、 DT CMOSとの比較である。
図 24は、 LB CMOSインバー夕回路の遅延と消費電力に関して、 CMOS との比較である。
図 25は、 LB CMOSインバー夕回路のエネルギーとエネルギー遅延積に関 して、 CMOSとの比較である。
図 26は、 LB CMOSインバー夕回路の遅延と消費電力である。 ·
図 27は、 LB CMOSインバ一夕回路のエネルギーとエネルギー遅延積であ る。
図 28は、 LB CMOSインバー夕回路の遅延と消費電力である。
図 29は、 LB CMOSインバー夕回路のエネルギーとエネルギー遅延積であ る。
図 30は、 LBCMOSインバー夕回路の遅延と消費電力である。
図 31は、 LB CMOSインバー夕のエネルギーとエネルギー遅延積である。 図 32は、 LBCMOSインバ一夕回路の遅延と消費電力である。
図 33は、 LB CMO Sインバ一夕回路のエネルギ一とエネルギー遅延積であ る。
図 34は、 LBCMOSインバ一夕回路の遅延と消費電力である。
図 35は、 LBCMOSインバ一夕回路のエネルギーとエネルギー遅延積であ る。 発明を実施するための最良の形態
図 1は、 全体が 100で表される、 本実施の形態にかかるラティラルバイポー ラ CMOS (Lateral Bipolar CMOS) インバ一夕回路 (以下、 「: LBCM0 S」 と記載する。 ) 装置の断面の概略図である。
LBCMOS 100は、 シリコン基板 1を含む。 シリコン基板 1の上には、 酸 化シリコンの埋め込み酸化膜 2を介して nチャネル MOSトランジスタ 10と p チャネル MO Sトランジスタ 20とが設けられている。
nチャネル M〇Sトランジスタ 10は、 p型サブストレート領域 11とその両 側に設けられた n型ソース領域 12、 n型ドレイン領域 13を有する。 これらの 領域 11、 12、 13は、 シリコンから形成される。 p型サブストレート領域 1 1は、 部分的空乏層 14が生じる膜厚、 および不純物濃度に設計される。
p型サブストレート領域 11の上には、 酸ィ匕シリコンからなるゲート絶縁膜 1
5を介して多結晶シリコンからなるゲート電極 16が設けられている。 ゲート電 極 16に電圧を印加することにより、 p型サブストレート領域 11に nチャネル (反転層) 17が形成される。
更に、 埋め込み酸ィ匕膜 2の上には、 pチャネル MOSトランジスタ 20が設け られる。 pチャネル M〇Sトランジスタ 20は、 nチャネル M〇 Sトランジスタ 10とほぼ同じ構造を有する。 埋め込み酸化膜 2上に、 n型サブストレ一ト領域 21とそれを挟む p型ソース領域 22、 p型ドレイン領域 23を有し、 更に、 η 型サブストレート領域 21の上には、 ゲート絶縁膜 25を介してゲート電極 26 が設けられている。 η型サブストレート領域 21には、 部分的空乏層 24が形成 されるとともに、 ゲート電極 26に電圧を印加することにより ρチャネル 27が 形成される。
なお、 LBCMOSの作製には、 シリコン基板 1、 埋め込み酸化膜 2およびシ リコン膜からなる SO I (Silicon On Insulator)基板を用いることが好ましい。 図 1から明らかなように、 例えば、 nチャネル MOSトランジスタ 10は、 一 般的な MOSトランジスタ構造を有すると共に、 n型ソース 域 12、 部分的空 空乏層 14以外の p型サブストレート領域 11、 n型ドレイン領域 13が、 内在 した npn構造のラティラル 'バイポーラ ' トランジスタとなっている。
このように、 nチャネル MO Sトランジスタ 10は、 MOSトランジスタの動 作モードと、 バイポーラトランジス夕の動作モードが混ったモード (混成モー ド) で動作する。 これは、 pチャネル MOSトランジスタ 20についても同様で ある。 なお、 混成モードの詳細については後述する。 ·
図 2は、 全体が 200で表される、 本実施の形態にかかるラティラル ·バイポ —ラ · CMOSインバ一夕回路 (LBCMOS) の等価回路図である。 LBCM OS 200では、 nチャネル MOSトランジスタ 210と pチャネル MOSトラ ンジス夕 220が、 CMひ Sインバ一夕構造となるように接続されている。 即ち、 両トランジスタ 210、 220のゲート、 ドレインが、 それぞれ、 入力端子 Vi n、 出力端子 Vo utに接続されている。 また、 pチャネル MOSトランジスタ 220のソースが電圧源 Vddに、 nチャネル M〇Sトランジスタ 210のソ一 スが接地源 Gndに、 それぞれ接続されている。
LBCMOS 200は、 更に、 2つの電流源 I bn230、 I b p 240を含 む。 電流源 I bn230は、 pチャネル MO Sトランジスタ 220の n型サブス トレ一ト領域 (ペース) に接続されたサブストレート端子 (Sub) に接続され、 かかるサブストレート端子に順方向電流を流す。 一方、 電流源 I b p 240は、 nチャネル M〇 Sトランジスタ 10の p型サブストレート領域 (ペース) に接続 されたサブストレート端子 (Sub) との間に接続され、 同じくサブストレート 端子に順方向電流を流す。
図 3は、 LB CM〇 S 200に含まれ、 内在する np nラティラル 'バイポー ラ · トランジスタと混成した動作を行う 4端子の nチャネル MOSトランジスタ 210の等価回路図である。 このトランジスタを、 nチャネル LBMO S素子と 呼ぶ。 また、 図 4は、 4端子の pチャネル M〇 Sトランジスタ 220の等価回路 図である。
図 3、 4から明らかなように、 MO Sトランジスタ 210、 220のソース、 ドレインは、 内在するバイポーラトランジスタのエミヅ夕、 コレクタを兼ねてい る。 また、 バイポーラトランジスタのベース領域には、 サブストレート (ベ一 ス) 端子が接続されている。 図 5は、 LBCMOS 200のレイアウト図である。
LBCMOS 200において、 チャネル幅は、 えデザインルールで、 nチヤネ ルの最小幅: Wn二 6えと pチャネルの最小幅: Wp = 12人である。 例えば、 人 = 0. 175〃mとすると、 最小寸法が、 Wn二 1. 05 、 Wp-2. 1 mとなる。
図 5では、 電流源 I bpヽ I bnの入力端子をサブストレート ·コンタクトで 示し、 nゥエルと pゥエルの分離間隔は 6えと仮定した。
図 6は、 LBCMOSを混成モードで動作させる場合の、 入力端子 V inに対' する入力電圧と、 電流源 Ibp、 Ibnから供給される電流の波形である。
図 6に示すように、 まず、 入力端子 V i nへの入力電圧が、 低レベル (Gnd
• 電位) から高レベル (Vdd) にスイッチングする。 スイッチング (立ち上が り) に必要な時間は 150 p sである。 かかる入力電圧のスィツチングに同期し て、 ェ bpから npnラティラル ·バイポーラ · トランジスタの p型サブストレ —ト (ベース) 端子に順方向電流を供給する。
このように、 インバー夕回路の入力電圧が低レベルから高レベルに変化してス イッチングする場合にのみ同期して、 電流源 I bpが、 最大電流値が Imaxで ある台形の電流パルスをべ一ス電流として流すことにより、 npnラティラル ' バイポーラ · トランジスタにおいて大きなコレクタ電流を引き出し、 nチャネル MO Sのスイッチング速度を加速できる。 一方、 かかるタイミングでは、 pnp ラティラル 'バイポーラ ' トランジスタのベース (n) .ェミッタ (ソ一ス) 接 合は零バイァスとして電流を流さない。
• 同様に、 pnpラティラル 'バイポーラ ' トランジスタの n型サブストレート (ベース) 端子へ順方向電流を供給する電流源 I bnは、 インバー夕回路の入力 電圧が、 高レベルから低レベルにスィヅチングする場合 (スイッチング時間は 1 5 Ops) にのみ同期して、 最大電流が高さ Imaxである台形の電流パルスを ベース電流として流す。 これにより、 pnpラティラル ·バイポーラ · トランジ ス夕において、 大きなコレクタ電流を引き出して、 pチャネル MOSのスイッチ ング速度を加速できる。 一方、 かかるタイミングでは、 npnラティラル ·バイ ポーラ · トランジスタのべ一ス (p) 'エミヅ夕 (ソース) 接合は零バイアスに して電流を流さない。
更に、 ィ.ンバ一夕回路が定常状態にある時、 即ち、 入力電圧が、 高レベル又は 低レベルで略一定している時は、 双方のラティラル ·バイポーラ · トランジスタ のべ一ス 'エミッ夕接合は零バイアスに印加され、 いずれにおいてもベース電流 は流れない。
以上の説明から明らかなように、 本実施の形態にかかる LBCMO Sでは、 ィ ンバ一夕回路を構成する一方のトランジス夕がォン状態で、 かつ高速に動作して 消費電力が上っても、 他方のトランジスタはオフ状態で電力を消費しない。 更に、 かかる消費電力の増加を、 遅延の減少量が上回ることにより、 LBCMOS全体 の動作に必要なエネルギーを低減できる。
なお、 入力端子 V inへの入力電圧のスイッチング (立ち上り、 立ち下り) 時 間を、 それぞれ 150 p sとしているが、 これは、 最小 ^去のドランジス夕幅を 有するリングオシレー夕の回路シミュレーション波形から採用した値である。 ま た、 I bpと. I bnの立ち上り時間 (=立ち下り時間) を、 それぞれ 5 Opsと 100 p sとしているが、 これは、 nチャネル/ pチャネル MO Sトランジスタ 幅の比、 即ち、 ゲート容量の比が 1 : 2であることに対応させたものである。 .こ れは、 後述の LBCMOS 300においても同様である。
図 7は、 全体が 300で表される、 本実施の形態にかかるラティラル ·バィポ ーラ · CMOS (LBCMOS) インバー夕回路の等価回路図である。
LBCMOS 300は、 L B CM〇 S 200と同様に、 nチャネル MOSトラ ンジス夕 310と pチャネル MOSトランジスタ 320が、 CMOS構造となる ように接続されている。 2種類の電流源には、 LBCMOS 200とは異なり、 例えばえ = 0 · 175 mとして、 Wp二 12え =2. l〃mのプルアップ pチ ャネル M〇 Sトランジスタ 330と、 Wn= 6 Λ = 1. 05 mのプルダウン n チャネル MOSトランジスタ 340が用いられる。
M〇 Sトランジスタ 330のドレイン端子は、 nチャネル M0Sトランジスタ 310の p型サブストレート (ベース) 端子に接続され、 ソース端子とサブスト レート端子は、 ともに電圧源 Vddに接続される。 同様に、 MOSトランジスタ 340のドレイン端子は、 pチャネル MOSトランジスタ 320の n型サブスト • レート.(ベース) 端子に接続され、 ソース端子とサブストレート端子は、 接地源
Gndにそれぞれ接続される o
かかる構造で、 MOSトランジスタ 330のゲート電圧 と、 MOSトラン ジス夕 340のゲート電圧 Vnを制御することにより、 インバー夕回路を構成す る 2つの MO Sトランジスタ 310、 320のサブストレート (ベース) 端子の どちらか一方に順方向電流を流す。 即ち、 後述するように、 一方のサブストレ一 ト (ベース) 端子に順方向電流を流す場合、 他方のサブストレート (ベース) 端 子には順方向電流は流さないように制御する。
図 8は、 かかる LB CMOS 300のレイァゥトである。
図 9は、 LB CMOS 300を混成モードで動作させる場合の、 入力端子 V i nに対する入力電圧と、 2つの電流源のゲート電圧 Vp、 Vnのパルス波形であ る。
図 9に示すように、 まず、 入力端子 V i nへの入力電圧が、 低レベル (Gnd 電位) から高レベル (Vdd) にスィツチングする。 スイッチング (立ち上が り) に必要な時間は 150 p sである。 かかる入力電圧のスィヅチングに同期し て、 MOSトランジスタ 330のゲート電圧 Vpが、 高レベル (Vdd) から低 レベル (Gnd) に変ィ匕し、 一定時間 (T1)経過後にまた元の高レベル (Vd d) に戻る台形のパルス電圧を与える。 これにより、 かかる台形波に対応した、 略台形のパルス電流が、 MO Sトランジスタ 330のドレイン端子に流れる。 か かるパルス電流が、 nチャネル MO Sトランジスタ 310に内在する npnラテ ィラル ·バイポーラ · トランジスタのべ一ス電流となって大きなコレクタ電流を 引き出し、 nチャネル MOSトランジスタ 310のスイッチング速度を加速する c 一方、 MOSトランジスタ 340のゲート電圧 Vnは低レベルに維持され、 トラ ンジス夕がォフ状態になるように制御する。 これにより、 pチャネル MOSトラ ンジス夕 320にはべ一ス電流が流れず、 オフ状態に維持される。
次に、 ィンバ一夕回路の入力電圧 V i nが、 高レベル (Vdd) から低レベル (Gnd) にスイッチングする場合、 スィツチングに同期して、 MO Sトランジ ス夕 340のゲ一ト電圧 Vnが、 低レベル (Gnd) から高レベル (Vdd) に 変化し、 一定時間 (Th)経過後にまた元の低レベル (Gnd) に戻る台形状に + 変化する。 かかるパルス電圧を与えることにより、 それに対応したほぼ台形のパ ルス電流が、 MOSトランジスタ 340のドレイン端子に流れる。 かかるパルス 電流が、 nチャネル MO Sトランジスタ 320の内在する pnpラティラル■バ ィポーラ · トランジス夕のベース電流となって大きなコレクタ電流を引き出し、 pチャネル MO Sトランジスタ 320のスィヅチング速度を加速する。
一方、 MO Sトランジスタ 330のゲート電圧 Vpは高レベルに維持され、 ト ランジス夕がオフ状態になるように制御する。 これにより、 nチャネル MOSト ランジス夕 310にはベース電流が流れず、 オフ状態に維持される。
更に、 インバ一夕回路が定常状態にある時、 即ち、 入力電圧が、 高レベル又は 低レベルで略一定している時は、 双方のラティラル 'バイポーラ ' トランジスタ のベース ·エミヅ夕接合は零バイアスに印加され、 ペース電流は流れない。
このように、 LBCMOS 300では、 LBCMOS 200と同様に、 インバ —夕回路を構成する一方のトランジスタがオン状態で、 かつ高速に動作して消費 電力が上っても、 他方のトランジスタはオフ状態で電力を消費しない。 更に、 か かる消費電力の増加を、 遅延の減少量が上回ることにより、 LBCMOS全体の 動作に必要なエネルギーを低減できる。
<比較例 >
図 10は、 比較例であり、 全体が 4◦ 0で表される従来構造の DT CMOS (Dynamic Threshold Voltage CMOS) インバー夕回路の等価回路図である。 また、 図 11、 12は、 DTCM0S 400に含まれる nチャネル M〇Sトランジスタ (以下、 「DTM0S」 と呼ぶ。 ) 410と pチャネル DTMOS 420との等 価回路図である。
DTCM0S 400は、 nチャネル DTM0S 410と pチャネル DTMOS 420が、 CMOS構造となるように接続されている。 DTM0S410、 42 0のゲート、 ドレインは、 それぞれ、 入力端子 V i n、 出力端子 V outに接続 されている。 また、 pチャネル DTM0S 420のソースが電圧源 Vddに、 n チャネル DTMOS 410のソースが接地源 G n dに、 それぞれ接続されている。 また、 DT CMOS 400では、 2つの DTMOS 410、 420のサブスト レート (ベース) 端子が入力端子 V inに接続されている。 ここで、 ゲート端子とサブストレート端子とが常時接続される nチャネル DT MOS410について説明する。 nチャネル DTMOS410では、 ゲート端子 へ正の入力電圧の印加は、 即ち、 構造的に内在する npnバイポーラ トランジス 夕のベース ·ェミッタ接合に順方向電圧を印加することに相当する。 この接合に 加される電圧の値、 即ちゲート電圧の値に依存して、 npnバイポ一ラトラン ジス夕にベース電流が流れ、 これを電流増幅率倍した大きなコレクタ一電流が流 れる。 しかし、 ベース 'エミヅ夕接合の電圧はビルトイン電圧以下となり、 電圧 源 V d dもビルトイン電圧以下となる。
一方、 ソース端子とドレイン端子が零バイアスの場合、 nチャネル DTMOS 410がオン状態でなくてもサブストレート端子 (即ちべ一スでもあり、 またゲ —トでもある端子) に順方向電圧が印加されれば、 無視できない程度のベ一ス電 流が流れる。 このため、 D T CMO S 400のスィツチングが起きない定常状態 においても電力が消費される。
次に、 図 10に示される DT CMOS 400の動作について述べる。
DTCMOS 400では、 Wp/Wn=2となる。 ここでは、 0.
Figure imgf000014_0001
CMOSプロセスに基き、 マスク寸法のチャネル長は Ln二 Lp = 0. 3 とし、 チャネル幅は Wn=l. 05〃m (最小チャネル幅) 、 Wp = 2. l〃m とした。
図 13は、 DTCMOS 400を動作させる場合の、 入力端子 Vinからの入 力電圧の波形である。 ここで立ち上り時間と立ち下り時間をそれぞれ 15 Ops としているが、 これは同寸法 CMOSインバー夕のリングオシレー夕の回路シミ ユレ一シヨン結果から求めた立ち上り時間 (立ち下り時間) に相当する。
次に、 nチャネル MO Sと npnバイポーラトランジスタの混成モードで動作 する nチャネル DTMOS 410の動作を回路シミュレ一ションで確認する。 こ こでは、 0. 35 mの CMOSプロセスに基づき、 B S IM3 v3モデルで、 以下の主要パラメータを使つたシミュレーションを行った。
ΙΊチャネル MO S:
VT0 (n) 二 0. 178 V
Ki = 0. 47 V1/2 K2 = - 0. 057
=0. 82 V
μ.0= 5 ϋ 0 c m2/V/ S e c
t ox二 7 nm
npnバイポーラトランジスタ :
hFE= 100
Is二 2 x 10- 15A
A r e a= 1
S. Verdonkt-Vandebroek et al.の "High-gain lateral bipolar action in a MOSFET structure," (IEEE Trans. Electron Devices, vol. ED- 38, pp.2487-2496, Nov. 1991) によれば、 (1(1が0. 6 V以下の場合、 DTMO Sの電流増幅率 hFEの測定結果は 1000を越える。 Vd dが 0. Ί V以上の 場合に、 hFEを 100とした本発明の仮定は、 容易に実現できると考える。 図 14は、 トランジスタの幅 Wn= 1. 05 /mである nチャネル DTMOS 410に対して、 . Vgsを 0Vから 0. 7Vに変化させた場合の、 電流 I dsと 電圧 Vdsの関係である。 '
図 14からわかるように、 Vgs ( = Vbe :ベース 'ェミッタ電圧) が 0.
7 Vに到達すると、 順方向ベース電流が指数関数的に急増するため、 電圧と電流 の関係に不連続が見られる。
続いて、 pチャネル MO Sと pnpバイポーラ卜ランジス夕の混成モードで動 作する Pチャネル DTMOS420の動作を回路シミュレーションで確認する。 回路シミュレーションは、 同様に、 0. 35〃mの CMO Sプロセスに基づき、 B S IM3 v3モデルで、 以下の主要パラメ一夕を使って行った。
pチャネル M OS :
VT0 (P) =— 0. 238 V
Figure imgf000015_0001
• K2 =— 0. 03
^s=0. 79V
〃。= 220 cm2/V/S e c • t ox= 7 nm
p npバイポーラトランジスタ :
hFE= 100
Is=2 10 -15 A
A r e a= 2
図 15は、 pチャネル DTMOS 420に対して、 | Vg s | を 0 Vから 0. 7 Vまで変化させた場合の、 電流 I I d s Iと電圧 I Vds Iとの関係である。 図 15からわかるように、 I Vgs I (= I Vbe I ) が 0· 7 Vに到達すると、 順方向べ一ス電流が指数関数的に急増するため、 電圧と電流の大きな不連続が見 られる。
次に、 上述の DTMOS410、 420を含む DTCMOS400の回路シミ ユレーシヨン結果を示す。
図 16 (a) .(b) に、 負荷容量と Vddとを変化させた場合の、 DTCMO Sィンバ一夕の遅延 (出力の立ち上りと立ち下りの平均遅延をいう。 以下同 様。 ) 、 及び消費電力を示す。
図 16 (a) (b) より、 遅延、 消費電力共に、 Vddに大きく依存している ことがわかる。 特に、 Vdd>0. 7Vでは、 消費電力が急激に増加している。 図 17 (a) (b) に、 同じく負荷容量と Vddとを変ィ匕させた場合の、 DT CMOSインバー夕のエネルギーとエネルギー遅延積を示す。 エネルギーは、 消 費電力 X遅延時間で近似できるが、 消費電力の増加が遅延時間の減少を上回る ため、 Vdd>0. 7 Vではエネルギーが大きく増加する。
このエネルギーに再度、 遅延を乗じた値がエネルギー遅延積であるが、 ェネル ギ一遅延積が最小となるのは、 図 17 (b) の座標で表すと、 (0. 6, 0)→ (0. 65, 25) (0· 7, 50)→ (0. 7, 75) → (0. 7, 10 0 ) と推移する。
負荷容量≤ 25の場合、 Vdd≤0. 65 Vで遅延積の値はほぼ 0と見なせる。 Vdd≥0. 7 Vにおいて、 遅延積の値が増えるが、 この 0. 7 Vが増加の始ま りである。 これは、 Vdd = 0. 7 Vで順方向ベース電流が指数関数的に増え、 この結果、 電流増幅率倍したコレクタ電流が流れるためである。 上述の非特許文 献 1では、 Vddの上限を 0. 6Vとしているが、 本発明では 0. 7Vと見なす c <実施例 >
図 18は、 nチャネル LBMOS (Wn= 1. 05 m) において、 Vb e = 0. 7 Vに固定して、 Vg sを変化させた場合の、 電流 I d sと電圧 Vd sとの 関係である。 また、 図 19は、 Vb e = 0. 7 Vヽ Vds= 1. 0 Vに固定した 場合の、 電流 I dsと電圧 Vgsとの関係である。 図 18、 19において、 縦軸 の電流は対数で表されており、 電流が急激に増加していることがわかる。
また、 図 20は、 pチャネル LBMOS (Wp = 2. 1 τη) において、 | V be | =0. 7 Vに固定して、 I Vgs |を変化させた場合の、 電流 | I d s | と電圧 I Vds Iとの関係である。 また、 図 21は、 | Vb e | =0. 7 V、 | Vd s | = 1. 0Vに固定した場合の、 電流 I I ds Iと電圧 I Vgs Iとの関 係である。 縦軸の電流は対数で表されており、 電流が急激に増加していることが わかる。
次に、 これらの nチャネル LBMO Sと pチャネル LBMOSとを CMOSィ ンバ一夕構造となるように接続した LB CMOSを、 2種類の電流源を用いて混 成モードで動作させた場合の回路シミュレ一ション結果について述べる。 ■ 回路シミュレーションにおいては、 D T C M 0 Sでは上限であつた V d d = 0. 7 Vの場合に、 負荷容量: C 1 = 0. 5534pF (= 100 x 5. 534 f F :この値 5. 534 f Fは最小寸法のィンバ一夕回路のゲート容量値) に対し て、 電流源の最大値が 75〃 Aで、 その最大値の電流レベルにある時間間隔が 1 0 Op sであるとした電流パルス条件を設定した。
かかる電流パルス条件を用い、 通常の CM〇S、 及び上述の比較例で述べた D TCMOSと比較した、 LB CMO Sインバー夕回路の性能に関する回路シミュ レ一シヨン実験を行った。 なお、 混成モードにおける電流増幅率]! FEは、 10 0とした。
表 1に、 かかる回路シミュレーシヨンの結果を示す。 表 1では、 通常の CMO Sヽ. 上記比較例で説明した D T C M〇 S、 及び本発明にかかる LB CMOSにつ いて、 遅延時間、 消費電力、 エネルギー、 及びエネルギー遅延積について比較を 行った。 CMOS/LBCM〇S、 DTCMOS/LBCMOSは、 これらの回 路で得られる特性値の比を示す。 なお、 以下の表 2〜4においても、 シミュレ- シヨン結果の比較項目は同じとする。
(表 1)
Vdd=0.7V, CI=0.5534pF, Imax=75 β A, Th=1 OOps
Figure imgf000018_0001
表 1に示すように、 本発明にかかる混成モードで動作する LB CMOSインバ —夕回路は、 通常の CMOSとの比較で、 消費電力が 18%増える。 しかしなが ら、 遅延は 1/64と小さくなり、 従って動作速度は 64倍も高速であり、 エネ ルギ一では 1/55になる。 · - 一方、 DTCMOSとの比較では、 動作速度が 2. 5倍、 消費電力は 1/60、 エネルギーは 1/153となる。 上述のように、 DTCMOSインバ一夕回路は、 Vdd>0. 7 Vで異常動作を示し、 Vdd = 0. 7 Vでも消費電力が大きくな り過ぎる。
以上のように、 LBCMOSインバ一夕回路は、 3種類のインバ一夕回路の中 で、 最も高速で、 かつ低エネルギーとなる。
図 22 (a) (b).は、 負荷容量 C 1を 0から 100まで変化させた場合の、 遅延、 及び消費電力の変化である。 また、 図 23 (a) (b) は、 負荷容量 C 1 を 0から 100まで変化させた場合の、 エネルギー、 及びエネルギー遅延積の変 化である。 他の条件は、 表 1の場合と同 dである。
これらのシミュレーション結果から、 CMOSは遅延が非常に大きく、 DTC M〇 Sでは消費電力が大きいことがわかる。
DTCMOSインバー夕回路では、 Vddを上限の 0. 7 Vを超えて 1. 0 V まで上げると、 インバ一夕回路は異常な動作となる。 しかしながら、 LBCM0 Sのインバー夕回路では、 正常な動作が得られる。
表 2は、 Cl = 100 (x 5. 534 f F) という大きな負荷容量に対して、 Vddを 1. 0 Vに固定し、 電流源が Imax = 75 /八で ]1= 10 Op sの 場合の、 +シミュレ一ション結果である ,
(表 2)
Vdd=1.0V, CI=0.5534pF, Imax=75 μ. A, T =100ps
Figure imgf000019_0001
表 2.に示すように、 本発明にかかる混成モードで動作する LB CMO Sインバ, —夕回路は、 通常の CMOSとの比較で、 消費電力が 14%増える。 しかしなが ら、 遅延は 1Ζ3Ίと小さくなり、 従って、 動作速度は 31倍も高速となる。 ま た、 エネルギーは 1/27となる。
図 24 (a) (b)'は、 負荷容量 C 1を 0から 100まで変化させた場合の、 遅延、 及び消費電力の変化である。 また、 図 25 (a) (b) は、 負荷容量 C.1 · .を 0から 100まで変化させた場合の、 エネルギー、 及びエネルギー遅延積の変 化である。 他の条件は、 表 2の場合と同じである。 .
これらのシミュレーション結果から、 CMOSインバー夕回路は、 消費電力で L B C M 0 Sより僅かに勝るが、 遅延が格段に大きくなつていることがわかる。 また、 図 26 (a): (b) に、 Imaxを 50〃Aから 20 まで変化さ せた LBCMOSインバー夕の遅延と消費電力の変化である。 また、'図 27
(a) (b) は、 同じく、 Imaxを 50 /Aから 200〃Aまで変化させた L B CMOSインバー夕のエネルギ一とエネルギー遅延積の変化である。 ここで、 Imax.は、 電流源 lb pから供給される最大電流値である (図 6参照) 。
図 26 (a) より、 Imaxが 75 A以下では遅延の変化が急激であるが、 75 A以下では緩やかな変化となることがわかる。 従って、 nチャネル LBM OSのべ一ス端子には、 I bpから、 Imax (= Ί 5 JLLA) x 200 p sの 台形面積に相当する電荷を供給すれば、 十分な高速スィツチングが得られること がわかる。
次に、 プルアップ/プルダウン MOSトランジスタを 2種類の電流源として使 用した LBCMOSを混成モ一ドで動作させた場合の回路シミュレ一ション結果 について述べる。
かかる回路シミュレーションでは、 Vdd = 0. 7 Vの場合に、 負荷容量 C1 =0. 5534 pF (= 100x5. 534 f F) に対して、 プルアツプ /プ ルダウン M OS (nチャネル MOS/pチャネル MOS) のゲート入力電圧 Vp、 Vnの、 高レベル/低レペルのスィヅチングの間隔が、 共に 700 p sであると した電圧パルス条件を設定した。
かかる電流パルス条件を用い、 通常の CMOS、 及び上述の比較例で述べた D TCMOSと比較した、 LB CMO Sインバー夕回路の性能に関する回路シミュ.' レーシヨン実験を行った。 なお、 混成モードにおける電流増幅率 hFEは、 同じ く 100とした。
表 3に、 かかる回路シミュレーションの結果を示す。 表 3では、 通常の CM.0 S、 上記比較例で説明した DTCMOS、 及び本発明にかかる LB CMOSにつ · いて、 遅延時間、 消費電力、 エネルギー、 及びエネルギー遅延積について比較を · 行 όた。 CMO'S/LBCMOS、 D T CMO S/L B CMO Sは、 これらの回 路で得られる特性値の比を示す。 .
(表 3)
Figure imgf000020_0001
Figure imgf000020_0002
表 3に示すように、 本発明にかかる混成モ一ドで動作する LB CMOSインバ 一夕回路は、 通常の CMOSとの比較で、 消費電力が 12%増える。 しかしなが ら、 遅延は 1/6弱となり、 従って、 動作速度は 6倍強と高速となる。 また、 ェ ネルギ一も 1/6強となった。
一方、 DTCMOSと比較すると、 動作速度は 1/4倍と遅くなるが、 消費電 力は 1/61となり、 また、 エネルギーは 1/15となった。 なお、 かかる条件 'において、 DT CMOSは消費電力が非常に大きく、 実際の使用することは困難 である。
図 28 (a) (b) は、 負荷容量 C 1を 0から 100まで変化させた場合の、 遅延、 及び消費電力の変化である。 また、 図 29 (a) (b) は、 負荷容量 C1 を 0から 100まで変ィ匕させた場合の、 エネルギー、 及びエネルギー遅延積の変 .化である。他の条件は、 表 3の場合と同じである。
これらのシミュレーション結果から、 CMOSィンバ一夕回路では遅延が大き く、 DT CMOSインバ一夕回路では消費電力が非常に大きいことがわかる。
DT CMOSインバー夕回路では、 Vddを上限の 0. 7Vを超えると、 イン. バ一夕回路は異常な動作となる。 しかしながら、 LB CMOSのインバー夕回路 では、 正常な動作が得られる。
• 表 4は、 Vddを 1. 0Vに固定し、 Cl= 100 (x 5. 534 f F).で、 パルス電圧の保持時間: Th = T 1=70 Op sの場合の、'シミュレーション結 果である。 - '
(表 4)
Vdd=1.0V, CI=0.5534pF, Th=TI=700Ds
Figure imgf000021_0001
表 4に示すように、 本発明にかかる混成モードで動作する L B CM〇 Sィンバ 一夕回路は、 通常の CMOSとの比較で、 消費電力が 27%.増える。 しかしなが ら、 遅延は 1/20となり、 従って、 動作速度が 20倍と高速となる。 また、 ェ ネルギ一は、 1/16となる。
図 30 (a) (b) は、 負荷容量 C 1を 0から 100まで変化させた場合の、 遅延、 及び消費電力の変化である。 また、 図 31 (a) (b) は、 負荷容量 C1 を 0から 100まで変化させた場合の、 エネルギー、 及びエネルギー遅延積の変 化である。 他の条件は、 表 4の場合と同じである。
これらのシミュレーション結果から、 CMOSインバ一夕回路は、 消費電力で ' LB CMOSより僅かに勝るが、 遅延は大きくなつていることわかる。
図 32 (a) (b) は、 パルス電圧の保持時間: Th (二 T1) を 700ps に固定し、 Vddを 0. 7 Vから 1. IVまで変化させた場合の、 LB CMOS ィンバ一夕回路の遅延と消費電力の変化である。 また、 図 33 (a) (b) は、 同様の条件で、 Vddを 0. 7Vから 1. IVまで変化させた場合の、 エネルギ —とエネルギー遅延積の変化である。
これらの図から明らかなように、 Vddを上げると遅延減少効果が大きくなり、 Vdd= 1. 1 Vとなってもエネルギー遅延積は最小値に到達しない。
次に、 図 34 (a) (b) は、 Vddを 0. 7 Vに固定し、 Th (二 T 1) を 10 Opsから 130 Opsまで変ィ匕させた場合の、 LB CMOSインバ一夕回 路の遅延と消費電力のシミュレーション結果である。 また、 図 35 (a) (b) は、 Th ( = T 1) を 100 p sから 1300 p sまで変化させた場合の、 LB CMOSインバー夕回路のエネルギーとエネルギー遅延積の変化である。
図からわかるように、 T h ( = T 1 ) が 700 p以上では、 遅延はほぼ変化せ ず、 消費電力の僅かな増加があるのみであり、 エネルギーとエネルギー遅延積も ほんの僅かしか増えない。 従って、 保持時間: Th (·=Τ1) を 70 Opsに固 定しても、 LB CMO Sインバー夕回路にはィンバ一夕の充放電に必要な電荷が 十分に供給しており、 図 28から図 33の結論はそのまま一般化できると考える c 以上のように、 本実施の形態にかかる LB CM OSは、 4端子の nチャネルと pチャネルの M〇 Sトランジスタと、 その各々に構造的に内在する npnと pn pのラティラル 'バイポーラ ' トランジスタからなる CMOSと、 2つの電流源 で構成され、 MOSトランジスタ動作とバイポーラトランジスタ動作との混成モ —ドで動作する。 このため、 CMOSを構成する MOSトランジスタの駆動能力 が大幅に向上する。
このィンバ一夕回路では、 スイッチング時にのみ高速に充放電を行うことによ り、 動作が高速で、 かつ低エネルギーの CMOS集積回路が実現できる。 具体的 には、 2つの MO Sトランジスタに内在するバイポーラトランジスタのベース端 子を制御して、 CMOSインバー夕回路の入力電圧のスィヅチングに同期して、 一方の MOSトランジスタのベース端子に順方向電流を流し、 これを電流増幅率 倍したコレクタ電流を引き出して駆動力を大幅に増やす。 同時に、 他方の MOS トランジスタのベース端子には電流を流さないようにする。 また、 CMOSイン バー夕回路が定常状態にある場合は、 双方のベース端子に電流を流さないように する。
また、 従来の CMO S標準セル■ラィブラリにおいて、 高い駆.動力を必要とす る標準セルの出力に対し、 かかる混成モードの L B CMO Sを組み込む設計手法 を採ることができる。 即ち、 CMOS標準セル 'ライブラリでは、 配泉 RCゃフ アンァゥト容量の大きな負荷をスィツチング出来る駆動能力の高い標準セルも取 り揃えなければならない。 そこで、 順方向ベース電流を流してそれを電流増幅率 倍したドレイン電流を引き出して駆動力を上げた混成モードの LB C M〇 Sをライ ブラリに準備する。 このように、 従来の低消費電力である CMOS標準セルと、 高速で低エネルギーな本実施の形態にかかる LBCMO Sを併用して使うことによ り、 画期的な CM〇 S標準セル ·ライブラリが実現する。 例えば、 クリティカル パス上で大きな負荷を持つ論理ゲートや、 バスの駆動回路、 ブロックの出力回路 などの標準セルの出力に、 かかる LB CMOSを追加する。 ·
特に、 0. 35 mの CMOSプロセスを使用する場合、 Vdd=l. 0Vと して、 電流増幅率が 100のラティラル 'バイポーラ動作を仮定すると、 この混 成モードの L B C M 0 Sは、 通常の CMOSに比べて、 動作速度が 20倍速くな り、 エネルギーも 1/16となる。 このように、 本実施の形態にかかる LB CM 〇Sでは、 遅延時間を大幅に減らし、 同時に大幅な低エネルギー化を達成できる。

Claims

請 求 の 範 囲
1. nチャネル MO S Sトランジスタとを含むィ ンバ一夕回路であって、
該 nチャネル MOSトランジスタ及び該 pチャネル MO Sトランジスタのゲー トに接続されたゲート入力端子 V i nと、
該 nチャネル MOSトランジスタ及び該 pチャネル MO Sトランジスタのドレ ィンに接続された出力端子 V outと、
該 nチャネル MOSトランジスタの p型サブストレートに接続された p型べ一 ス端子と、
該 Pチャネル MOSトランジスタの n型サブストレ一卜に接続された n型べ一 ス端子の 4つの端子を含み、
該 nチャネル MOSトランジスタが、 MOSトランジスタの動作モードと、 該 nチャネル MOSトランジスタに内在する npnラティラルバイポーラトランジ ス夕の動作モ一ドとの混合モードで動作し、
該 Pチャネル MOSトランジスタが、 MOSトランジスタの動作モードと、 該 Pチャネル MO Sトランジスタに内在する p n pラティラルバイポーラトランジ ス夕の動作モードとの混合モ一ドで動作することを特徴とするラティラルバイポ —ラ CMOS集積回路。
2. 上記インバー夕回路が、 上記ゲート入力端子 Vin、 上記 p型ベース端子、 及び上記 n型ベース端子を入力端子とし、 上記出力端子 V outを出力端子とし、 ' 該ゲート入力端子 V inに入力された高レベル又は低レベルの電圧を、 反転さ , せたレベルの電圧として出力端子 Voutから出力するインバー夕回路であるこ とを特徴とする請求項 1に記載のラティラルバイポーラ CMO S集積回路。
3. 上記 nチャネル MOSトランジスタの上記 p型ベース端子に接続された電流 源 Ibpと、 上記 pチャネル MOSトランジスタの上記 n型ベース端子に接続さ れた電流源 I bnとを含み、
該電流源 I b p及び該電流源 I b nの電流は、 上記ゲート入力端子 V i nへの 入力電圧が略一定の状態で 0に維持され、 該ゲ^"ト入力端子 V i nへの入力電圧が低レベルから高レベルへにスィッチン グした場合に、 該スィツチングに同期して該電流源 I bpから該 p型ベース端子 に順方向のパルス電流を流すとともに、
該ゲ一ト入力端子 V i nへの入力電圧が高レベルから低レベルヘスィヅチング した場合に、 該スィヅチングに同期して該電流源 I bnから該 n型ベース端子に 順方向のパルス電流を流すことを特徴とする請求項 2に記載のラティラルバイポ ーラ CMOS集積回路。
4. 更に、 電圧源 Vddと接地源 Gndとを含み、
上記電流源 Ibpが、 ソース端子、 ドレイン端子及びサブストレート端子を含 むプルアップ型 pチャネル MO Sトランジスタであって、 該ドレイン端子が上記
P型べ—ス端子に接続され、 該ソース端子と該サブストレート端子が該電圧源 V d dに接続されたブルアヅプ型 pチヤネル M〇Sトランジスタからなり、
上記電流源 I b nが、 ソース端子、 ドレイン端子及びサブストレ一ト端子を含 むプルダウン.型 nチャネル MOSトランジスタであって、 該ドレイン端子が上記 n型ベース端子に接続され、 該ソース端子と該サブストレート端子が該接地源 G n dに接続されたプルダウン型 nチャネル MOSトランジスタからなることを特 徴とする請求項 3に記載のラティラルバイポーラ CMOS集積回路。
5. 上記 nチャネル M〇Sトランジスタと上記 pチャネル MOSトランジスタと を含むインバ一夕回路を、 上記 MOSトランジスタの動作モードで CM OS標準 セルとして使用し、 該 CMOS標準セルの出力に大きな負荷が接続された場合に、 上記混成モードで使用することを特徴とする請求項 1〜 4のいずれかに記載のラ " ティラルバイポーラ CMOS集積回路。
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