JPWO2004088750A1 - ラティラルバイポーラcmos集積回路 - Google Patents
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Abstract
Description
これに対して、MOSトランジスタと、それに内在するラティラル・バイポーラ・トランジスタとを混成モードで動作させる、DTMOS(Dynamic Threshold Voltage MOS)トランジスタが提案されている。DTMOSトランジスタでは、MOSトランジスタのnチャネルゲート端子への入力電圧の印加は、内在するnpnトランジスタのベース・エミッタ接合(ベース・ソース接合)での順方向電圧の印加に相当する。即ち、ゲート電圧に依存してベース電流が流れ、これを電流増幅率倍した大きなコレクタ電流が得られ、電流駆動力を大きくできる(F.Assaderaghi et al.,“A Dynamic Threshold Voltage MOSFET(DTMOS)for Very Low Voltage Operation,”IEEE Electron Device Letters,vol.15,pp.510−512,December 1994)。
しかしながら、DTMOSトランジスタでは、以下のような問題があった。即ち、Vddを0.7V以上とした場合、ベース・エミッタ間に指数関数的な順方向電流が流れるため、動作が異常となり使用できない。また、Vddを0.7Vとしても、大きな電力を消費してしまう。更に、Vddを0.7V以下とすると、電流駆動力が低下するとともに、無視できない程度の順方向電流が流れてしまう。
即ち、本発明は、nチャネルMOSトランジスタとpチャネルMOSトランジスタとを含むインバータ回路であって、該nチャネルMOSトランジスタ及び該pチャネルMOSトランジスタのゲートに接続されたゲート入力端子Vinと、該nチャネルMOSトランジスタ及び該pチャネルMOSトランジスタのドレインに接続された出力端子Voutと、該nチャネルMOSトランジスタのp型サブストレートに接続されたp型ベース端子と、該pチャネルMOSトランジスタのn型サブストレートに接続されたn型ベース端子の4つの端子を含み、該nチャネルMOSトランジスタが、MOSトランジスタの動作モードと、該nチャネルMOSトランジスタに内在するnpnラティラルバイポーラトランジスタの動作モードとの混合モードで動作し、該pチャネルMOSトランジスタが、MOSトランジスタの動作モードと、該pチャネルMOSトランジスタに内在するpnpラティラルバイポーラトランジスタの動作モードとの混合モードで動作することを特徴とするラティラルバイポーラCMOS集積回路である。
従来の3端子のDTMOSは、消費電力が大きく、Vddが0.7V以上で使えないという問題点を有する一方で、ラティラル・バイポーラ・トランジスタ動作の電流駆動力により極めて高速であるという優れた特徴を持っていた。そこで、本発明は、その駆動力を活用する立場で、SOIを前提としたMOSトランジスタと、構造的に内在するラティラル・バイポーラ・トランジスタとを、混成した4端子素子として扱う集積回路を提供するものである。
また、本発明は、上記インバータ回路が、上記ゲート入力端子Vin、上記p型ベース端子、及び上記n型ベース端子を入力端子とし、上記出力端子Voutを出力端子とし、該ゲート入力端子Vinに入力された高レベル又は低レベルの電圧を、反転させたレベルの電圧として出力端子Voutから出力するインバータ回路であることを特徴とするラティラルバイポーラCMOS集積回路でもある。
また、本発明は、上記nチャネルMOSトランジスタの上記p型ベース端子に接続された電流源Ibpと、上記pチャネルMOSトランジスタの上記n型ベース端子に接続された電流源Ibnとを含み、該電流源Ibp及び該電流源Ibnの電流は、上記ゲート入力端子Vinへの入力電圧が略一定の状態で0に維持され、該ゲート入力端子Vinへの入力電圧が低レベルから高レベルへにスイッチングした場合に、該スイッチングに同期して該電流源Ibpから該p型ベース端子に順方向のパルス電流を流すとともに、該ゲート入力端子Vinへの入力電圧が高レベルから低レベルへスイッチングした場合に、該スイッチングに同期して該電流源Ibnから該n型ベース端子に順方向のパルス電流を流すことを特徴とするラティラルバイポーラCMOS集積回路でもある。
更に、本発明は、電圧源Vddと接地源Gndとを含み、上記電流源Ibpが、ソース端子、ドレイン端子及びサブストレート端子を含むプルアップ型pチャネルMOSトランジスタであって、該ドレイン端子が上記p型ベース端子に接続され、該ソース端子と該サブストレート端子が該電圧源Vddに接続されたプルアップ型pチャネルMOSトランジスタからなり、上記電流源Ibnが、ソース端子、ドレイン端子及びサブストレート端子を含むプルダウン型nチャネルMOSトランジスタであって、該ドレイン端子が上記n型ベース端子に接続され、該ソース端子と該サブストレート端子が該接地源Gndに接続されたプルダウン型nチャネルMOSトランジスタからなることを特徴とするラティラルバイポーラCMOS集積回路でもある。
更に、本発明は、上記nチャネルMOSトランジスタと上記pチャネルMOSトランジスタとを含むインバータ回路を、上記MOSトランジスタの動作モードでCMOS標準セルとして使用し、該CMOS標準セルの出力に大きな負荷が接続された場合に、上記混成モードで使用することを特徴とするラティラルバイポーラCMOS集積回路でもある。
以上の説明から明らかなように、本発明にかかるラティラル・バイポーラCMOS集積回路では、4端子のnチャネルとpチャネルのMOSトランジスタと、その各々に構造的に内在するnpnとpnpのラティラル・バイポーラ・トランジスタを混成モードで動作させて、インバータ回路のスイッチング時にのみ高速充放電を行い、高速動作が可能で、かつ低エネルギーのラティラル・バイポーラCMOS集積回路を実現できる。
図2は、本実施の形態にかかるラティラルバイポーラCMOSインバータ回路(LBCMOS)の等価回路図である。
図3は、nチャネルMOSトランジスタの等価回路図である。
図4は、pチャネルMOSトランジスタの等価回路図である。
図5は、本実施の形態にかかるLBCMOSのレイアウト図である。
図6は、入力電圧と、Ibp、Ibnから供給される電流の波形である。
図7は、本実施の形態にかかるラティラルバイポーラCMOSインバータ回路(LBCMOS)の等価回路図である。
図8は、本実施の形態にかかるLBCMOSのレイアウト図である。
図9は、入力電圧と、ゲート電圧Vp、Vnの波形である。
図10は、比較例にかかる従来のDTMOSの等価回路図である。
図11は、nチャネルDTMOSの等価回路図である。
図12は、pチャネルDTMOSの等価回路図である。
図13は、入力電圧のパルス波形である。
図14は、Vgsを変化させた場合の、nチャネルDTMOSの電流Ids−電圧Vds特性である。
図15は、|Vgs|を変化させた場合の、pチャネルDTMOSの電流|Ids|−電圧|Vds|特性である。
図16は、DTCMOSの遅延と消費電力である。
図17は、DTCMOSのエネルギーとエネルギー遅延積である。
図18は、Vbe=0.7Vに固定し、Vgsを変化させた場合の、nチャネルLBMOSの電流Ids−電圧Vds特性である。
図19は、Vbe=0.7V、Vds=1.0Vに固定した場合の、nチャネルLBMOSの電流Ids−電圧Vgs特性である。
図20は、|Vbe|=0.7Vに固定し、|Vgs|を変化させた場合の、nチャネルLBMOSの電流|Ids|−電圧|Vds|特性である。
図21は、|Vbe|=0.7V、|Vds|=1.0Vに固定した場合の、pチャネルLBMOSの電流|Ids|−電圧|Vgs|特性である。
図22は、LBCMOSインバータ回路の遅延と消費電力に関して、CMOS、DTCMOSとの比較である。
図23は、LBCMOSインバータ回路のエネルギーとエネルギー遅延積に関して、CMOS、DTCMOSとの比較である。
図24は、LBCMOSインバータ回路の遅延と消費電力に関して、CMOSとの比較である。
図25は、LBCMOSインバータ回路のエネルギーとエネルギー遅延積に関して、CMOSとの比較である。
図26は、LBCMOSインバータ回路の遅延と消費電力である。
図27は、LBCMOSインバータ回路のエネルギーとエネルギー遅延積である。
図28は、LBCMOSインバータ回路の遅延と消費電力である。
図29は、LBCMOSインバータ回路のエネルギーとエネルギー遅延積である。
図30は、LBCMOSインバータ回路の遅延と消費電力である。
図31は、LBCMOSインバータのエネルギーとエネルギー遅延積である。
図32は、LBCMOSインバータ回路の遅延と消費電力である。
図33は、LBCMOSインバータ回路のエネルギーとエネルギー遅延積である。
図34は、LBCMOSインバータ回路の遅延と消費電力である。
図35は、LBCMOSインバータ回路のエネルギーとエネルギー遅延積である。
LBCMOS100は、シリコン基板1を含む。シリコン基板1の上には、酸化シリコンの埋め込み酸化膜2を介してnチャネルMOSトランジスタ10とpチャネルMOSトランジスタ20とが設けられている。
nチャネルMOSトランジスタ10は、p型サブストレート領域11とその両側に設けられたn型ソース領域12、n型ドレイン領域13を有する。これらの領域11、12、13は、シリコンから形成される。p型サブストレート領域11は、部分的空乏層14が生じる膜厚、および不純物濃度に設計される。
p型サブストレート領域11の上には、酸化シリコンからなるゲート絶縁膜15を介して多結晶シリコンからなるゲート電極16が設けられている。ゲート電極16に電圧を印加することにより、p型サブストレート領域11にnチャネル(反転層)17が形成される。
更に、埋め込み酸化膜2の上には、pチャネルMOSトランジスタ20が設けられる。pチャネルMOSトランジスタ20は、nチャネルMOSトランジスタ10とほぼ同じ構造を有する。埋め込み酸化膜2上に、n型サブストレート領域21とそれを挟むp型ソース領域22、p型ドレイン領域23を有し、更に、n型サブストレート領域21の上には、ゲート絶縁膜25を介してゲート電極26が設けられている。n型サブストレート領域21には、部分的空乏層24が形成されるとともに、ゲート電極26に電圧を印加することによりpチャネル27が形成される。
なお、LBCMOSの作製には、シリコン基板1、埋め込み酸化膜2およびシリコン膜からなるSOI(Silicon On Insulator)基板を用いることが好ましい。
図1から明らかなように、例えば、nチャネルMOSトランジスタ10は、一般的なMOSトランジスタ構造を有すると共に、n型ソース領域12、部分的空空乏層14以外のp型サブストレート領域11、n型ドレイン領域13が、内在したnpn構造のラティラル・バイポーラ・トランジスタとなっている。
このように、nチャネルMOSトランジスタ10は、MOSトランジスタの動作モードと、バイポーラトランジスタの動作モードが混ったモード(混成モード)で動作する。これは、pチャネルMOSトランジスタ20についても同様である。なお、混成モードの詳細については後述する。
図2は、全体が200で表される、本実施の形態にかかるラティラル・バイポーラ・CMOSインバータ回路(LBCMOS)の等価回路図である。LBCMOS200では、nチャネルMOSトランジスタ210とpチャネルMOSトランジスタ220が、CMOSインバータ構造となるように接続されている。即ち、両トランジスタ210、220のゲート、ドレインが、それぞれ、入力端子Vin、出力端子Voutに接続されている。また、pチャネルMOSトランジスタ220のソースが電圧源Vddに、nチャネルMOSトランジスタ210のソースが接地源Gndに、それぞれ接続されている。
LBCMOS200は、更に、2つの電流源Ibn230、Ibp240を含む。電流源Ibn230は、pチャネルMOSトランジスタ220のn型サブストレート領域(ベース)に接続されたサブストレート端子(Sub)に接続され、かかるサブストレート端子に順方向電流を流す。一方、電流源Ibp240は、nチャネルMOSトランジスタ10のp型サブストレート領域(ベース)に接続されたサブストレート端子(Sub)との間に接続され、同じくサブストレート端子に順方向電流を流す。
図3は、LBCMOS200に含まれ、内在するnpnラティラル・バイポーラ・トランジスタと混成した動作を行う4端子のnチャネルMOSトランジスタ210の等価回路図である。このトランジスタを、nチャネルLBMOS素子と呼ぶ。また、図4は、4端子のpチャネルMOSトランジスタ220の等価回路図である。
図3、4から明らかなように、MOSトランジスタ210、220のソース、ドレインは、内在するバイポーラトランジスタのエミッタ、コレクタを兼ねている。また、バイポーラトランジスタのベース領域には、サブストレート(ベース)端子が接続されている。
図5は、LBCMOS200のレイアウト図である。
LBCMOS200において、チャネル幅は、λデザインルールで、nチャネルの最小幅:Wn=6λとpチャネルの最小幅:Wp=12λである。例えば、λ=0.175μmとすると、最小寸法が、Wn=1.05μm、Wp=2.1μmとなる。
図5では、電流源Ibp、Ibnの入力端子をサブストレート・コンタクトで示し、nウエルとpウエルの分離間隔は6λと仮定した。
図6は、LBCMOSを混成モードで動作させる場合の、入力端子Vinに対する入力電圧と、電流源Ibp、Ibnから供給される電流の波形である。
図6に示すように、まず、入力端子Vinへの入力電圧が、低レベル(Gnd電位)から高レベル(Vdd)にスイッチングする。スイッチング(立ち上がり)に必要な時間は150psである。かかる入力電圧のスイッチングに同期して、Ibpからnpnラティラル・バイポーラ・トランジスタのp型サブストレート(ベース)端子に順方向電流を供給する。
このように、インバータ回路の入力電圧が低レベルから高レベルに変化してスイッチングする場合にのみ同期して、電流源Ibpが、最大電流値がImaxである台形の電流パルスをベース電流として流すことにより、npnラティラル・バイポーラ・トランジスタにおいて大きなコレクタ電流を引き出し、nチャネルMOSのスイッチング速度を加速できる。一方、かかるタイミングでは、pnpラティラル・バイポーラ・トランジスタのベース(n)・エミッタ(ソース)接合は零バイアスとして電流を流さない。
同様に、pnpラティラル・バイポーラ・トランジスタのn型サブストレート(ベース)端子へ順方向電流を供給する電流源Ibnは、インバータ回路の入力電圧が、高レベルから低レベルにスイッチングする場合(スイッチング時間は150ps)にのみ同期して、最大電流が高さImaxである台形の電流パルスをベース電流として流す。これにより、pnpラティラル・バイポーラ・トランジスタにおいて、大きなコレクタ電流を引き出して、pチャネルMOSのスイッチング速度を加速できる。一方、かかるタイミングでは、npnラティラル・バイポーラ・トランジスタのベース(p)・エミッタ(ソース)接合は零バイアスにして電流を流さない。
更に、インバータ回路が定常状態にある時、即ち、入力電圧が、高レベル又は低レベルで略一定している時は、双方のラティラル・バイポーラ・トランジスタのベース・エミッタ接合は零バイアスに印加され、いずれにおいてもベース電流は流れない。
以上の説明から明らかなように、本実施の形態にかかるLBCMOSでは、インバータ回路を構成する一方のトランジスタがオン状態で、かつ高速に動作して消費電力が上っても、他方のトランジスタはオフ状態で電力を消費しない。更に、かかる消費電力の増加を、遅延の減少量が上回ることにより、LBCMOS全体の動作に必要なエネルギーを低減できる。
なお、入力端子Vinへの入力電圧のスイッチング(立ち上り、立ち下り)時間を、それぞれ150psとしているが、これは、最小寸法のトランジスタ幅を有するリングオシレータの回路シミュレーション波形から採用した値である。また、IbpとIbnの立ち上り時間(≒立ち下り時間)を、それぞれ50psと100psとしているが、これは、nチャネル/pチャネルMOSトランジスタ幅の比、即ち、ゲート容量の比が1:2であることに対応させたものである。これは、後述のLBCMOS300においても同様である。
図7は、全体が300で表される、本実施の形態にかかるラティラル・バイポーラ・CMOS(LBCMOS)インバータ回路の等価回路図である。
LBCMOS300は、LBCMOS200と同様に、nチャネルMOSトランジスタ310とpチャネルMOSトランジスタ320が、CMOS構造となるように接続されている。2種類の電流源には、LBCMOS200とは異なり、例えばλ=0.175μmとして、Wp=12λ=2.1μmのプルアップpチャネルMOSトランジスタ330と、Wn=6λ=1.05μmのプルダウンnチャネルMOSトランジスタ340が用いられる。
MOSトランジスタ330のドレイン端子は、nチャネルMOSトランジスタ310のp型サブストレート(ベース)端子に接続され、ソース端子とサブストレート端子は、ともに電圧源Vddに接続される。同様に、MOSトランジスタ340のドレイン端子は、pチャネルMOSトランジスタ320のn型サブストレート(ベース)端子に接続され、ソース端子とサブストレート端子は、接地源Gndにそれぞれ接続される。
かかる構造で、MOSトランジスタ330のゲート電圧Vpと、MOSトランジスタ340のゲート電圧Vnを制御することにより、インバータ回路を構成する2つのMOSトランジスタ310、320のサブストレート(ベース)端子のどちらか一方に順方向電流を流す。即ち、後述するように、一方のサブストレート(ベース)端子に順方向電流を流す場合、他方のサブストレート(ベース)端子には順方向電流は流さないように制御する。
図8は、かかるLBCMOS300のレイアウトである。
図9は、LBCMOS300を混成モードで動作させる場合の、入力端子Vinに対する入力電圧と、2つの電流源のゲート電圧Vp、Vnのパルス波形である。
図9に示すように、まず、入力端子Vinへの入力電圧が、低レベル(Gnd電位)から高レベル(Vdd)にスイッチングする。スイッチング(立ち上がり)に必要な時間は150psである。かかる入力電圧のスイッチングに同期して、MOSトランジスタ330のゲート電圧Vpが、高レベル(Vdd)から低レベル(Gnd)に変化し、一定時間(Tl)経過後にまた元の高レベル(Vdd)に戻る台形のパルス電圧を与える。これにより、かかる台形波に対応した、略台形のパルス電流が、MOSトランジスタ330のドレイン端子に流れる。かかるパルス電流が、nチャネルMOSトランジスタ310に内在するnpnラティラル・バイポーラ・トランジスタのベース電流となって大きなコレクタ電流を引き出し、nチャネルMOSトランジスタ310のスイッチング速度を加速する。一方、MOSトランジスタ340のゲート電圧Vnは低レベルに維持され、トランジスタがオフ状態になるように制御する。これにより、pチャネルMOSトランジスタ320にはベース電流が流れず、オフ状態に維持される。
次に、インバータ回路の入力電圧Vinが、高レベル(Vdd)から低レベル(Gnd)にスイッチングする場合、スイッチングに同期して、MOSトランジスタ340のゲート電圧Vnが、低レベル(Gnd)から高レベル(Vdd)に変化し、一定時間(Th)経過後にまた元の低レベル(Gnd)に戻る台形状に変化する。かかるパルス電圧を与えることにより、それに対応したほぼ台形のパルス電流が、MOSトランジスタ340のドレイン端子に流れる。かかるパルス電流が、nチャネルMOSトランジスタ320の内在するpnpラティラル・バイポーラ・トランジスタのベース電流となって大きなコレクタ電流を引き出し、pチャネルMOSトランジスタ320のスイッチング速度を加速する。
一方、MOSトランジスタ330のゲート電圧Vpは高レベルに維持され、トランジスタがオフ状態になるように制御する。これにより、nチャネルMOSトランジスタ310にはベース電流が流れず、オフ状態に維持される。
更に、インバータ回路が定常状態にある時、即ち、入力電圧が、高レベル又は低レベルで略一定している時は、双方のラティラル・バイポーラ・トランジスタのベース・エミッタ接合は零バイアスに印加され、ベース電流は流れない。
このように、LBCMOS300では、LBCMOS200と同様に、インバータ回路を構成する一方のトランジスタがオン状態で、かつ高速に動作して消費電力が上っても、他方のトランジスタはオフ状態で電力を消費しない。更に、かかる消費電力の増加を、遅延の減少量が上回ることにより、LBCMOS全体の動作に必要なエネルギーを低減できる。
<比較例>
図10は、比較例であり、全体が400で表される従来構造のDTCMOS(Dynamic Threshold Voltage CMOS)インバータ回路の等価回路図である。また、図11、12は、DTCMOS400に含まれるnチャネルMOSトランジスタ(以下、「DTMOS」と呼ぶ。)410とpチャネルDTMOS420との等価回路図である。
DTCMOS400は、nチャネルDTMOS410とpチャネルDTMOS420が、CMOS構造となるように接続されている。DTMOS410、420のゲート、ドレインは、それぞれ、入力端子Vin、出力端子Voutに接続されている。また、pチャネルDTMOS420のソースが電圧源Vddに、nチャネルDTMOS410のソースが接地源Gndに、それぞれ接続されている。
また、DTCMOS400では、2つのDTMOS410、420のサブストレート(ベース)端子が入力端子Vinに接続されている。
ここで、ゲート端子とサブストレート端子とが常時接続されるnチャネルDTMOS410について説明する。nチャネルDTMOS410では、ゲート端子へ正の入力電圧の印加は、即ち、構造的に内在するnpnバイポーラトランジスタのベース・エミッタ接合に順方向電圧を印加することに相当する。この接合に印加される電圧の値、即ちゲート電圧の値に依存して、npnバイポーラトランジスタにベース電流が流れ、これを電流増幅率倍した大きなコレクター電流が流れる。しかし、ベース・エミッタ接合の電圧はビルトイン電圧以下となり、電圧源Vddもビルトイン電圧以下となる。
一方、ソース端子とドレイン端子が零バイアスの場合、nチャネルDTMOS410がオン状態でなくてもサブストレート端子(即ちベースでもあり、またゲートでもある端子)に順方向電圧が印加されれば、無視できない程度のベース電流が流れる。このため、DTCMOS400のスイッチングが起きない定常状態においても電力が消費される。
次に、図10に示されるDTCMOS400の動作について述べる。
DTCMOS400では、Wp/Wn=2となる。ここでは、0.35μmのCMOSプロセスに基き、マスク寸法のチャネル長はLn=Lp=0.35μmとし、チャネル幅はWn=1.05μm(最小チャネル幅)、Wp=2.1μmとした。
図13は、DTCMOS400を動作させる場合の、入力端子Vinからの入力電圧の波形である。ここで立ち上り時間と立ち下り時間をそれぞれ150psとしているが、これは同寸法CMOSインバータのリングオシレータの回路シミュレーション結果から求めた立ち上り時間(立ち下り時間)に相当する。
次に、nチャネルMOSとnpnバイポーラトランジスタの混成モードで動作するnチャネルDTMOS410の動作を回路シミュレーションで確認する。ここでは、0.35μmのCMOSプロセスに基づき、BSIM3v3モデルで、以下の主要パラメータを使ったシミュレーションを行った。
nチャネルMOS:
VT0(n)=0.178V
K1=0.47V1/2
K2=−0.057
φS=0.82V
μ0=550cm2/V/Sec
tOX=7nm
npnバイポーラトランジスタ:
hFE=100
IS=2×10−15A
Area=1
S.Verdonkt−Vandebroek et al.の“High−gain lateral bipolar action in a MOSFET structure,”(IEEE Trans.Electron Devices,vol.ED−38,pp.2487−2496,Nov.1991)によれば、Vddが0.6V以下の場合、DTMOSの電流増幅率hFEの測定結果は1000を越える。Vddが0.7V以上の場合に、hFEを100とした本発明の仮定は、容易に実現できると考える。
図14は、トランジスタの幅Wn=1.05μmであるnチャネルDTMOS410に対して、Vgsを0Vから0.7Vに変化させた場合の、電流Idsと電圧Vdsの関係である。
図14からわかるように、Vgs(=Vbe:ベース・エミッタ電圧)が0.7Vに到達すると、順方向ベース電流が指数関数的に急増するため、電圧と電流の関係に不連続が見られる。
続いて、pチャネルMOSとpnpバイポーラトランジスタの混成モードで動作するpチャネルDTMOS420の動作を回路シミュレーションで確認する。回路シミュレーションは、同様に、0.35μmのCMOSプロセスに基づき、BSIM3v3モデルで、以下の主要パラメータを使って行った。
pチャネルMOS:
VT0(p)=−0.238V
K1=0.45V1/2
K2=−0.03
φS=0.79V
μ0=220cm2/V/Sec
tOX=7nm
pnpバイポーラトランジスタ:
hFE=100
IS=2×10−15A
Area=2
図15は、pチャネルDTMOS420に対して、|Vgs|を0Vから0.7Vまで変化させた場合の、電流|Ids|と電圧|Vds|との関係である。図15からわかるように、|Vgs|(=|Vbe|)が0.7Vに到達すると、順方向ベース電流が指数関数的に急増するため、電圧と電流の大きな不連続が見られる。
次に、上述のDTMOS410、420を含むDTCMOS400の回路シミュレーション結果を示す。
図16(a)(b)に、負荷容量とVddとを変化させた場合の、DTCMOSインバータの遅延(出力の立ち上りと立ち下りの平均遅延をいう。以下同様。)、及び消費電力を示す。
図16(a)(b)より、遅延、消費電力共に、Vddに大きく依存していることがわかる。特に、Vdd>0.7Vでは、消費電力が急激に増加している。
図17(a)(b)に、同じく負荷容量とVddとを変化させた場合の、DTCMOSインバータのエネルギーとエネルギー遅延積を示す。エネルギーは、消費電力×遅延時間で近似できるが、消費電力の増加が遅延時間の減少を上回るため、Vdd>0.7Vではエネルギーが大きく増加する。
このエネルギーに再度、遅延を乗じた値がエネルギー遅延積であるが、エネルギー遅延積が最小となるのは、図17(b)の座標で表すと、(0.6,0)→(0.65,25)→(0.7,50)→(0.7,75)→(0.7,100)と推移する。
負荷容量≦25の場合、Vdd≦0.65Vで遅延積の値はほぼ0と見なせる。Vdd≧0.7Vにおいて、遅延積の値が増えるが、この0.7Vが増加の始まりである。これは、Vdd=0.7Vで順方向ベース電流が指数関数的に増え、この結果、電流増幅率倍したコレクタ電流が流れるためである。上述の非特許文献1では、Vddの上限を0.6Vとしているが、本発明では0.7Vと見なす。
また、図20は、pチャネルLBMOS(Wp=2.1μm)において、|Vbe|=0.7Vに固定して、|Vgs|を変化させた場合の、電流|Ids|と電圧|Vds|との関係である。また、図21は、|Vbe|=0.7V、|Vds|=1.0Vに固定した場合の、電流|Ids|と電圧|Vgs|との関係である。縦軸の電流は対数で表されており、電流が急激に増加していることがわかる。
次に、これらのnチャネルLBMOSとpチャネルLBMOSとをCMOSインバータ構造となるように接続したLBCMOSを、2種類の電流源を用いて混成モードで動作させた場合の回路シミュレーション結果について述べる。
回路シミュレーションにおいては、DTCMOSでは上限であったVdd=0.7Vの場合に、負荷容量:Cl=0.5534pF(=100×5.534fF:この値5.534fFは最小寸法のインバータ回路のゲート容量値)に対して、電流源の最大値が75μAで、その最大値の電流レベルにある時間間隔が100psであるとした電流パルス条件を設定した。
かかる電流パルス条件を用い、通常のCMOS、及び上述の比較例で述べたDTCMOSと比較した、LBCMOSインバータ回路の性能に関する回路シミュレーション実験を行った。なお、混成モードにおける電流増幅率hFEは、100とした。
表1に、かかる回路シミュレーションの結果を示す。表1では、通常のCMOS、上記比較例で説明したDTCMOS、及び本発明にかかるLBCMOSについて、遅延時間、消費電力、エネルギー、及びエネルギー遅延積について比較を行った。CMOS/LBCMOS、DTCMOS/LBCMOSは、これらの回路で得られる特性値の比を示す。なお、以下の表2〜4においても、シミュレーション結果の比較項目は同じとする。
表1に示すように、本発明にかかる混成モードで動作するLBCMOSインバータ回路は、通常のCMOSとの比較で、消費電力が18%増える。しかしながら、遅延は1/64と小さくなり、従って動作速度は64倍も高速であり、エネルギーでは1/55になる。
一方、DTCMOSとの比較では、動作速度が2.5倍、消費電力は1/60、エネルギーは1/153となる。上述のように、DTCMOSインバータ回路は、Vdd>0.7Vで異常動作を示し、Vdd=0.7Vでも消費電力が大きくなり過ぎる。
以上のように、LBCMOSインバータ回路は、3種類のインバータ回路の中で、最も高速で、かつ低エネルギーとなる。
図22(a)(b)は、負荷容量Clを0から100まで変化させた場合の、遅延、及び消費電力の変化である。また、図23(a)(b)は、負荷容量Clを0から100まで変化させた場合の、エネルギー、及びエネルギー遅延積の変化である。他の条件は、表1の場合と同dである。
これらのシミュレーション結果から、CMOSは遅延が非常に大きく、DTCMOSでは消費電力が大きいことがわかる。
DTCMOSインバータ回路では、Vddを上限の0.7Vを超えて1.0Vまで上げると、インバータ回路は異常な動作となる。しかしながら、LBCMOSのインバータ回路では、正常な動作が得られる。
表2は、Cl=100(×5.534fF)という大きな負荷容量に対して、Vddを1.0Vに固定し、電流源がImax=75μAでTh=100psの場合の、シミュレーション結果である。
表2に示すように、本発明にかかる混成モードで動作するLBCMOSインバータ回路は、通常のCMOSとの比較で、消費電力が14%増える。しかしながら、遅延は1/31と小さくなり、従って、動作速度は31倍も高速となる。また、エネルギーは1/27となる。
図24(a)(b)は、負荷容量Clを0から100まで変化させた場合の、遅延、及び消費電力の変化である。また、図25(a)(b)は、負荷容量Clを0から100まで変化させた場合の、エネルギー、及びエネルギー遅延積の変化である。他の条件は、表2の場合と同じである。
これらのシミュレーション結果から、CMOSインバータ回路は、消費電力でLBCMOSより僅かに勝るが、遅延が格段に大きくなっていることがわかる。
また、図26(a)(b)に、Imaxを50μAから200μAまで変化させたLBCMOSインバータの遅延と消費電力の変化である。また、図27(a)(b)は、同じく、Imaxを50μAから200μAまで変化させたLBCMOSインバータのエネルギーとエネルギー遅延積の変化である。ここで、Imaxは、電流源Ibpから供給される最大電流値である(図6参照)。
図26(a)より、Imaxが75μA以下では遅延の変化が急激であるが、75μA以下では緩やかな変化となることがわかる。従って、nチャネルLBMOSのベース端子には、Ibpから、Imax(=75μA)×200psの台形面積に相当する電荷を供給すれば、十分な高速スイッチングが得られることがわかる。
次に、プルアップ/プルダウンMOSトランジスタを2種類の電流源として使用したLBCMOSを混成モードで動作させた場合の回路シミュレーション結果について述べる。
かかる回路シミュレーションでは、Vdd=0.7Vの場合に、負荷容量Cl=0.5534pF(=100×5.534fF)に対して、プルアップ/プルダウンMOS(nチャネルMOS/pチャネルMOS)のゲート入力電圧Vp、Vnの、高レベル/低レベルのスイッチングの間隔が、共に700psであるとした電圧パルス条件を設定した。
かかる電流パルス条件を用い、通常のCMOS、及び上述の比較例で述べたDTCMOSと比較した、LBCMOSインバータ回路の性能に関する回路シミュレーション実験を行った。なお、混成モードにおける電流増幅率hFEは、同じく100とした。
表3に、かかる回路シミュレーションの結果を示す。表3では、通常のCMOS、上記比較例で説明したDTCMOS、及び本発明にかかるLBCMOSについて、遅延時間、消費電力、エネルギー、及びエネルギー遅延積について比較を行った。CMOS/LBCMOS、DTCMOS/LBCMOSは、これらの回路で得られる特性値の比を示す。
表3に示すように、本発明にかかる混成モードで動作するLBCMOSインバータ回路は、通常のCMOSとの比較で、消費電力が12%増える。しかしながら、遅延は1/6弱となり、従って、動作速度は6倍強と高速となる。また、エネルギーも1/6強となった。
一方、DTCMOSと比較すると、動作速度は1/4倍と遅くなるが、消費電力は1/61となり、また、エネルギーは1/15となった。なお、かかる条件において、DTCMOSは消費電力が非常に大きく、実際の使用することは困難である。
図28(a)(b)は、負荷容量Clを0から100まで変化させた場合の、遅延、及び消費電力の変化である。また、図29(a)(b)は、負荷容量Clを0から100まで変化させた場合の、エネルギー、及びエネルギー遅延積の変化である。他の条件は、表3の場合と同じである。
これらのシミュレーション結果から、CMOSインバータ回路では遅延が大きく、DTCMOSインバータ回路では消費電力が非常に大きいことがわかる。
DTCMOSインバータ回路では、Vddを上限の0.7Vを超えると、インバータ回路は異常な動作となる。しかしながら、LBCMOSのインバータ回路では、正常な動作が得られる。
表4は、Vddを1.0Vに固定し、Cl=100(×5.534fF)で、パルス電圧の保持時間:Th=Tl=700psの場合の、シミュレーション結果である。
表4に示すように、本発明にかかる混成モードで動作するLBCMOSインバータ回路は、通常のCMOSとの比較で、消費電力が27%増える。しかしながら、遅延は1/20となり、従って、動作速度が20倍と高速となる。また、エネルギーは、1/16となる。
図30(a)(b)は、負荷容量Clを0から100まで変化させた場合の、遅延、及び消費電力の変化である。また、図31(a)(b)は、負荷容量Clを0から100まで変化させた場合の、エネルギー、及びエネルギー遅延積の変化である。他の条件は、表4の場合と同じである。
これらのシミュレーション結果から、CMOSインバータ回路は、消費電力でLBCMOSより僅かに勝るが、遅延は大きくなっていることわかる。
図32(a)(b)は、パルス電圧の保持時間:Th(=Tl)を700psに固定し、Vddを0.7Vから1.1Vまで変化させた場合の、LBCMOSインバータ回路の遅延と消費電力の変化である。また、図33(a)(b)は、同様の条件で、Vddを0.7Vから1.1Vまで変化させた場合の、エネルギーとエネルギー遅延積の変化である。
これらの図から明らかなように、Vddを上げると遅延減少効果が大きくなり、Vdd=1.1Vとなってもエネルギー遅延積は最小値に到達しない。
次に、図34(a)(b)は、Vddを0.7Vに固定し、Th(=Tl)を100psから1300psまで変化させた場合の、LBCMOSインバータ回路の遅延と消費電力のシミュレーション結果である。また、図35(a)(b)は、Th(=Tl)を100psから1300psまで変化させた場合の、LBCMOSインバータ回路のエネルギーとエネルギー遅延積の変化である。
図からわかるように、Th(=Tl)が700p以上では、遅延はほぼ変化せず、消費電力の僅かな増加があるのみであり、エネルギーとエネルギー遅延積もほんの僅かしか増えない。従って、保持時間:Th(=Tl)を700psに固定しても、LBCMOSインバータ回路にはインバータの充放電に必要な電荷が十分に供給しており、図28から図33の結論はそのまま一般化できると考える。
以上のように、本実施の形態にかかるLBCMOSは、4端子のnチャネルとpチャネルのMOSトランジスタと、その各々に構造的に内在するnpnとpnpのラティラル・バイポーラ・トランジスタからなるCMOSと、2つの電流源で構成され、MOSトランジスタ動作とバイポーラトランジスタ動作との混成モードで動作する。このため、CMOSを構成するMOSトランジスタの駆動能力が大幅に向上する。
このインバータ回路では、スイッチング時にのみ高速に充放電を行うことにより、動作が高速で、かつ低エネルギーのCMOS集積回路が実現できる。具体的には、2つのMOSトランジスタに内在するバイポーラトランジスタのベース端子を制御して、CMOSインバータ回路の入力電圧のスイッチングに同期して、一方のMOSトランジスタのベース端子に順方向電流を流し、これを電流増幅率倍したコレクタ電流を引き出して駆動力を大幅に増やす。同時に、他方のMOSトランジスタのベース端子には電流を流さないようにする。また、CMOSインバータ回路が定常状態にある場合は、双方のベース端子に電流を流さないようにする。
また、従来のCMOS標準セル・ライブラリにおいて、高い駆動力を必要とする標準セルの出力に対し、かかる混成モードのLBCMOSを組み込む設計手法を採ることができる。即ち、CMOS標準セル・ライブラリでは、配線RCやファンアウト容量の大きな負荷をスイッチング出来る駆動能力の高い標準セルも取り揃えなければならない。そこで、順方向ベース電流を流してそれを電流増幅率倍したドレイン電流を引き出して駆動力を上げた混成モードのLBCMOSをライブラリに準備する。このように、従来の低消費電力であるCMOS標準セルと、高速で低エネルギーな本実施の形態にかかるLBCMOSを併用して使うことにより、画期的なCMOS標準セル・ライブラリが実現する。例えば、クリティカルパス上で大きな負荷を持つ論理ゲートや、バスの駆動回路、ブロックの出力回路などの標準セルの出力に、かかるLBCMOSを追加する。
特に、0.35μmのCMOSプロセスを使用する場合、Vdd=1.0Vとして、電流増幅率が100のラティラル・バイポーラ動作を仮定すると、この混成モードのLBCMOSは、通常のCMOSに比べて、動作速度が20倍速くなり、エネルギーも1/16となる。このように、本実施の形態にかかるLBCMOSでは、遅延時間を大幅に減らし、同時に大幅な低エネルギー化を達成できる。
Claims (5)
- nチャネルMOSトランジスタとpチャネルMOSトランジスタとを含むインバータ回路であって、
該nチャネルMOSトランジスタ及び該pチャネルMOSトランジスタのゲートに接続されたゲート入力端子Vinと、
該nチャネルMOSトランジスタ及び該pチャネルMOSトランジスタのドレインに接続された出力端子Voutと、
該nチャネルMOSトランジスタのp型サブストレートに接続されたp型ベース端子と、
該pチャネルMOSトランジスタのn型サブストレートに接続されたn型ベース端子の4つの端子を含み、
該nチャネルMOSトランジスタが、MOSトランジスタの動作モードと、該nチャネルMOSトランジスタに内在するnpnラティラルバイポーラトランジスタの動作モードとの混合モードで動作し、
該pチャネルMOSトランジスタが、MOSトランジスタの動作モードと、該pチャネルMOSトランジスタに内在するpnpラティラルバイポーラトランジスタの動作モードとの混合モードで動作することを特徴とするラティラルバイポーラCMOS集積回路。 - 上記インバータ回路が、上記ゲート入力端子Vin、上記p型ベース端子、及び上記n型ベース端子を入力端子とし、上記出力端子Voutを出力端子とし、
該ゲート入力端子Vinに入力された高レベル又は低レベルの電圧を、反転させたレベルの電圧として出力端子Voutから出力するインバータ回路であることを特徴とする請求項1に記載のラティラルバイポーラCMOS集積回路。 - 上記nチャネルMOSトランジスタの上記p型ベース端子に接続された電流源Ibpと、上記pチャネルMOSトランジスタの上記n型ベース端子に接続された電流源Ibnとを含み、
該電流源Ibp及び該電流源Ibnの電流は、上記ゲート入力端子Vinへの入力電圧が略一定の状態で0に維持され、
該ゲート入力端子Vinへの入力電圧が低レベルから高レベルへにスイッチングした場合に、該スイッチングに同期して該電流源Ibpから該p型ベース端子に順方向のパルス電流を流すとともに、
該ゲート入力端子Vinへの入力電圧が高レベルから低レベルへスイッチングした場合に、該スイッチングに同期して該電流源Ibnから該n型ベース端子に順方向のパルス電流を流すことを特徴とする請求項2に記載のラティラルバイポーラCMOS集積回路。 - 更に、電圧源Vddと接地源Gndとを含み、
上記電流源Ibpが、ソース端子、ドレイン端子及びサブストレート端子を含むプルアップ型pチャネルMOSトランジスタであって、該ドレイン端子が上記p型ベース端子に接続され、該ソース端子と該サブストレート端子が該電圧源Vddに接続されたプルアップ型pチャネルMOSトランジスタからなり、
上記電流源Ibnが、ソース端子、ドレイン端子及びサブストレート端子を含むプルダウン型nチャネルMOSトランジスタであって、該ドレイン端子が上記n型ベース端子に接続され、該ソース端子と該サブストレート端子が該接地源Gndに接続されたプルダウン型nチャネルMOSトランジスタからなることを特徴とする請求項3に記載のラティラルバイポーラCMOS集積回路。 - 上記nチャネルMOSトランジスタと上記pチャネルMOSトランジスタとを含むインバータ回路を、上記MOSトランジスタの動作モードでCMOS標準セルとして使用し、該CMOS標準セルの出力に大きな負荷が接続された場合に、上記混成モードで使用することを特徴とする請求項1〜4のいずれかに記載のラティラルバイポーラCMOS集積回路。
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US10177566B2 (en) | 2016-06-21 | 2019-01-08 | Analog Devices, Inc. | Apparatus and methods for actively-controlled trigger and latch release thyristor |
US10734806B2 (en) | 2016-07-21 | 2020-08-04 | Analog Devices, Inc. | High voltage clamps with transient activation and activation release control |
US10861845B2 (en) | 2016-12-06 | 2020-12-08 | Analog Devices, Inc. | Active interface resistance modulation switch |
US11387648B2 (en) | 2019-01-10 | 2022-07-12 | Analog Devices International Unlimited Company | Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61289658A (ja) * | 1985-06-18 | 1986-12-19 | Fujitsu Ltd | 半導体集積回路 |
JPH1027859A (ja) * | 1996-07-09 | 1998-01-27 | Yamaha Corp | 複合半導体素子 |
JPH10189957A (ja) * | 1996-12-26 | 1998-07-21 | Mitsubishi Electric Corp | 半導体集積回路 |
JP2000332132A (ja) * | 1999-04-20 | 2000-11-30 | Internatl Business Mach Corp <Ibm> | 本体スイッチ式soi(絶縁体上シリコン)回路及びその形成方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69328743T2 (de) * | 1992-03-30 | 2000-09-07 | Mitsubishi Electric Corp | Halbleiteranordnung |
KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
US5543650A (en) * | 1995-01-12 | 1996-08-06 | International Business Machines Corporation | Electrostatic discharge protection circuit employing a mosfet device |
JP3175521B2 (ja) * | 1995-01-27 | 2001-06-11 | 日本電気株式会社 | シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路 |
JP3682801B2 (ja) * | 1995-06-22 | 2005-08-17 | 株式会社デンソー | スイッチ回路 |
JP2917957B2 (ja) * | 1997-02-14 | 1999-07-12 | 日本電気株式会社 | 発振回路および遅延回路 |
US6249027B1 (en) * | 1998-06-08 | 2001-06-19 | Sun Microsystems, Inc. | Partially depleted SOI device having a dedicated single body bias means |
US6147508A (en) * | 1998-08-20 | 2000-11-14 | International Business Machines Corp. | Power consumption control mechanism and method therefor |
KR100353471B1 (ko) * | 1998-12-23 | 2002-11-18 | 주식회사 하이닉스반도체 | 데이터 센스 앰프 |
US6246027B1 (en) * | 1999-10-28 | 2001-06-12 | Vivette Griffiths | Electrically heated tool for cutting hair |
US6864539B2 (en) * | 2002-07-19 | 2005-03-08 | Semiconductor Technology Academic Research Center | Semiconductor integrated circuit device having body biasing circuit for generating forward well bias voltage of suitable level by using simple circuitry |
-
2004
- 2004-03-11 EP EP04719623A patent/EP1617477A4/en not_active Withdrawn
- 2004-03-11 US US10/551,266 patent/US20070096219A1/en not_active Abandoned
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61289658A (ja) * | 1985-06-18 | 1986-12-19 | Fujitsu Ltd | 半導体集積回路 |
JPH1027859A (ja) * | 1996-07-09 | 1998-01-27 | Yamaha Corp | 複合半導体素子 |
JPH10189957A (ja) * | 1996-12-26 | 1998-07-21 | Mitsubishi Electric Corp | 半導体集積回路 |
JP2000332132A (ja) * | 1999-04-20 | 2000-11-30 | Internatl Business Mach Corp <Ibm> | 本体スイッチ式soi(絶縁体上シリコン)回路及びその形成方法 |
Also Published As
Publication number | Publication date |
---|---|
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