JPH10189957A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH10189957A
JPH10189957A JP8347385A JP34738596A JPH10189957A JP H10189957 A JPH10189957 A JP H10189957A JP 8347385 A JP8347385 A JP 8347385A JP 34738596 A JP34738596 A JP 34738596A JP H10189957 A JPH10189957 A JP H10189957A
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JP
Japan
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potential
mos transistor
circuit
signal
channel mos
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Application number
JP8347385A
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English (en)
Inventor
Kenichi Shimomura
研一 下邨
Hiroki Shimano
裕樹 島野
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/378—Contact regions to the substrate regions

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 低い電源電圧下でも高速動作と低消費電力を
両立する半導体集積回路を提供する。 【解決手段】 本発明の半導体集積回路は、基板部の電
位を制御する基板電位制御端子を備えるＭＯＳトランジ
スタと、当該ＭＯＳトランジスタの入力信号の立ち上が
り及び立ち下がりタイミングに応じて、該ＭＯＳトラン
ジスタの基板電位制御端子の電位を、該ＭＯＳトランジ
スタのしきい値が低くなる方向に、所定の期間、パルス
状に変化させる制御回路とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関する。
【０００２】
【従来の技術】現在、携帯電話や携帯情報端末などの携
帯機器市場が急速に立ち上がりつつある。携帯機器にお
いても半導体はキーパーツとして重要であり、特に携帯
機器の場合、バッテリー駆動で使用することから、低電
源電圧においても高速に動作すること、なおかつ低消費
電力であることが強く求められる。通常、電源電圧が低
くなるとトランジスタのしきい値電圧が相対的に高くな
るため、回路動作が急激に遅くなる。これを避けるため
トランジスタのしきい値電圧を下げると、トランジスタ
のオフ時のリーク電流が増加するため回路の消費電力が
増加する。相反する２つの要求を同時に満たすため、以
下の２つの回路手法が提案されている。第１の手法は、
１９９６年の国際固体素子回路会議(ＩＳＳＣＣ'９６)
ダイジェスト１６６〜１６７ページの「Ａ ０．９Ｖ
１５０ＭＨz １０mＷ ４mm2２−Ｄ Ｄiscrete Ｃos
ine Ｔransform Ｃore Ｐrocessor with Ｖariabl
e−Ｔhreshold−Ｖoltage Ｓcheme」に示されている手
法である。本手法は、スタンバイ時には回路動作が不要
なためトランジスタのバックノード電位を深くして実効
的なしきい値電圧を上げることで、回路の消費電力を抑
える。また、アクティブ時にはトランジスタのバックノ
ード電位を浅くして実効的なしきい値電圧を下げ、回路
を高速に動作させる。ここで、バックノード電位とは、
バルクシリコン状に形成されたＭＯＳトランジスタで
は、チャンネルの形成される基板部の電位を示し、ＳＯ
Ｉ構造のＭＯＳトランジスタでは、チャンネル領域の下
部である、ＳＯＩ層の基板部の電位を示す。以下に同じ
である。第２の手法は、文献Ｊournal of Ｓolid Ｓ
tate Ｃircuit Ｖol．３１Ｎo．４の５８６〜５９１
ページの「ＳＯＩ−ＤＲＡＭ Ｃircuit Ｔechnologies
for Ｌow Ｐower Ｈigh Ｓpeed Ｍultigiga Ｓ
cale Ｍemories」に示されているＤＲＡＭのセンス動作
を加速する手法である。通常のＤＲＡＭに備えられるセ
ンスアンプでは、センスアンプトランジスタのバックノ
ード電位がセンス開始時に必ず実効的に負となりセンス
動作が遅くなるのに対し、本手法では、センスアンプト
ランジスタのバックノード電位をソースノードに対して
相対的に高く設定して、センス初期の動作を加速するこ
とができる。
【０００３】
【発明が解決しようとする課題】しかし、上記第１の手
法では、アクティブ時には常にバックノード電位を浅く
しているため、回路全体の消費電流が増加する問題があ
った。また上記の第２の手法では、センス初期の動作し
か加速できない。さらに、センス開始以前であってもバ
ックノード電位をソースノードに対して相対的に高く設
定しているため、センスアンプトランジスタが低しきい
値化してメモリセルから読み出した電荷がロスするとい
う問題があった。
【０００４】本発明は、以上の問題点に鑑みてなされた
ものであり、低い電源電圧下でも高速動作と低消費電力
を両立する半導体集積回路を提供することを目的として
いる。
【０００５】
【課題を解決するための手段】本発明の第１の半導体集
積回路では、基板部の電位を制御する基板電位制御端子
を備えるＭＯＳトランジスタと、当該ＭＯＳトランジス
タのゲートへの入力信号の立ち上がり及び立ち下がりタ
イミングに応じて、該ＭＯＳトランジスタの基板電位制
御端子の電位を、該ＭＯＳトランジスタのしきい値が低
くなる方向に、所定の期間、パルス状に変化させる制御
回路とを備える。このように、ＭＯＳトランジスタの駆
動時に、基板電位制御端子に所定の信号を印加してしき
い値を低くすることで、回路動作が高速化する。また、
基板電位制御端子に印加する電位をパルス状に変化させ
ることで、回路全体の消費電流の増加を最小限に抑える
ことができる。
【０００６】本発明の第２の半導体集積回路では、基板
部の電位を制御する基板電位制御端子を備えるＭＯＳト
ランジスタと、当該ＭＯＳトランジスタを活性化する信
号がゲートに入力されている期間中、該ＭＯＳトランジ
スタの基板電位制御端子の電位を、該ＭＯＳトランジス
タのしきい値が低くなる方向にパルス状に変化させる制
御回路とを備える。このように、ＭＯＳトランジスタの
駆動時に、基板電位制御端子に所定の信号を印加してし
きい値を低くすることで、回路動作が高速化する。ま
た、基板電位制御端子に印加する電位をパルス状に変化
させることで、回路全体の消費電流の増加を最小限に抑
えることができる。
【０００７】本発明の第３の半導体集積回路では、基板
部の電位を制御する基板電位制御端子を備えるＭＯＳト
ランジスタを、１つ以上用いてなる演算回路と、演算回
路を作動させる制御信号を生成する制御回路と、制御信
号による演算回路の作動開始タイミングを第１のタイミ
ングとし、当該活性化された演算回路内の信号の遷移す
る最も遅いタイミングを第２のタイミングとし、第１の
タイミング及び第２のタイミングに挟まれた期間、演算
回路で用いるＭＯＳトランジスタの基板電位制御端子の
電位を、ゲートのしきい値が低くなる方向にパルス状に
変化させるバイアス制御回路とを備える。上記構成によ
り、演算回路において、演算が実行され、信号処理が行
われている間は、ＭＯＳトランジスタの基板電位制御端
子にパルス状の信号を印加してしきい値を低くすること
で、回路動作が高速化される。また、基板電位制御端子
に印加する電位をパルス状に変化させることで、回路全
体の消費電流の増加を最小限に抑えることができる。
【０００８】本発明の第４の半導体集積回路では、複数
の演算回路が、基板部の電位を制御する基板電位制御端
子を備えるＭＯＳトランジスタを用いて構成される信号
伝搬経路を介して接続してなる演算部と、各演算回路の
信号伝搬経路が信号を伝搬する期間中、当該信号伝搬経
路が備えるＭＯＳトランジスタのしきい値を低くする方
向に基板電位制御端子の電位をパルス状に変化させる制
御回路とを備える。
【０００９】本発明の第５の半導体集積回路では、基板
部の電位を制御する基板電位制御端子を備えるＭＯＳト
ランジスタを、各々使用する複数の内部回路と、外部よ
り入力される信号に基づいて、複数の内部回路の各々へ
所定の制御信号を出力すると共に、当該内部回路の備え
るＭＯＳトランジスタのしきい値を低くする方向に基板
電位制御端子の電位をパルス状に変化させる制御回路と
を備える。
【００１０】本発明の第６の半導体集積回路では、各々
基板部の電位を制御する基板電位制御端子を備えるＭＯ
Ｓトランジスタであって、第１及び第２のＮチャンネル
ＭＯＳトランジスタのソースが第１のドライブ線に共通
に接続し、第１及び第２のＰチャンネルＭＯＳトランジ
スタのソースが第２のドライブ線に共通に接続され、第
１のＮチャンネルＭＯＳトランジスタのドレイン及び第
１のＰチャンネルＭＯＳトランジスタのドレインと第２
のＮチャンネルＭＯＳトランジスタのゲート及び第２の
ＰチャンネルＭＯＳトランジスタのゲートがビット線に
共通に接続し、第２のＮチャンネルＭＯＳトランジスタ
のドレイン及び第２のＰチャンネルＭＯＳトランジスタ
のドレインと第１のＮチャンネルＭＯＳトランジスタの
ゲート及び第１のＰチャンネルＭＯＳトランジスタのゲ
ートがビット線と対をなすビット線バーに共通に接続
し、第３のＮチャンネルＭＯＳトランジスタのドレイン
が第１のドライブ線に接続し、ソースがグランド線に接
続しゲートが第１のセンス駆動信号に接続し、第３のＰ
チャンネルＭＯＳトランジスタのドレインが第２のドラ
イブ線に接続し、ソースが電源線に接続し、ゲートが第
２のセンス駆動信号に接続されてなるセンスアンプ回路
と、センスアンプ回路において、センス動作の開始に伴
い、第１及び第２のセンス駆動信号が第３のＮチャンネ
ルＭＯＳトランジスタ及び第３のＰチャンネルＭＯＳト
ランジスタを活性化した直後に、第１及び第２のＮチャ
ンネルＭＯＳトランジスタ、及び、第１及び第２のＰチ
ャンネルＭＯＳトランジスタの基板電位制御端子の電位
を、ゲートのしきい値が低くなる方向に、所定の期間だ
けパルス状に変化させると共に、上記センス動作の開始
より所定の時間が経過した後に、第３のＮチャンネルＭ
ＯＳトランジスタ及び第３のＰチャンネルＭＯＳトラン
ジスタの基板電位制御端子の電位を、しきい値が低くな
る方向に、所定の期間だけパルス状に変化させる制御回
路とを備えることを特徴とする。
【００１１】本発明の第７の半導体集積回路では、上記
第６の半導体集積回路の構成において、制御回路は、上
記センス動作の開始直後に、第１及び第２のＮチャンネ
ルＭＯＳトランジスタの基板電位制御端子の電位を、第
１及び第２のＮチャンネルＭＯＳトランジスタのソース
電位より高く、該ソース電位に該トランジスタのＰ−チ
ャンネルとＮ＋ソースドレイン間のＰＮ接合拡散電位を
加えた電位よりも低い電位に、パルス状に変え、第１及
び第２のＰチャンネルＭＯＳトランジスタの基板電位制
御端子の電位を、第１及び第２のＰチャンネルＭＯＳト
ランジスタのソース電位より低く、該ソース電位から該
トランジスタのＮ−チャンネルとＰ＋ソースドレイン間
のＰＮ接合拡散電位を差し引いた電位よりも高い電位
に、パルス状に変え、センス動作開始より所定の時間が
経過した後に、第３のＮチャンネルＭＯＳトランジスタ
の基板電位制御端子の電位を、グランド電位よりも高
く、該グランド電位に該トランジスタのＰ−チャンネル
とＮ＋ソースドレイン間のＰＮ接合拡散電位を加えた電
位よりも低く、パルス状に変え、第３のＰチャンネルＭ
ＯＳトランジスタの基板電位制御端子の電位を、電源電
位より低く、該電源電位から該トランジスタのＮ−チャ
ンネルとＰ＋ソースドレイン間のＰＮ接合拡散電位を差
し引いた電位よりも高い電位に、パルス状に変えること
を特徴とする。
【００１２】本発明の第８の半導体集積回路では、上記
第６の半導体集積回路の構成において、更に、各ＭＯＳ
トランジスタに備える基板電位制御端子の電位がグラン
ド電位にＰＮ接合拡散電位を加えた電位を越えないよう
にクランプするＰＮ接合ダイオードからなるクランプ回
路を備え、上記クランプ回路には、クランプ電流が直接
流入するグランド線を、第１及び第２のＮチャンネルＭ
ＯＳトランジスタのソースノードが第３のＮチャンネル
ＭＯＳトランジスタを介して接続するグランド線とは別
に設けることを特徴とする。
【００１３】本発明の第９の半導体集積回路では、上記
第１乃至第８の半導体集積回路の内の何れか１つにおい
て、各ＭＯＳトランジスタは、絶縁体層と前記絶縁体層
の上面に形成した単結晶シリコン膜から成るＳＯＩ基板
上に形成され、ＳＯＩ層の基板部の電位を制御すること
を特徴とする。
【００１４】本発明の第１０の半導体集積回路では、上
記第１乃至第８の半導体集積回路の内の何れか１つにお
いて、更に、各ＭＯＳトランジスタは、絶縁体層と、絶
縁体層の上面に配置された単結晶シリコン層とを含むＳ
ＯＩ基板上に、両者間にチャンネル領域を挟むように配
置されたソース領域及びドレイン領域と、上記チャンネ
ル領域上方に配置されたトランジスタ用ゲート電極と、
上記チャンネル領域と同一の不純物を含み、かつ上記チ
ャンネル領域に接続された不純物拡散領域と、当該不純
物拡散領域に接続される基板電位制御端子とを備え、該
不純物拡散領域の電位がソース領域の電位と等しい場合
に、上記チャンネル領域下の空乏層の下端が上記絶縁体
層上端近傍に届くように上記単結晶シリコン層の膜厚及
び上記チャンネル領域の不純物濃度が設定されているこ
とを特徴とする。この場合、上記不純物拡散領域の電位
をソース領域の電位に対して順方向にバイアスすること
により上記空乏層の幅が短くなり空乏層と埋め込み酸化
膜の間に中性領域が現れ、上記不純物拡散領域の電位を
ソース領域の電位に対して逆方向にバイアスすることに
より上記空乏層の幅が長くなり空乏層下端が埋め込み酸
化膜上端に到達し、上記中性領域が無くなる。
【００１５】
【発明の実施の形態】本発明の半導体集積回路は、ＭＯ
Ｓトランジスタを駆動する期間のみ、バックノード電位
を、そのしきい値が低くなる方向（以下、これを順方向
という）に変化させることを特徴とする。ここで、バッ
クノード電位とは、バルクシリコン上に形成されたＭＯ
Ｓトランジスタではトランジスタの基板部の電位を示
し、ＳＯＩ構造のＭＯＳトランジスタではトランジスタ
のＳＯＩ層の基板部の電位を示す。図１は、バルクシリ
コン上に形成したＮチャンネルＭＯＳトランジスタの構
成を示す図である。当該ＮチャンネルＭＯＳトランジス
タは、Ｐ型シリコン基板１上に周知の技術で形成された
ソース電極２、ドレイン電極３、ゲート電極４、ゲート
酸化膜５、及びＰ−ウェル６より構成される。当該ＭＯ
Ｓトランジスタを活性化する際、即ち、ゲート電極４
に"High"の信号を印加する際、Ｐ−ウェル６のバイアス
の電位ＶBの値を、しきい値を下げる方向、即ち、ソー
ス電極２又はドレイン電極３の電位に対して順方向に変
化させて、その駆動速度を加速し、回路の高速動作を実
現する。この時、バイアス電位ＶBを、必要な期間だけ
パルス状に変化させることで、回路の消費電力の増加を
最小限に抑える。また、Ｎ−ウェル７により複数のＮチ
ャンネルＭＯＳトランジスタのＰ−ウェル６を分離する
ことができるため、必要なトランジスタのみバイアス電
位ＶBを変化させることができる。なお、ＳＯＩ構造の
ＭＯＳトランジスタについては、後に図２９〜図３３を
用いて説明する。以下、添付の図面を用いて本発明の半
導体集積回路の実施の形態１〜８について順に説明す
る。
【００１６】（１）実施の形態１ 図２は、本発明の半導体集積回路の実施の形態１であ
る、ＰチャンネルＭＯＳトランジスタ１０１、Ｎチャン
ネルＭＯＳトランジスタ１０２、及び、バイアス制御回
路１０３、１０４より構成されるＣＭＯＳインバータ回
路１００を示す図である。また、図３は、図２に示すＣ
ＭＯＳインバータ回路１００の各制御信号の波形を示す
タイムチャートである。バイアス制御回路１０３は、入
力信号ＩＮが"Low"に変化し始めてから、出力信号ＯＵ
Ｔが"High"に変化するまでの期間、ＰチャンネルＭＯＳ
トランジスタ１０１のバックノード電位ＢＰをパルス状
に下げる。これにより、ＰチャンネルＭＯＳトランジス
タ１０１の駆動能力（スイッチング特性）が向上して、
回路動作が速くなる。また、バイアス制御回路１０４
は、入力信号ＩＮが"High"に変化し始めてから、出力信
号ＯＵＴが"Low"に変化するまでの期間、Ｎチャンネル
ＭＯＳトランジスタ１０２のバックノード電位ＢＮをパ
ルス状に上げる。これにより、ＮチャンネルＭＯＳトラ
ンジスタ１０２の駆動能力（スイッチング特性）が向上
して、回路動作が速くなる。なお、バックノード電位を
順方向に上げ続けて駆動能力を上げたままにするとリー
ク電流が増え、消費電力が増大するが、駆動能力を上げ
る期間を最小限に抑えることにより消費電力の増加を最
小に抑えることができる。なお、ＰチャンネルＭＯＳト
ランジスタ１０１のバックノード電位ＢＰは、電源電位
よりも低く、該電源電位から該ＰチャンネルＭＯＳトラ
ンジスタ１０１のＮ−チャンネルとＰ＋ソースソレイン
間のＰＮ接合拡散電位を差し引いた電位よりも高い電位
に、パルス状に下げることが好ましい。また、Ｎチャン
ネルＭＯＳトランジスタ１０２のバックノード電位ＢＮ
は、グランド電位よりも高く、該グランド電位にＮチャ
ンネルＭＯＳトランジスタ１０２のＰ−チャンネルとＮ
＋ソースドレイン間のＰＮ接合拡散電位を加えた電位よ
りも低い電位に、パルス状に上げることが好ましい。
【００１７】図４は、バイアス制御回路１０３の回路図
である。ＮＯＲゲート１１２には、入力信号ＩＮ、及
び、遅延回路１１０により所定時間だけ遅延された後
に、インバータ１１１により反転された入力信号ＩＮが
入力される。ＮＯＲゲート１１２は、入力信号ＩＮが立
ち下がった場合に、所定時間だけ"High"のタイミング信
号Ｔを出力する。ＮＯＲゲート１１２により出力される
タイミング信号Ｔは、ＰチャンネルＭＯＳトランジスタ
１１３のゲート電極に印加されると共に、インバータ１
１４により反転されてＰチャンネルＭＯＳトランジスタ
１１５のゲート電極に印加される。タイミング信号Ｔ
が"Low"の時、ＰチャンネルＭＯＳトランジスタ１１５
のスイッチがオンして１／２ＶCC発生回路１１６から出
力される１／２ＶCCが信号ＢＰとして出力される。ま
た、タイミング信号Ｔが"High"の時、ＰチャンネルＭＯ
Ｓトランジスタ１１３のスイッチがオンして電源電位で
あるＶCCが信号ＢＰとして出力される。図５は、バイア
ス発生回路１０４の回路図である。ＡＮＤゲート１２０
には、入力信号ＩＮ、及び、遅延回路１２１により所定
時間だけ遅延された後に、インバータ１２６により反転
された入力信号ＩＮが入力される。ＡＮＤゲート１２０
は、入力信号ＩＮが立ち上がった場合に、所定時間だ
け"High"のタイミング信号Ｔを出力する。ＡＮＤゲート
１２０より出力されるタイミング信号Ｔは、Ｎチャンネ
ルＭＯＳトランジスタ１２２のゲート電極に入力される
と共に、インバータ１２３により反転された後に、Ｎチ
ャンネルＭＯＳトランジスタ１２４のゲート電極に入力
される。タイミング信号Ｔが"Low"の時、Ｎチャンネル
ＭＯＳトランジスタ１２４のスイッチがオンして０Ｖが
信号ＢＮとして出力される。また、タイミング信号Ｔ
が"High"の時、ＮチャンネルＭＯＳトランジスタ１２２
のスイッチがオンして１／２ＶCC発生回路１２５から出
力される１／２ＶCCが信号ＢＮとして出力される。な
お、本例ではＣＭＯＳインバータに関して説明したが、
ＮＡＮＤゲートやＮＯＲゲートなどの回路でも同様の手
法により同様の効果を得ることができる。
【００１８】（２）実施の形態２ 図６は、本発明の半導体集積回路の実施の形態２であ
る、ＮチャンネルＭＯＳトランジスタ２０１及びバイア
ス制御回路２０２より構成される転送ゲート２００を示
す図である。図７は、転送ゲート２００の各制御信号の
波形を示すタイムチャートである。ここでは転送ゲート
２００のゲート信号ＣＴＬが"High"である期間中に、入
力信号ＩＮが"Low"に変化する場合について説明する。
バイアス制御回路２０２は、信号ＣＴＬが"High"の期
間、バックノード電位ＢＮをパルス状に上げる。これに
よりＮチャンネルＭＯＳトランジスタ２０１のＯＮ抵抗
が減り回路動作が速くなる。また入力信号ＩＮが"High"
の時、出力信号ＯＵＴは"High"の電位からしきい値電圧
分下がるが、バックノード電位ＢＮを上げることにより
しきい値電圧が実効的に下がるため、電位の減少を抑え
ることができ、結果として後段の回路動作を加速するこ
とができる。なお、ＮチャンネルＭＯＳトランジスタ２
０１のバックノードＢＮは、ソース電位よりも高く、該
ソース電位にＮチャンネルＭＯＳトランジスタ１０２の
Ｐ−チャンネルとＮ＋ソースドレイン間のＰＮ接合拡散
電位を加えた電位よりも低い電位に、パルス状に上げる
ことが好ましい。
【００１９】図８は、バイアス制御回路２０２の構成を
示す図である。信号ＣＴＬは、ＮチャンネルＭＯＳトラ
ンジスタ２１０のゲート電極に印加されると共に、イン
バータ２１１により反転された後にＮチャンネルＭＯＳ
トランジスタ２１２のゲート電極に印加される。信号Ｃ
ＴＬが"High"であるとき、１／２ＶCC発生回路２１３よ
り出力される１／２ＶCCが信号ＢＮとして出力される。
また、信号ＣＴＬが"Low"にあるとき、０Ｖが信号ＢＮ
として出力される。これによって、図７に示す信号ＢＮ
の波形が得られる。なお、ＮチャンネルＭＯＳトランジ
スタとＰチャンネルＭＯＳトランジスタのトランジスタ
それぞれ１個ずつから構成されるＣＭＯＳ転送ゲートに
おいても同様の手法により同様の効果を得ることができ
る。また、ゲート信号ＣＴＬが"High"である期間が長い
場合には、消費電力を抑えるため、図９に示すように、
入力信号ＩＮの遷移タイミングに応じてパルス状の信号
ＢＮを出力するバイアス制御回路を用いても良い。図１
０は、入力信号ＩＮの立ち上がり及び立ち下がりに応じ
て、所定の期間だけパルス状の信号ＢＮを出力するバイ
アス制御回路２２０の構成を示す図である。ＥＸＯＲゲ
ート２２１には、入力信号ＩＮ、及び、当該入力信号Ｉ
Ｎを所定時間だけ遅延した信号が入力される。ＥＸＯＲ
ゲート２２１は、入力信号ＩＮの立ち上がり及び立ち下
がりに応じて、遅延回路２２２による遅延時間分だけ"H
igh"のタイミング信号Ｔを出力する。タイミング信号Ｔ
は、ＮチャンネルＭＯＳトランジスタ２２３のゲート電
極に印加されると共に、インバータ２２４により反転さ
れた後にＮチャンネルＭＯＳトランジスタ２２５のゲー
ト電極に印加される。タイミング信号Ｔが"High"にある
とき、１／２ＶCC発生回路２２７より出力される１／２
ＶCCが信号ＢＮとして出力される。また、タイミング信
号Ｔが"Low"にあるとき、グランド電位が信号ＢＮとし
て出力される。これによって、図９に示した信号ＢＮの
波形が得られる。
【００２０】（３）実施の形態３ 図１１は、上記発明の実施の形態１及び２に開示したＣ
ＭＯＳインバータ回路１００及び転送ゲート２００を用
いるＬＳＩの回路ブロックを示す図である。本回路は、
制御回路部２５０及び演算回路部２５２とから構成され
る。演算回路部２５２は、複数の演算回路２５２ａ〜２
５２ｈから構成される。演算回路２５２ａ〜２５２ｈ
は、制御回路２５０からの制御信号により各々独立に制
御される。制御回路２５０内部には、演算回路に対して
バックノード信号を出力するバイアス制御部２５１が設
けられている。バイアス制御部２５１には、実施の形態
１及び２において説明したバイアス制御回路１０３，１
０４，２０２又は２２０が設けられており、演算回路２
５２ａ，２５２ｂ，２５２ｆを構成するＭＯＳトランジ
スタやＣＭＯＳインバータに対して所定のバックノード
信号を出力する。図１２は、このバックノード制御の対
象である一つの演算回路に対して、バイアス制御回路１
０４を用いた場合の制御信号の波形を示す図である。制
御回路２５０より出力される制御信号の立ち上がりに伴
い、演算回路内の信号が遷移する。バイアス制御部２５
１は、制御信号の立ち上がりタイミングから演算回路内
の信号の最も遅い遷移タイミングまで、図示するような
バックノード信号を出力し、演算回路内のトランジスタ
のバックノード電位をトランジスタのソースまたはドレ
インに対して順方向となる電位に変化させる。これによ
り、該演算回路の動作が加速される。なお、場合によっ
ては、バイアス制御回路としてバイアス制御回路２０２
を用いて、"High"の制御信号が出力されている期間中、
バックノード信号を出力することとしても良い。上記の
バックノード電位の制御は、演算回路部２５２の全体の
速度を律速する演算回路、または、バックノード制御期
間が短くて消費電力の増加が問題とならない演算回路に
限定して行うことで回路全体の消費電力の増加を最小に
抑えつつ性能を向上することができる。
【００２１】（４）実施の形態４ 図１３は、発明の実施の形態４である全加算器(１ビッ
ト加算回路)３００の回路図である。本回路３００は、
１ビットデータｘｉ、ｙｉ、及び下位に接続される全加
算器からの桁上げ信号ｃｉ−１の入力に対して、１ビッ
トの和ｚｉと、桁上げ信号ｃｉとを出力する。図１４
は、８つの全加算器３０２〜３０９で構成されるリップ
ルキャリー型の８ビット加算回路３１０を示す図であ
る。８ビットデータｘ0〜7及びｙ0〜7の入力後、最下位
ビットの全加算器３０２から最上位ビットの全加算器３
０９まで、桁上げ信号ｃｉが順次伝播して出力ｚ0〜7が
確定する。この８ビット加算回路３１０の動作速度を律
速する信号伝搬経路、すなわちクリティカルパスは、図
１３の全加算器３００の回路図で示す桁上げ信号の伝搬
経路３５０である。図１５は、上記リップルキャリー型
の８ビット加算回路３１０へのバス入出力を２相クロッ
クで制御する場合の回路構成を示す図である。Ｘバス及
びＹバスからのデータの入力はクロック信号ＣＬＫ１に
より制御される。また、和ｚの出力は、クロック信号Ｃ
ＬＫ２により制御される。図１６は、このリップルキャ
リー型の８ビット加算回路３１０の制御信号波形を示す
図である。入力の変化から出力ｚが確定するまでの期
間、桁上げ信号の伝搬経路３５０にある伝達ゲート３０
１及びインバータ３０２を構成するＭＯＳトランジスタ
のバイアス電位ＶBを順方向に変化させることにより、
桁上げ信号の伝播速度を加速することができ、回路全体
の動作周波数を上げることができる。また、バイアス電
位ＶBの制御をクリティカルパスのトランジスタに限定
することにより消費電力の増加を最小に抑えることがで
きる。図１７は、桁上げ信号伝搬経路３５０にある伝達
ゲート３０１およびインバータ３０２を構成するＭＯＳ
トランジスタのバイアス電位ＶBを順方向に変化させる
バイアス制御回路３３０の構成を示す図である。本回路
は図５に示したバイアス制御回路１０４と同じ構成であ
り、入力信号ＩＮのかわりに第１クロック信号ＣＬＫ１
及び遅延回路３３２により当該クロック信号ＣＬＫ１を
所定時間だけ遅延させた信号を、ＡＮＤゲート３３１に
入力してタイミング信号Ｔを生成する。ＡＮＤゲート３
３１は、入力信号ＩＮが立ち上がった場合に、所定時間
だけ"High"のタイミング信号Ｔを出力する。ＡＮＤゲー
ト３３１より出力されるタイミング信号Ｔは、Ｎチャン
ネルＭＯＳトランジスタ３３４のゲート電極に入力され
ると共に、インバータ３３５により反転された後に、Ｎ
チャンネルＭＯＳトランジスタ３３６のゲート電極に入
力される。タイミング信号Ｔが"Low"の時、Ｎチャンネ
ルＭＯＳトランジスタ３３６のスイッチがオンしてグラ
ンド電位が信号ＢＮとして出力される。また、タイミン
グ信号Ｔが"High"の時、ＮチャンネルＭＯＳトランジス
タ３３４のスイッチがオンして１／２ＶCC発生回路３３
７から出力される１／２ＶCCが信号ＢＮとして出力され
る。これにより、図１６に示す信号ＢＮの波形が出力さ
れる。
【００２２】（５）実施の形態５ 図１８は、／ＲＡＳ信号及び／ＣＡＳ信号により制御さ
れるＤＲＡＭ４００の回路ブロックを示す図である。な
お、信号の前に付す”／”は、反転信号であることを示
す。以下、全ての信号について同じである。ＲＡラッチ
回路４０１は、／ＲＡＳ信号の立ち下がりタイミングで
行アドレスＲＡをラッチして内部アドレス信号を出力す
る。ＲＡデコーダ４０３は、信号生成回路４１０から出
力されるデコードイネーブル信号ＲＡＤＥの立ち上がり
タイミングでＲＡラッチ４０１より出力される該内部ア
ドレス信号をラッチして、アレイ制御信号を出力する。
また、ＣＡラッチ回路４０８は、／ＣＡＳ信号の遷移タ
イミングで列アドレスＣＡをラッチして内部アドレス信
号を出力する。ＣＡデコーダ４０９は、信号生成回路４
１０から出力されるデコードイネーブル信号ＣＡＤＥの
遷移タイミングでＣＡラッチ４０８より出力される該内
部アドレス信号をラッチして、アレイ制御信号を出力す
る。アレイ回路４０４は、ＲＡデコーダ４０３及びＣＡ
デコーダ４０９より出力されるアレイ制御信号により選
択された格納データを活性化して内部データを出力す
る。センスアンプ回路４０５は、信号発生回路４１０よ
り出力されるセンスアンプイネーブル信号ＳＯＮの遷移
タイミングでメモリアレイより出力されたデータの信号
を増幅して出力する。データバス回路４０６は、信号発
生回路４１０より出力されるデータバスイネーブル信号
ＣＳＬの遷移タイミングでセンスアンプ回路４０５より
出力されたデータを出力バッファ回路４０７に出力す
る。出力バッファ回路４０７は、信号発生回路４１０よ
り出力される出力イネーブル信号ＯＥの遷移タイミング
でバスを介して入力されたデータを外部に出力する。
【００２３】図１９は、ＤＲＡＭ４００内部の信号生成
回路４１０で生成される代表的な制御信号の波形を示す
タイミングチャートである。行アドレス（図中、ＲＡと
記す）ラッチ回路４０１と列アドレス（図中、ＣＡと記
す）ラッチ回路４０８の動作タイミングは、外部より入
力されるクロック信号である／ＲＡＳ信号と／ＣＡＳ信
号により直接制御される。他の内部回路の動作タイミン
グは、これらの外部より入力されるクロック信号より生
成される遅延制御信号群により制御される。ＤＲＡＭ４
００では、これらの遅延制御信号群を生成する制御回路
において通常の制御信号に加え、ＭＯＳトランジスタの
バイアス電位ＶBを制御するタイミング信号Ｔ1〜Ｔ6を
生成する。以下、図１９に示す各制御信号の波形を参照
しつつ、読み出し時の回路動作を説明する。／ＲＡＳ信
号の立ち下がりに伴い、ＲＡラッチ回路４０１が行アド
レスをラッチする。行アドレスのラッチを行った後は制
御回路４０２の制御に従い、ＲＡデコーダ４０３、アレ
イ回路４０４、センスアンプ４０５、データバス回路４
０６、出力バッファ４０７が順次動作し、読み出しデー
タが出力される。この時、各回路の状態遷移時に、実施
の形態１で説明したバイアス制御回路１０３及び１０
４、又は、実施の形態２で説明したバイアス制御回路２
０２及び２２０を利用してＮチャンネルＭＯＳトランジ
スタ及びＰチャンネルＭＯＳトランジスタのバイアス電
位ＶBをパルス状に順方向に変化させることにより、Ｄ
ＲＡＭ４００の回路動作を加速する。
【００２４】図２０は、ＤＲＡＭ４００において、／Ｒ
ＡＳ信号及び／ＣＡＳ信号に基づいて、各制御信号、及
び、制御信号に応じて動作するＭＯＳトランジスタのバ
イアス電位ＶBを順方向に変化させるタイミングを制御
するためのタイミング信号Ｔを生成する信号生成回路４
１０を示す図である。／ＲＡＳ信号は、ＲＡラッチ回路
４０１に入力される。また、ＡＮＤゲート４１４には、
遅延回路４１３により遅延した／ＲＡＳ信号及びインバ
ータ４１１により反転した／ＲＡＳ信号が入力される。
ＡＮＤゲート４１４は、ＲＡラッチ回路４０１を駆動す
るＭＯＳトランジスタのバイアス電位ＶBを順方向に変
化させるタイミングを制御するタイミング信号Ｔ1を出
力する。／ＲＡＳ信号は、インバータ４１１及び遅延回
路４１２，４３５を介してＲＡデコーダ４０３のイネー
ブル信号ＲＡＤＥとして出力される。ＡＮＤゲート４１
５には、ＲＡＤＥＡ信号、及び、当該ＲＡＤＥＡ信号を
インバータ４３６で反転し更に遅延回路４３７により遅
延した信号が入力され、ＲＡデコーダ４０３を駆動する
ＭＯＳトランジスタのバイアス電位ＶBを順方向に変化
させるタイミングを制御するタイミング信号Ｔ2を出力
する。ＲＡＤＥ信号は、遅延回路４１６，４３８により
遅延された後にセンスアンプ４０５のイネーブル信号Ｓ
ＯＮとして出力される。ＡＮＤゲート４１９には、ＳＯ
ＮＡ信号、及び、該ＳＯＮＡ信号をインバータ４１７で
反転し更に遅延回路４１８により遅延した信号が入力さ
れ、センスアンプ４０５を駆動するＭＯＳトランジスタ
のバイアス電位ＶBを順方向に変化させるタイミングを
制御するタイミング信号Ｔ3を出力する。外部より入力
される／ＣＡＳ信号は、ＣＡラッチ回路４０８に入力さ
れる。また、ＡＮＤゲート４２１には、遅延回路４２０
で遅延した／ＣＡＳ信号、及び、インバータ４２２で反
転した／ＣＡＳ信号が入力される。ＡＮＤゲート４１２
は、ＣＡラッチ回路４０８を駆動するＭＯＳトランジス
タのバイアス電位ＶBを順方向に変化させるタイミング
を制御するタイミング信号Ｔ4を出力する。また、／Ｃ
ＡＳ信号は、インバータ４２２により反転され、遅延回
路４２３により遅延された後に、ＣＡデコーダ４０９の
イネーブル信号ＣＡＤＥとして出力される。信号ＳＯＮ
及びＣＡＤＥは、それぞれＡＮＤゲート４２４に入力さ
れる。ＡＮＤゲート４２４の出力は、遅延回路４２５，
４３９により遅延された後に、データバス回路４０６の
イネーブル信号ＣＳＬとして出力される。また、ＡＮＤ
ゲート４２８には、信号ＣＳＬＡ、及び、該信号ＣＳＬ
Ａをインバータ４２６により反転し、遅延回路４２７で
遅延した信号が入力される。ＡＮＤゲート４２８は、デ
ータバス回路４０６を駆動するＭＯＳトランジスタのバ
イアス電位ＶBを順方向に変化させるタイミングを制御
するタイミング信号Ｔ5を出力する。ＡＮＤゲート４３
１には、遅延回路４２９により遅延された信号ＣＳＬ、
及び、外部より入力される制御信号／ＯＥをインバータ
４３０により反転した信号が入力される。ＡＮＤゲート
は、出力バッファ４０７をイネーブルにする信号ＯＥを
出力する。また、ＡＮＤゲート４３４には、信号ＯＥ、
及び、該信号ＯＥをインバータ４３２により反転し、遅
延回路４３３により遅延した信号が入力される。ＡＮＤ
ゲート４３４は、出力バッファ４０７を駆動するＭＯＳ
トランジスタのバイアス電位ＶBを順方向に変化させる
タイミングを制御するタイミング信号Ｔ6を出力する。
図示しないが、タイミング信号Ｔ1〜Ｔ6を出力するＡＮ
Ｄゲート４１４、４１５、４１９、４２１、４２８及び
４３４の出力端は、それぞれ、図５に示すバイアス制御
回路１０４に接続されている。既に説明したように、バ
イアス制御回路１０４は、タイミング信号Ｔ1〜Ｔ6が"H
igh"にあるときに、各回路を構成するＭＯＳトランジス
タの１／２ＶCCのバイアス電位ＶBを出力する。これに
より、図１９に示すような波形の制御信号を得ることが
できる。信号生成回路４１０では、制御信号毎にバイア
ス電位ＶBを制御するタイミング信号Ｔを生成する。こ
のため、複雑なバイアス制御回路を必要とせず、例え
ば、バイアス制御回路１０４のように、負荷の小さな簡
単な回路を採用することができ、各ＭＯＳトランジスタ
のバイアス電位ＶBの制御に必要な駆動能力が少なくて
済む。また制御回路毎に、タイミング信号Ｔを生成し、
制御回路を駆動するＭＯＳトランジスタのバイアス電流
を順方向に変化させる期間を所定の期間に限ることで、
回路動作を加速するのに必要なピーク電流、及び、その
制御により加速動作する回路のピーク電流の増加を同時
に抑えることができ、結果としてＤＲＡＭ４００全体の
消費電力を抑えることができる。
【００２５】（６）実施の形態６ 図２１は、ＤＲＡＭ４００が備えるセンスアンプ回路４
０５の構成を示す図である。センスアンプ回路４０５
は、センスアンプトランジスタＭ１〜Ｍ４よりなるＣＭ
ＯＳのバランス型フリップフロップ回路、及び、センス
アンプ駆動トランジスタＭ５及びＭ６で構成される。Ｎ
チャンネルＭＯＳトランジスタＭ１，Ｍ２のソース電極
は、第１のドライブ線４５０に共通に接続されている。
ＰチャネルＭＯＳトランジスタＭ３，Ｍ４のソース電極
は、第２のドライブ線４５１に共通に接続されている。
ＮチャネルＭＯＳトランジスタＭ１のドレイン電極、Ｐ
チャネルＭＯＳトランジスタＭ３のドレイン電極、Ｎチ
ャネルＭＯＳトランジスタＭ２のゲート電極、及び、Ｐ
チャネルＭＯＳトランジスタＭ４のゲート電極は、ビッ
ト線４５２に共通に接続される。ＮチャネルＭＯＳトラ
ンジスタＭ２のドレイン電極、ＰチャネルＭＯＳトラン
ジスタＭ４のドレイン電極、ＮチャネルＭＯＳトランジ
スタＭ１のゲート電極、及び、ＰチャネルＭＯＳトラン
ジスタＭ３のゲート電極は、ビット線と対をなすビット
線バー４５３に共通に接続されている。ＮチャネルＭＯ
ＳトランジスタＭ５のドレイン電極は第１のドライブ線
４５０に接続され、ソース電極はグランド線４５４に接
続され、ゲート電極は第１のセンス駆動信号線４５５に
接続されている。ＰチャネルＭＯＳトランジスタＭ６の
ドレイン電極は第２のドライブ線４５１に接続され、ソ
ース電極は電源線４５６に接続され、ゲート電極は第２
のセンス駆動信号４５７に接続されている。Ｎチャンネ
ルＭＯＳトランジスタＭ１，Ｍ２のバックノード電位を
変更する端子は、バックノード信号線４５８に接続され
ており、ＰチャンネルＭＯＳトランジスタＭ３，Ｍ４の
バックノードを変更する端子は、バックノード信号線４
５９に接続されている。ＮチャンネルＭＯＳトランジス
タＭ５のバックノードを変更する端子は、バックノード
信号線４６０に接続されている。ＰチャンネルＭＯＳト
ランジスタＭ６のバックノードを変更する端子は、バッ
クノード信号線４６１に接続されている。
【００２６】図２２は、センスアンプ回路４０５の制御
信号及び出力信号の波形図である。以下、この波形図を
参照しつつ、セル電荷の読み出し時の回路動作を説明す
る。ワード線に流れる信号ＷＬが立ち上がり、メモリセ
ルからセル電荷が読み出される前において、ビット線４
５２、４５３に流れる信号ＢＬ及び／ＢＬ、第１及び第
２のドライブ線４５０、４５１に流れるソース信号／Ｓ
ＯＰ及びＳＯＮがイコライズ電位(１／２Ｖcc電位)にプ
リチャージされている。信号ＷＬが立ち上がるとセル電
荷がビット線４５２に読み出され、ビット線４５２の電
位がＢＬ＝１／２Ｖcc−ΔＶに変化する。ΔＶはメモリ
セルとビット線４５２の容量比で決まる電位差である
(ΔＶ＝１／２Ｖcc・Ｃs／(Ｃb＋Ｃs))。Ｎチャンネル
センスアンプ駆動信号である信号ＳＯＮの立ち上がりと
同時に、バックノード信号線４５８に流れるトランジス
タＭ１、Ｍ２のバックノード電位ＳＢＮをグランド電位
から所定の電位へと立ち上げる（図中の矢印ｂを参
照）。ここで、バックノード電位ＳＢＮは、Ｎチャンネ
ルＭＯＳトランジスタＭ１，Ｍ２のソース電位よりも高
く、該ソース電位にＰ−チャンネルと、Ｎ＋ソースドレ
イン間のＰＮ接合拡散電位を加えた電位よりも低い電位
に設定する。また、Ｐチャンネルセンスアンプ駆動信号
である信号／ＳＯＰの立ち下がりと同時に、バックノー
ド信号線４５９に流れるトランジスタＭ３、Ｍ４のバッ
クノード電位／ＳＢＰを電源電位から所定の電位へと立
ち下げる（図中の矢印ａを参照）。ここで、バックノー
ド電位／ＳＢＰは、ＰチャンネルトランジスタＭ３，Ｍ
４のソース電位より低く、該ソース電位から該トランジ
スタのＮ−チャンネルとＰ＋ソースドレイン間のＰＮ接
合拡散電位を差し引いた電位よりも高い電位に設定す
る。通常のセンスアンプ動作に加えバックノード電位を
このように制御することによりトランジスタＭ１〜Ｍ４
の駆動能力が増すため、矢印ａ’及びｂ’に示すよう
に、ビット線４５２、４５３に流れるＢＬ及び／ＢＬの
電位差の増幅が加速する。これにより、ＢＬとＳ２Ｎ、
及び、／ＢＬと／Ｓ２Ｐの電位差がより迅速に収束す
る。この初期センス動作によりＢＬと／ＢＬの電位差が
増大し、ビット線４５２、４５３の電位とソース信号線
４５０、４５１の電位差が小さくなると、トランジスタ
Ｍ１〜Ｍ４のバックノード電位ＳＢＮ及び／ＳＢＰを元
の電位に戻し、駆動能力を通常の状態に戻す。この例で
はＢＬ電位が"Low"側に、／ＢＬが"High"側に変化して
おり、バックノード電位制御なしでもトランジスタＭ１
とＭ４がオンするレベルになっている。一方、トランジ
スタＭ２とＭ３はバックノード電位制御をしない方が十
分にオフし、リーク電流を抑えることができる。引き続
き、トランジスタＭ５とＭ６のバックノード電位ＳＷ
Ｎ、／ＳＷＰを順方向にバイアスし、ソース電位のグラ
ンド電位及びＶCC電位への変化を加速することによりセ
ンス動作を加速する。ここで、バックノード電位ＳＷＮ
は、ＮチャンネルＭＯＳトランジスタＭ５のグランド電
位よりも高く、該グランド電位に該トランジスタＭ５の
Ｐ−チャンネルとＮ＋ソースドレイン間のＰＮ接合拡散
電位を加えた電位よりも低い電位に設定する。また、バ
ックノード電位／ＳＷＰは、ＰチャンネルＭＯＳトラン
ジスタＭ６の電源電位よりも低く、該電源電位から該ト
ランジスタＭ６のＮ−チャンネルとＰ＋ソースドレイン
間のＰＮ接合拡散電位を差し引いた電位よりも高い電位
に設定する。この後期センス動作によりビット線電位に
充分に差がついてから、バックノード電位ＳＷＮ、ＳＷ
Ｐを元の電位に戻す。なお、上記のバックノード信号／
ＳＢＰ，ＳＢＮ，／ＳＷＰ，ＳＷＮを出力するバイアス
制御回路には、図４及び図５に示すバイアス制御回路１
０３及び１０４と同じ構成の回路を採用する。バックノ
ード信号を変化させるタイミングは、遅延回路による遅
延時間を制御して行う。以上、説明するように、センス
アンプ４０５を構成するトランジスタＭ１〜Ｍ４のバイ
アス電位ＶBを順方向に変化させることで初期センス動
作を加速することができる。またセンスアンプ４０５を
駆動するトランジスタＭ５とＭ６のバイアス電位を順方
向に変化させることでセンス動作の後半の動作も加速す
ることができる。また、センスアンプ４０５を構成する
トランジスタＭ１〜Ｍ４のバイアス電位ＶBの制御開始
をセンス駆動信号／ＳＯＰとＳＯＮが出力された後にす
ることで初期電荷をロスすることがないためセンスアン
プの感度の低下や初期電荷の目減りによるセンス速度の
低下を招くことなくセンス動作を加速できる。トランジ
スタのバックノード電位を順方向で与える期間を限定す
ることにより、消費電力の増加を最低限に抑えつつセン
ス動作を加速することができる。なお、ここでは、"Lo
w"の電位読み出しの場合について述べたが、"High"の電
位読み出しの場合についても同様の効果を得ることがで
きる。
【００２７】以下に、バックノード電位をパルス状に変
化させる場合の効果を確認するため、バックノード電位
／ＳＢＰ、ＳＢＮを、上記初期センス動作の開始前から
順方向に変化させておき、初期センスの動作後に、出力
を変化させた場合について考察する。図２３に、初期セ
ンス動作前からバックノード電位を変化させておいた場
合における信号波形を実線で示し、バックノード電位を
順方向に制御した場合の信号波形を点線で示す。セル電
荷の読み出し直後において、ソース信号線４５０、４５
１の電位が１／２ＶCCであり、ビット線４５２の電位が
１／２ＶCC−ΔＶ、ビット線４５３の電位が１／２ＶCC
の状態でも、トランジスタＭ１のしきい値電圧がΔＶよ
り充分大きければセル電荷のロスは発生しない。しかし
ながらセンス動作開始前の斜線で示す期間ｔにおいて、
トランジスタＭ１のバックノード電位ＳＢＮを順方向に
バイアスした場合、実効的にそのしきい値電圧が下がる
ためセル電荷のリークが生じΔＶの目減りが発生し、点
線で示すようにセンス速度が低下してしまう。以上の考
察より、バックノード電位は、センス動作の開始と同
時、又は、直後に変化させることが好ましいことが理解
される。
【００２８】図２４は、ＳＯＩ層の基板部とソース電極
間の電圧Ｖbsに対するＳＯＩ層の基板部とソース電極間
に流れるダイオード電流Ｉbsを示す図である。たとえ
ば、ある注入条件ではＶbs＝０．６Ｖで１μＡの電流が
流れ、この電流が通常のドレイン電極に流れる電流に加
算され、ソース電流が増加する。絶対値は異なるが、定
性的にはバルクシリコン上に形成されたＭＯＳトランジ
スタでも同じである。上記説明したセンスアンプ４０５
を構成するトランジスタＭ１〜Ｍ４に過大な順方向電圧
を印加すると、ソース電流が増加するためソース電位の
電圧効果が増大し、逆にセンス動作の速度が低下するこ
とがある。センスアンプ４０５はレイアウト面積の制約
から図２５のように一列に並べ、これを串団子のように
貫く制御信号線を介してその一端から駆動される。バッ
クノード駆動信号のオーバーシュートにより過大な順方
向電圧が駆動回路に近い側のセンスアンプを構成するト
ランジスタ（図２５では、Ｍ１〜Ｍ４）に印加され順方
向電流がソース信号線、また電源・Ｇnd線に流れる。そ
こで、センスアンプ４０５では、駆動回路近傍に、バッ
クノード信号線４６０の電位が、グランド電位にＰＮ接
合拡散電位を加えた電位を越えないようにクランプする
クランプ回路５００を追加し、クランプ電流の流れ込む
グランド線ＧndＢを、センスアンプトランジスタＭ５の
グランド線ＧndＡと別個独立に設けてソース電流の増加
をなくすことで、バックノード制御による加速効果をよ
り確実に確保する。
【００２９】（７）実施の形態７ 図２６は、ＤＲＡＭ４００のビット線イコライズ回路４
７０を示す図である。ビット線イコライズ回路４７０
は、センス動作によりＶCCとグランド電位に遷移したビ
ット線４５２とビット線バー４５３の電位を、Ｖｂｌ＝
１／２ＶCCに戻す為の回路である。当該回路４７０は、
３つのＮチャンネルＭＯＳトランジスタ４７１、４７
２、４７３より構成される。これら３つのＮチャンネル
ＭＯＳトランジスタ４７１、４７２、４７３のゲート電
極は互いに接続され、共通のゲート信号であるイコライ
ズ制御信号ＢＬＥＱ（＝１Ｖ）により制御を行う。ま
た、各トランジスタ４７１、４７２、４７３のバックノ
ード電位制御端子は、互いにバックノード信号線４７４
により接続され、バックノード信号ＥＱＢＯＤＹにより
制御される。図２７は、ビット線イコライズ回路４７０
のレイアウトを示す図である。当該回路は、矩形状の活
性領域４８０上にＨ型のゲート４８１を形成してなり、
このうち３つのＮ＋活性領域がビット線ノード４７６、
ビット線バーノード４７７、プリチャージ電位ノード４
７８に割り当てられ、１つのＰ＋活性領域がバックノー
ド制御ノード４７９に割り当てられる。図２８は、ビッ
ト線イコライズ回路４７０における信号波形である。波
形５００は、ＢＬＥＱ信号を示す。波形５０１は、Ｎチ
ャンネルＭＯＳトランジスタの基板部に印加するバック
ノード信号ＥＱＢＯＤＹ信号を示す。波形５０２は、バ
イアス電位ＶBをグランド電位に維持した場合のイコラ
イズ動作を示す。ここで、イコライズ制御信号ＢＬＥＱ
の立ち上がりと同時にＭＯＳトランジスタ４７１、４７
２、４７３のバイアス電位ＶBをグランド電位から１／
２Ｖcc電位に上げる。これにより図６に示した転送ゲー
ト２００の場合と同様にＭＯＳトランジスタ４７１、４
７２、４７３の駆動能力が上がり、波形５０３に示すよ
うにイコライズ動作を加速することができる。波形５０
２と波形５０３を比較すれば、バイアス電位ＶBを１／
２ＶCCに設定することで、イコライズ動作が６ｎｓ速く
終了することがわかる。波形５０１に示すように、イコ
ライズ時以外は、バイアス電位ＶBをグランド電位に保
つ。これによりイコライズ時以外の電流のリークを抑え
ることができる。なお、バックノード信号ＥＱＢＯＤＹ
は、先に図８に示したバイアス制御回路２０２により生
成される。また、ビット線イコライズ回路４７０では、
バックノード電位をイコライズ電位と同電位に設定する
ためバックノードと他のノード間のリークが発生しない
という効果も合わせ持つ。
【００３０】（８）実施の形態８ 上記実施の形態１〜７では、図１に示したように、バル
クシリコン上に形成したＭＯＳトランジスタを採用して
おり、バックノード電位の制御は、制御対象となるトラ
ンジスタの基板部を含むウェルのバイアス電位ＶBを制
御することで実現できる。図２９は、ＳＯＩ基板上に形
成したＭＯＳトランジスタの構成を示す図である。当該
ＭＯＳトランジスタは、埋め込み酸化膜よりなる絶縁体
層６０１と、絶縁体層の上面に配置された単結晶シリコ
ン層６０２（以下、ＳＯＩ層と呼ぶ）とを含むＳＯＩ基
板６００上に、チャンネル領域を挟むように配置された
ソース領域６０３及びドレイン領域６０４と、上記チャ
ンネル領域上方にゲート酸化膜６０５を介して設けられ
るゲート電極６０６より構成される。当該ＭＯＳトラン
ジスタにおけるバックノード電位の制御は、チャンネル
領域６１０の電位を制御することで行われる。しかし、
ＳＯＩ基板６００上に形成されるＭＯＳトランジスタに
は、このチャンネル領域６１０の電位を直接制御する端
子が設けられておらず、バックノード電位の制御を行う
ことはできない。図３０は、ＳＯＩ基板７００上に形成
したＭＯＳトランジスタにおいてＳＯＩ層の基板部であ
るボディ領域７０５の電位を制御するために用いるレイ
アウトである。図示するように、矩形状の活性領域上に
Ｔ字型のゲート電極領域７０２及び７０３にｎ＋拡散層
を設けると共に、ゲート７０１下に形成されるボディ領
域７０５（本図では見えていない）と同じ不純物を含
み、かつボディ領域７０５に接続されている不純物拡散
領域（以下、この領域をボディ固定領域という）７０４
を設ける。なお、ＳＯＩ基板上に形成したトランジスタ
では、チャネル注入量とＳＯＩ層の膜厚の設定によりチ
ャネル下のボディ領域が全て空乏化するものと、部分的
に空乏化するものがある。図３１（ａ）は、図３０に示
したトランジスタが部分空乏化トランジスタである場合
におけるＡ−Ａ’断面を示し、（ｂ）は、Ｂ−Ｂ’断面
を示す図である。図示するように、空乏領域７１０の下
に残ったボディ領域７０５がボディ固定領域７０４とつ
ながり電極として働くため、その電位を変えることによ
りトランジスタの特性を変えることができる。図３２
（ａ）は、図３０に示したトランジスタが完全空乏化ト
ランジスタである場合におけるＡ−Ａ’断面を示し、
（ｂ）は、Ｂ−Ｂ’断面を示す図である。完全空乏化ト
ランジスタの場合、空乏領域７２０の下にボディ領域７
０５がないため、トランジスタとして理想的な特性が得
られる。例えば、しきし値電圧より低い領域で、ドレイ
ン電流を一桁増やすのに必要なゲート電圧の変化量のこ
とをＳファクタと呼び、ゲートによるトランジスタの制
御性を表すが、完全空乏化トランジスタでは、このＳフ
ァクタの値を理論限界値である６０mＶ近傍にまで下げ
ることができる。なお、上記Ｓファクタは、次の数１に
より表される。
【数１】 ここで、Ｃoxはゲート酸化膜容量、Ｔは絶対温度、ＣD
は空乏層容量、ｑは素電荷である。完全空乏化トランジ
スタでは、上記数１の変数Ｓ0の後の因子の値が１にな
る。この場合において、上記するＳファクタの値、即
ち、６０mＶ近傍値は、室温（Ｔ＝３００Ｋ）におい
て、上記数１に示す変数Ｓ0の値に対応する。例えば、
ＮチャネルＭＯＳトランジスタの場合、ＳＯＩ層の膜厚
とトランジスタのチャネル注入量を調整し、チャネル下
の空乏領域の下端を埋め込み酸化膜にちょうど届くよう
に設定することにより、トランジスタの動作モードをボ
ディ電位制御により完全空乏化トランジスタと部分空乏
化トランジスタの間でダイナミックに変化させることが
できる。以下、このようなトランジスタをモード遷移ト
ランジスタという。空乏層幅の最大値ｘdmaxは、以下の
数２により求められる。
【数２】 ここで、εsiはシリコンの比誘電率であり、ε0は真空
の誘電率であり、φFはフェルミポテンシャルであり、
ｑは素電荷であり、ＮAはチャンネル濃度である。チャ
ンネル濃度は、チャンネル注入量（チャンネル部に打ち
込む不純物の量）にほぼ比例する。したがって、ＳＯＩ
層の膜厚ｔSiに対してチャンネル濃度を変えることによ
り、空乏層の下端が埋め込み酸化膜の上端近傍に届くよ
うに設定することが可能となる。即ち、次の数３に示す
条件が満たされる場合には、ボディ固定領域を介してト
ランジスタのバックノードに、ソースノードまたはドレ
インノードに対して順方向となる電位を与えると、空乏
層が短くなり、ゲート下部の空乏層の下、埋め込み酸化
膜の上に中性領域が出現する。つまり、トランジスタが
部分的に空乏化する。
【数３】 また、ボディ固定領域を介してトランジスタのバックノ
ードに、ソースノード又はドレインノードに対して逆方
向となる電位を与えると、空乏層が延びて空乏層の下端
が埋め込み酸化膜上端に達し、中性領域は消えてしま
う。つまりトランジスタが完全に空乏化する。従って、
バックノード電位がグランド電位（又はソース電位と等
しい）の時に上記数２の条件を満足するように、（即
ち、空乏層下端が埋め込み酸化膜上端部に届くように）
ＳＯＩ層の膜厚とチャンネル濃度を制御することができ
る。
【００３１】図３３は、Ｎチャネルのモード遷移トラン
ジスタの特性を、横軸をボディ電圧、縦軸を動作電流と
し、ゲート電圧をパラメータとしてプロットしたグラフ
である。右側が部分空乏化モードであり、ボディ電圧を
順方向に上げることにより同じゲート電圧でもより大き
いドレイン電流を得ることができる。左側が完全空乏化
モードであり、部分空乏化モードに比べてＳファクタが
小さい。つまり同じゲート電圧の変化に対してドレイン
電流の変化が大きいことが分かる。したがって、ボディ
電圧を逆方向に下げることによりゲート電圧が０Ｖでの
いわゆるリーク電流を大幅に減らすことができる。さら
に、このモード遷移トランジスタのモード遷移電圧を０
Ｖ近傍に設定することにより、ボディ電位制御に用いる
電位を同じチップ上で発生することができる。これによ
り、このモード遷移トランジスタを用いた回路を動作さ
せるための外部電源や別部品の追加が不要となるため実
用回路素子として広く応用することができるという効果
も合わせ持つ。
【００３２】
【発明の効果】本発明の第１の半導体集積回路では、Ｍ
ＯＳトランジスタのゲートへの入力信号の立ち上がり及
び立ち下がりタイミングに応じて、基板電位制御端子に
パルス状の信号を印加してしきい値を低くすることで、
回路動作の高速化を図ることができる。また、基板電位
制御端子に印加する電位をパルス状に変化させること
で、回路全体の消費電流の増加を最小限に抑えることが
できる。
【００３３】本発明の第２の半導体集積回路では、ＭＯ
Ｓトランジスタのゲート駆動時に、基板電位制御端子に
パルス状の信号を印加してしきい値を低くすることで、
回路動作の高速化を図ることができる。また、基板電位
制御端子に印加する電位をパルス状に変化させること
で、回路全体の消費電流の増加を最小限に抑えることが
できる。
【００３４】本発明の第３の半導体集積回路では、演算
回路において、演算が実行され、信号処理が行われてい
る間は、ＭＯＳトランジスタの基板電位制御端子にパル
ス状の信号を印加してしきい値を低くすることで、回路
動作の高速化を図ることができる。また、基板電位制御
端子に印加する電位をパルス状に変化させることで、回
路全体の消費電流の増加を最小限に抑えることができ
る。
【００３５】本発明の第４の半導体集積回路では、演算
回路を結ぶ信号伝搬経路が信号を搬送している期間中、
ＭＯＳトランジスタの基板電位制御端子にパルス状の信
号を印加してしきい値を低くすることで、回路動作の高
速化を図ることができる。また、基板電位制御端子に印
加する電位をパルス状に変化させることで、回路全体の
消費電流の増加を最小限に抑えることができる。
【００３６】本発明の第５の半導体集積回路では、各内
部回路に対して、制御回路より所定の制御信号を出力し
て駆動する際に、内部回路に備えるＭＯＳトランジスタ
基板電位制御端子にパルス状の信号を印加してしきい値
を低くすることで、回路動作の高速化を図ることができ
る。また、基板電位制御端子に印加する電位をパルス状
に変化させることで、回路全体の消費電流の増加を最小
限に抑えることができる。
【００３７】本発明の第６の半導体集積回路であるセン
スアンプ回路は、センスアンプ回路を構成する第１及び
第２のＮチャンネルＭＯＳトランジスタ及び第１及び第
２のＰチャンネルＭＯＳトランジスタのしきい値を低く
することで、センス動作初期のセンス速度を加速するこ
とができる。また、センスアンプを駆動する第３のＮチ
ャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトラ
ンジスタのしきい値を低下させることで、センス動作の
後半の動作も加速することができる。また、センス動作
が開始してからしきい値を下げることで、初期電荷をロ
スせずにセンスアンプの感度の低下や初期電荷の目減り
によるセンス速度の低下を招くことなくセンス動作を加
速できる。また、トランジスタのバックノード電位を順
方向で与える期間を限定することにより、消費電力の増
加を最低限に抑えつつセンス動作を加速することができ
る。
【００３８】本発明の第７の半導体集積回路であるセン
スアンプ回路は、上記第６の半導体集積回路に基板電位
制御端子に印加する電位を最適化することで、ＭＯＳト
ランジスタのしきい値を下げすぎることなくセンス動作
を加速することができる。
【００３９】本発明の第８の半導体集積回路では、上記
第６の半導体集積回路にクランプ回路を採用すること
で、基板電位制御端子に過剰な電圧が印加されることを
防止してより確実にセンス速度を加速することができ
る。
【００４０】本発明の第９の半導体集積回路では、上記
第１乃至第８の半導体集積回路に備えるＭＯＳトランジ
スタを、ＳＯＩ基板上に形成することで、回路の集積度
を高めることができる。
【００４１】さらに、本発明の第１０の半導体集積回路
では、上記第１乃至第８の半導体集積回路に備えるＭＯ
Ｓトランジスタを、ＳＯＩ基板上に形成されるモード遷
移トランジスタとし、モード遷移電圧を０Ｖ近傍に設定
することにより、ボディ電位制御に用いる電位を同じチ
ップ上で発生することができる。これにより、当該半導
体集積回路を用いた回路を動作させるための外部電源や
別部品の追加が不要となるため実用回路素子として広く
応用することができるという効果も合わせ持つ。
【図面の簡単な説明】
【図１】 バルクシリコン上に形成したＭＯＳトランジ
スタの構成を示す図である。
【図２】 ＣＭＯＳインバータ回路を示す図である。
【図３】 ＣＭＯＳインバータ回路の各制御信号の波形
を示すタイムチャートである。
【図４】 バイアス制御回路の回路図である。
【図５】 バイアス発生回路の回路図である。
【図６】 転送ゲートの構成を示す図である。
【図７】 転送ゲートの各制御信号の波形を示すタイム
チャートである。
【図８】 バイアス制御回路の構成を示す図である。
【図９】 転送ゲートの各制御信号の波形を示すタイム
チャートである。
【図１０】 バイアス制御回路の構成を示す図である。
【図１１】 ＣＭＯＳインバータ回路及び転送ゲートを
用いるＬＳＩの回路ブロックを示す図である。
【図１２】 演算回路における制御信号の波形を示す図
である。
【図１３】 全加算器(１ビット加算回路)の回路図であ
る。
【図１４】 リップルキャリー型の８ビット加算回路を
示す図である。
【図１５】 リップルキャリー型の８ビット加算回路へ
のバス入出力を２相クロックで制御する場合の回路構成
を示す図である。
【図１６】 リップルキャリー型の８ビット加算回路の
制御信号波形を示す図である。
【図１７】 桁上げ信号伝搬経路にある伝達ゲート及び
インバータを構成するＭＯＳトランジスタのバイアス電
位ＶBを順方向に変化させるバイアス制御回路の構成を
示す図である。
【図１８】 ／ＲＡＳ信号及び／ＣＡＳ信号により制御
されるＤＲＡＭの回路ブロックを示す図である。
【図１９】 ＤＲＡＭ内部の信号生成回路で生成される
代表的な制御信号の波形を示すタイミングチャートであ
る。
【図２０】 ＤＲＡＭにおいて、／ＲＡＳ信号及び／Ｃ
ＡＳ信号に基づいて、各制御信号、及び、制御信号に応
じて動作するＭＯＳトランジスタのバイアス電位ＶBを
順方向に変化させるタイミングを制御するためのタイミ
ング信号Ｔを生成する信号生成回路を示す図である。
【図２１】 ＤＲＡＭが備えるセンスアンプの構成を示
す図である。
【図２２】 センスアンプの制御信号及び出力信号の波
形図である。
【図２３】 初期センス動作前からバックノード電位を
順方向に制御した場合における信号波形を破線で示し、
初期センス開始直後からバックノード電位を順方向に制
御した場合の信号波形を実線で示す図である。
【図２４】 基板部とソース電極間の電圧Ｖbsに対する
シリコン基板とソース電極間に流れるダイオード順方向
電流を示す図である。
【図２５】 センスアンプのトランジスタのバックノー
ド電位の制御信号をクランプするクランプ回路図であ
る。
【図２６】 ＤＲＡＭのビット線イコライズ回路を示す
図である。
【図２７】 ビット線イコライズ回路の基板レイアウト
を示す図である。
【図２８】 ビット線イコライズ回路における信号波形
である。
【図２９】 ＳＯＩ基板上に形成したＭＯＳトランジス
タの構成を示す図である。
【図３０】 ＳＯＩ基板上に形成したＭＯＳトランジス
タにおいてボディ領域の電位を制御するために用いるレ
イアウトである。
【図３１】 （ａ）は、トランジスタが部分空乏化トラ
ンジスタである場合におけるＡ−Ａ’断面を示し、
（ｂ）は、Ｂ−Ｂ’断面を示す図である。
【図３２】 （ａ）は、トランジスタが完全空乏化トラ
ンジスタである場合におけるＡ−Ａ’断面を示し、
（ｂ）は、Ｂ−Ｂ’断面を示す図である。
【図３３】 横軸をボディ電圧、縦軸をドレイン電流と
し、ゲート電圧をパラメータとしてプロットしたグラフ
である。
【符号の説明】
１ Ｐ型シリコン基盤、２ ソース、３ ドレイン、１
１０，１２６，２２２，３３２，４１２，４１４，４１
６，４１８，４２０，４２３，４２５，４２７，４２
９，４３３ 遅延回路、１０２，１２２，１２４，２０
１，２１０，２１２，２２３，２２５，３３４，３３
６，Ｍ１，Ｍ２，Ｍ５，４７１，４７２，４７３ Ｎチ
ャンネルＭＯＳトランジスタ、１０１，１１３，１１
５，Ｍ３，Ｍ４，Ｍ６ ＰチャンネルＭＯＳトランジス
タ、２５０ 制御回路、１０３，１０４，２０２，２２
０，２５１ バイアス制御回路、４００ ＤＲＡＭ、４
０５ センスアンプ回路、４１０ 信号生成回路、４５
０ ビット線イコライズ回路、５００クランプ回路。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/06 Ｈ０１Ｌ 29/78 ６１３Ｚ 27/108 21/8242 29/786

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 基板部の電位を制御する基板電位制御端
    子を備えるＭＯＳトランジスタと、 当該ＭＯＳトランジスタのゲートへの入力信号の立ち上
    がり及び立ち下がりタイミングに応じて、該ＭＯＳトラ
    ンジスタの基板電位制御端子の電位を、該ＭＯＳトラン
    ジスタのしきい値が低くなる方向に、所定の期間、パル
    ス状に変化させる制御回路とを備えることを特徴とする
    半導体集積回路。
  2. 【請求項２】 基板部の電位を制御する基板電位制御端
    子を備えるＭＯＳトランジスタと、 当該ＭＯＳトランジスタを活性化する信号がゲートに入
    力されている期間中、該ＭＯＳトランジスタの基板電位
    制御端子の電位を、該ＭＯＳトランジスタのしきい値が
    低くなる方向にパルス状に変化させる制御回路とを備え
    ることを特徴とする半導体集積回路。
  3. 【請求項３】 基板部の電位を制御する基板電位制御端
    子を備えるＭＯＳトランジスタを、１つ以上用いてなる
    演算回路と、 演算回路を作動させる制御信号を生成する制御回路と、 制御信号による演算回路の作動開始タイミングを第１の
    タイミングとし、当該活性化された演算回路内の信号の
    遷移する最も遅いタイミングを第２のタイミングとし、
    第１のタイミング及び第２のタイミングに挟まれた期
    間、演算回路で用いるＭＯＳトランジスタの基板電位制
    御端子の電位を、ゲートのしきい値が低くなる方向にパ
    ルス状に変化させるバイアス制御回路とを備えることを
    特徴とする半導体集積回路。
  4. 【請求項４】 複数の演算回路が、基板部の電位を制御
    する基板電位制御端子を備えるＭＯＳトランジスタを用
    いて構成される信号伝搬経路を介して接続してなる演算
    部と、 各演算回路の信号伝搬経路が信号を伝搬する期間中、当
    該信号伝搬経路が備えるＭＯＳトランジスタのしきい値
    を低くする方向に基板電位制御端子の電位をパルス状に
    変化させる制御回路とを備えることを特徴とする半導体
    集積回路。
  5. 【請求項５】 基板部の電位を制御する基板電位制御端
    子を備えるＭＯＳトランジスタを、各々使用する複数の
    内部回路と、 外部より入力される信号に基づいて、複数の内部回路の
    各々へ所定の制御信号を出力すると共に、当該内部回路
    の備えるＭＯＳトランジスタのしきい値を低くする方向
    に基板電位制御端子の電位をパルス状に変化させる制御
    回路とを備えることを特徴とする半導体集積回路。
  6. 【請求項６】 各々基板部の電位を制御する基板電位制
    御端子を備えるＭＯＳトランジスタであって、第１及び
    第２のＮチャンネルＭＯＳトランジスタのソースが第１
    のドライブ線に共通に接続し、第１及び第２のＰチャン
    ネルＭＯＳトランジスタのソースが第２のドライブ線に
    共通に接続され、第１のＮチャンネルＭＯＳトランジス
    タのドレイン及び第１のＰチャンネルＭＯＳトランジス
    タのドレインと第２のＮチャンネルＭＯＳトランジスタ
    のゲート及び第２のＰチャンネルＭＯＳトランジスタの
    ゲートがビット線に共通に接続し、第２のＮチャンネル
    ＭＯＳトランジスタのドレイン及び第２のＰチャンネル
    ＭＯＳトランジスタのドレインと第１のＮチャンネルＭ
    ＯＳトランジスタのゲート及び第１のＰチャンネルＭＯ
    Ｓトランジスタのゲートがビット線と対をなすビット線
    バーに共通に接続し、第３のＮチャンネルＭＯＳトラン
    ジスタのドレインが第１のドライブ線に接続し、ソース
    がグランド線に接続しゲートが第１のセンス駆動信号に
    接続し、第３のＰチャンネルＭＯＳトランジスタのドレ
    インが第２のドライブ線に接続し、ソースが電源線に接
    続し、ゲートが第２のセンス駆動信号に接続されてなる
    センスアンプ回路と、 センスアンプ回路において、センス動作の開始に伴い、
    第１及び第２のセンス駆動信号が第３のＮチャンネルＭ
    ＯＳトランジスタ及び第３のＰチャンネルＭＯＳトラン
    ジスタを活性化した直後に、第１及び第２のＮチャンネ
    ルＭＯＳトランジスタ、及び、第１及び第２のＰチャン
    ネルＭＯＳトランジスタの基板電位制御端子の電位を、
    ゲートのしきい値が低くなる方向に、所定の期間だけパ
    ルス状に変化させると共に、上記センス動作の開始より
    所定の時間が経過した後に、第３のＮチャンネルＭＯＳ
    トランジスタ及び第３のＰチャンネルＭＯＳトランジス
    タの基板電位制御端子の電位を、しきい値が低くなる方
    向に、所定の期間だけパルス状に変化させる制御回路と
    を備えることを特徴とする半導体集積回路。
  7. 【請求項７】 請求項６に記載された半導体集積回路に
    おいて、 制御回路は、上記センス動作の開始直後に、第１及び第
    ２のＮチャンネルＭＯＳトランジスタの基板電位制御端
    子の電位を、第１及び第２のＮチャンネルＭＯＳトラン
    ジスタのソース電位より高く、該ソース電位に該トラン
    ジスタのＰ−チャンネルとＮ＋ソースドレイン間のＰＮ
    接合拡散電位を加えた電位よりも低い電位に、パルス状
    に変え、第１及び第２のＰチャンネルＭＯＳトランジス
    タの基板電位制御端子の電位を、第１及び第２のＰチャ
    ンネルＭＯＳトランジスタのソース電位より低く、該ソ
    ース電位から該トランジスタのＮ−チャンネルとＰ＋ソ
    ースドレイン間のＰＮ接合拡散電位を差し引いた電位よ
    りも高い電位に、パルス状に変え、センス動作開始より
    所定の時間が経過した後に、第３のＮチャンネルＭＯＳ
    トランジスタの基板電位制御端子の電位を、グランド電
    位よりも高く、該グランド電位に該トランジスタのＰ−
    チャンネルとＮ＋ソースドレイン間のＰＮ接合拡散電位
    を加えた電位よりも低く、パルス状に変え、第３のＰチ
    ャンネルＭＯＳトランジスタの基板電位制御端子の電位
    を、電源電位より低く、該電源電位から該トランジスタ
    のＮ−チャンネルとＰ＋ソースドレイン間のＰＮ接合拡
    散電位を差し引いた電位よりも高い電位に、パルス状に
    変えることを特徴とする半導体集積回路。
  8. 【請求項８】 請求項６に記載された半導体集積回路に
    おいて、 更に、各ＭＯＳトランジスタに備える基板電位制御端子
    の電位がグランド電位にＰＮ接合拡散電位を加えた電位
    を越えないようにクランプするＰＮ接合ダイオードから
    なるクランプ回路を備え、 上記クランプ回路には、クランプ電流が直接流入するグ
    ランド線を、第１及び第２のＮチャンネルＭＯＳトラン
    ジスタのソースノードが第３のＮチャンネルＭＯＳトラ
    ンジスタを介して接続するグランド線とは別に設けるこ
    とを特徴とする半導体集積回路。
  9. 【請求項９】 請求項１乃至請求項８に記載された半導
    体集積回路の内の何れか１つにおいて、 各ＭＯＳトランジスタは、絶縁体層と前記絶縁体層の上
    面に形成した単結晶シリコン膜から成るＳＯＩ基板上に
    形成され、ＳＯＩ層の基板部の電位を制御することを特
    徴とする半導体集積回路。
  10. 【請求項１０】 請求項１乃至請求項８に記載された半
    導体集積回路の内の何れか１つにおいて、 各ＭＯＳトランジスタは、絶縁体層と、絶縁体層の上面
    に配置された単結晶シリコン層とを含むＳＯＩ基板上
    に、両者間にチャンネル領域を挟むように配置されたソ
    ース領域及びドレイン領域と、上記チャンネル領域上方
    に配置されたトランジスタ用ゲート電極と、上記チャン
    ネル領域と同一の不純物を含み、かつ上記チャンネル領
    域に接続された不純物拡散領域と、当該不純物拡散領域
    に接続される基板電位制御端子とを備え、 該不純物拡散領域の電位がソース領域の電位と等しい場
    合に、上記チャンネル領域下の空乏層の下端が上記絶縁
    体層上端近傍に届くように上記単結晶シリコン層の膜厚
    及び上記チャンネル領域の不純物濃度が設定されている
    ことを特徴とする半導体集積回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
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JP2003142598A (ja) * 2001-11-01 2003-05-16 Hitachi Ltd 半導体集積回路装置
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