JPS61289658A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61289658A JPS61289658A JP60132518A JP13251885A JPS61289658A JP S61289658 A JPS61289658 A JP S61289658A JP 60132518 A JP60132518 A JP 60132518A JP 13251885 A JP13251885 A JP 13251885A JP S61289658 A JPS61289658 A JP S61289658A
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- Japan
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- conductivity type
- gate electrode
- channel forming
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
表面が絶縁体でなる基体上の半導体島状領域に半導体素
子が形成されてなるＳｏｌ構造の半導体集積回路におい
て、 形成する半導体素子を、ＭＩＳ−ＦＥＴのチャネル形成
領域に引出し接続部を設けた形態の複合半導体素子にす
ることにより、 一素子でＭＩＳ−ＦＥＴとバイポーラトランジスタとの
並列接続回路を形成する、或いはＭＩｓ−ＦＥＴのしき
い値電圧を変化させることが出来るようにしたものであ
る。
子が形成されてなるＳｏｌ構造の半導体集積回路におい
て、 形成する半導体素子を、ＭＩＳ−ＦＥＴのチャネル形成
領域に引出し接続部を設けた形態の複合半導体素子にす
ることにより、 一素子でＭＩＳ−ＦＥＴとバイポーラトランジスタとの
並列接続回路を形成する、或いはＭＩｓ−ＦＥＴのしき
い値電圧を変化させることが出来るようにしたものであ
る。
本発明は、半導体集積回路に係り、特に、ＳＯＩ構造の
半導体集積回路における半導体島状領域に形成する半導
体素子の構成に関す。
半導体集積回路における半導体島状領域に形成する半導
体素子の構成に関す。
Ｓ ＯＩ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏ
ｒ）構造は、表面が絶縁体でなる基体上に形成された半
導体例えばシリコン（Ｓｌ）に半導体素子が形成される
構造で、例えば絶縁分離幅を狭く出来ることから高密度
集積化が容易になるなどの特徴を有するものであるが、
一層の高密度集積化、多機能化が望まれている。
ｒ）構造は、表面が絶縁体でなる基体上に形成された半
導体例えばシリコン（Ｓｌ）に半導体素子が形成される
構造で、例えば絶縁分離幅を狭く出来ることから高密度
集積化が容易になるなどの特徴を有するものであるが、
一層の高密度集積化、多機能化が望まれている。
（従来の技術〕
第４図はＳｏｌ構造をなす半導体集積回路における従来
のＭｉｓ−ＦＥＴとバイポーラトランジスタの要部構成
を示す側断面図１ｍ） （ｂ）である。
のＭｉｓ−ＦＥＴとバイポーラトランジスタの要部構成
を示す側断面図１ｍ） （ｂ）である。
第４図（ａ）に示すＭｉｓ−ＦＥＴは、基体１の絶縁体
表面に形成された半導体例えばシリコンの角型島状領域
２に、一導電型例えばｐ型のチャネル形成領域３、その
両側にチャネル形成領域３と反対導電型（この場合ｎ型
）のソース４およびドレイン５が、またチャネル形成領
域３上には絶縁膜６を介してゲート電極７があって、ソ
ース４、ドレイン５、ゲート電極７のそれぞれから配線
が導出されてなっている。この場合、チャネル形成領域
３からの配線導出はない。
表面に形成された半導体例えばシリコンの角型島状領域
２に、一導電型例えばｐ型のチャネル形成領域３、その
両側にチャネル形成領域３と反対導電型（この場合ｎ型
）のソース４およびドレイン５が、またチャネル形成領
域３上には絶縁膜６を介してゲート電極７があって、ソ
ース４、ドレイン５、ゲート電極７のそれぞれから配線
が導出されてなっている。この場合、チャネル形成領域
３からの配線導出はない。
第４図（ｂ）に示すバイポーラトランジスタは、島状領
域２に、例えばｐ型のベース３ａｓその両側にベース３
ａと反対導電型（この場合ｎ型）のエミッタ４ａおよび
コレクタ５ａがあって、ベース３ａｓエミツタ４ａｓコ
レクタ５ａのそれぞれから配線が導出されてなっている
。
域２に、例えばｐ型のベース３ａｓその両側にベース３
ａと反対導電型（この場合ｎ型）のエミッタ４ａおよび
コレクタ５ａがあって、ベース３ａｓエミツタ４ａｓコ
レクタ５ａのそれぞれから配線が導出されてなっている
。
そして、ＳＯＩ構造の半導体集積回路においては、上述
の如く島状領域２にＭＩＳ−ＦＥＴ、バイポーラトラン
ジスタの何れもが形成出来るため、第５図図示の如く一
つのチップにＭＩＳ系回路１１とバイポーラ系回路１２
とを形成するのが容易である。
の如く島状領域２にＭＩＳ−ＦＥＴ、バイポーラトラン
ジスタの何れもが形成出来るため、第５図図示の如く一
つのチップにＭＩＳ系回路１１とバイポーラ系回路１２
とを形成するのが容易である。
上記の如＜ＭＩＳ系回路１１とバイポーラ系回路１２と
が形成されてそれらがＮＡＮＤ回路で結合される場合、
その回路は第５１図に示す如くなるが、その回路に使わ
れるＭｉｓ−ＦＥ７１３とバイポーラトランジスタ１４
とは、別の島状領域２に形成されるため、上記ＮＡＮＤ
回路を形成する際に、二つの島状領域２が必要となり、
その分のチップ面積が占有される。
が形成されてそれらがＮＡＮＤ回路で結合される場合、
その回路は第５１図に示す如くなるが、その回路に使わ
れるＭｉｓ−ＦＥ７１３とバイポーラトランジスタ１４
とは、別の島状領域２に形成されるため、上記ＮＡＮＤ
回路を形成する際に、二つの島状領域２が必要となり、
その分のチップ面積が占有される。
また上記ＭＩＳ−ＦＥＴは、第４図（＆）で説明したよ
うに、チャネル形成領域３の電位の制御が出来ないため
、しきい値電圧を変化させることが出来ず、集積回路に
おける回路構成上の自由度が少ない。
うに、チャネル形成領域３の電位の制御が出来ないため
、しきい値電圧を変化させることが出来ず、集積回路に
おける回路構成上の自由度が少ない。
第１図は本発明による複合半導体素子実施例の要部構成
を示す平面図（ａｌと側断面回山）である。
を示す平面図（ａｌと側断面回山）である。
上記問題点は、第１図に示される如く、表面が絶縁体で
なる基体１上の半導体島状領域２ａに、一導電型領域即
ち第１図のチャネル形成領域８と、一導電型領域８に横
並びして接合する二つの逆導電型領域即ち第１図のソー
ス４およびドレイン５と、一導電型領域８上に絶縁膜６
を介して配設された電極即ち第１図のゲート電極７とが
あって、一導電型領域８に引出し接続部８ａを設けて形
成された複合半導体素子を含む本発明の半導体集積回路
によって解決される。
なる基体１上の半導体島状領域２ａに、一導電型領域即
ち第１図のチャネル形成領域８と、一導電型領域８に横
並びして接合する二つの逆導電型領域即ち第１図のソー
ス４およびドレイン５と、一導電型領域８上に絶縁膜６
を介して配設された電極即ち第１図のゲート電極７とが
あって、一導電型領域８に引出し接続部８ａを設けて形
成された複合半導体素子を含む本発明の半導体集積回路
によって解決される。
上記複合半導体素子は、基本的には、絶縁体上ニ形成さ
れたＭｉｓ−ＦＥＴのチャネル形成領域に引出し接続部
を設けた形態のものである。
れたＭｉｓ−ＦＥＴのチャネル形成領域に引出し接続部
を設けた形態のものである。
即ち、第１図における８と８ａが上記チャネル形成領域
とその引出し接続部である。
とその引出し接続部である。
この構成により上記複合半導体素子は、従来のＭｉｓ−
ＦＥＴとして機能させると共に、チャネル形成領域８の
チャネルが形成されない基体１側部分をバイポーラトラ
ンジスタのベースとして利用することにより、ＭＩ ５
−ＦＥＴとバイポーラトランジスタとの並列回路素子と
なり、先に述べたＮＡＮＤ回路の形成を一つの島状領域
２ａで済ますことが出来る。
ＦＥＴとして機能させると共に、チャネル形成領域８の
チャネルが形成されない基体１側部分をバイポーラトラ
ンジスタのベースとして利用することにより、ＭＩ ５
−ＦＥＴとバイポーラトランジスタとの並列回路素子と
なり、先に述べたＮＡＮＤ回路の形成を一つの島状領域
２ａで済ますことが出来る。
また、チャネル形成領域８に外部から電位を与えること
により当該Ｍｉｓ−ＦＥＴのしきい値電圧を変化させる
ことが出来るので、集積回路における回路構成上の自由
度を従来より拡大することが出来る。
により当該Ｍｉｓ−ＦＥＴのしきい値電圧を変化させる
ことが出来るので、集積回路における回路構成上の自由
度を従来より拡大することが出来る。
なお、上記並列回路素子に使用する場合、チャネル形成
領域８における基体ｌ側のキャリア濃度をゲート電極７
側より高くすることにより、上記ベースとする部分の確
保が可能である。
領域８における基体ｌ側のキャリア濃度をゲート電極７
側より高くすることにより、上記ベースとする部分の確
保が可能である。
かくして、ｓｏｉ構造をなす半導体集積回路の高密度集
積化、多機能化が可能になる。
積化、多機能化が可能になる。
（実施例〕
以下、第１図、第１図に示す複合半導体素子の製造手順
の要部を示す第２図の工程順側断面図（ａ）〜（Ｃ）お
よび第３図の説明図を用い、実施例についす従来例のＭ
ｉｓ−ＦＥＴにおけるチャネル形成領域３を角型島状領
域２から延在（延在部を引出し接続部８ａとする）させ
て８となし、更にチャネル形成領域８におけるゲート電
ＩｆｌＴ側をチャネル形成層８ｂ、基体１側を高キャリ
ア濃度層８Ｃとしたものである。
の要部を示す第２図の工程順側断面図（ａ）〜（Ｃ）お
よび第３図の説明図を用い、実施例についす従来例のＭ
ｉｓ−ＦＥＴにおけるチャネル形成領域３を角型島状領
域２から延在（延在部を引出し接続部８ａとする）させ
て８となし、更にチャネル形成領域８におけるゲート電
ＩｆｌＴ側をチャネル形成層８ｂ、基体１側を高キャリ
ア濃度層８Ｃとしたものである。
従って本複合半導体素子が形成される島状領域は、従来
の角型島状領域２に引出し接続部８ａが付加された形状
の２ａとなている。
の角型島状領域２に引出し接続部８ａが付加された形状
の２ａとなている。
また配線の導出は、ソース４、ドレイン５、ゲート電極
７および引出し接続部８ａのそれぞれからなされている
。
７および引出し接続部８ａのそれぞれからなされている
。
ここで、チャネル形成層８ｂのキャリア濃度は凡そ１０
１ｓ〜１０’・／−程度であり、高キャリア濃度層８ｃ
のキャリア濃度は凡そ１０”／−程度である。またソー
ス４およびドレイン５のキャリア濃度は凡そ１０１１〜
１０２０／−程度である。
１ｓ〜１０’・／−程度であり、高キャリア濃度層８ｃ
のキャリア濃度は凡そ１０”／−程度である。またソー
ス４およびドレイン５のキャリア濃度は凡そ１０１１〜
１０２０／−程度である。
かく構成された複合半導体素子は、先に述べたように、
ソース４をソースとエミッタ、ドレイン５をドレインと
コレクタ、ゲート電極７をゲート、引出し接続部８ａに
繋がる高キャリア濃度層８ｃをベースとした、Ｍｉｓ−
ＦＥ、Ｔとバイポーラトランジスタとの並列回路素子に
なる。そしてこの並列回路素子は、そのまま先に述べた
ＮＡＮＤ回路を形成している。
ソース４をソースとエミッタ、ドレイン５をドレインと
コレクタ、ゲート電極７をゲート、引出し接続部８ａに
繋がる高キャリア濃度層８ｃをベースとした、Ｍｉｓ−
ＦＥ、Ｔとバイポーラトランジスタとの並列回路素子に
なる。そしてこの並列回路素子は、そのまま先に述べた
ＮＡＮＤ回路を形成している。
また、引出し接続部８ａに与えられる電位は、チャネル
形成層８ｂに与えられられるので、この電位の制御によ
りＭｉｓ−ＦＥＴのしきい値電圧を変化させることが出
来る。
形成層８ｂに与えられられるので、この電位の制御によ
りＭｉｓ−ＦＥＴのしきい値電圧を変化させることが出
来る。
即ち、第３図図示の如く複数設けられた本複合半導体素
子のそれぞれのチャネル形成層８ｂに異なった電位を与
えることにより、しきい値電圧をそれぞれに異ならせ最
適なものにすることが出来る。
子のそれぞれのチャネル形成層８ｂに異なった電位を与
えることにより、しきい値電圧をそれぞれに異ならせ最
適なものにすることが出来る。
更に上記電位をクロックなどで変化させることにより、
当該素子のしきい値電圧を時間により変化させることも
可能である。
当該素子のしきい値電圧を時間により変化させることも
可能である。
なおこの使い方をする場合には、必ずしも高キャリア濃
度層８ｃを設けなくとも良い。
度層８ｃを設けなくとも良い。
上記実施例の複合回路素子は、第２図図示の手順で形成
することが出来る。
することが出来る。
即ち先ず第２図（ａ）図示の如く、基体１上に高キャリ
ア濃度層８ｃとチャネル形成層８ｂの二層構成をなし先
に述べた形状の島状領域２ａを形成する。この二層構成
にするのは、島状領域２ａ全体のキャリア濃度をチャネ
ル形成層８ｂの濃度にしておき、エネルギーを大きくし
たイオン注入により高キャリア濃度層８ｃに集中的に不
純物を導入することにより可能である。また薄膜トラン
ジスタのように島状領域を多結晶シリコンで形成する場
合には、キャリア濃度の異なる多結晶シリコンの堆積を
重ねることで可能である。
ア濃度層８ｃとチャネル形成層８ｂの二層構成をなし先
に述べた形状の島状領域２ａを形成する。この二層構成
にするのは、島状領域２ａ全体のキャリア濃度をチャネ
ル形成層８ｂの濃度にしておき、エネルギーを大きくし
たイオン注入により高キャリア濃度層８ｃに集中的に不
純物を導入することにより可能である。また薄膜トラン
ジスタのように島状領域を多結晶シリコンで形成する場
合には、キャリア濃度の異なる多結晶シリコンの堆積を
重ねることで可能である。
次いで第２回山）図示の如く、公知の方法で絶縁［Ｉ６
とゲート電極７を形成する。この際引出し接続部８ａ上
にもゲート電極７を延在させておく。
とゲート電極７を形成する。この際引出し接続部８ａ上
にもゲート電極７を延在させておく。
次いでこれをマスクにした公知の方法で不純物を導入し
、第２図（Ｃ）図示の如くチャネル形成領域８の両側の
導電型を反転させてソース４とドレイン５を形成した後
、ゲート電極７の上記延在部を除去する。
、第２図（Ｃ）図示の如くチャネル形成領域８の両側の
導電型を反転させてソース４とドレイン５を形成した後
、ゲート電極７の上記延在部を除去する。
この後は、ソース４、ドレイン５、ゲート電極７および
引出し接続部８ａからの配線導出などを行って所望の複
合半導体素子の形成を完了する。
引出し接続部８ａからの配線導出などを行って所望の複
合半導体素子の形成を完了する。
以上説明したように、本発明の構成によれば、島状領域
に半導体素子が形成されてなるＳｏｌ構造の半導体集積
回路において、−素子でＭＩＳ−ＦＥＴとバイポーラト
ランジスタとの並列接続回路を形成する、或いはＭＩＳ
−ＦＥＴのしきい値電圧を変化させることが出来るよう
にすることが出来、一層の高密度集積化、多機能化を可
能にさせる効果がある。
に半導体素子が形成されてなるＳｏｌ構造の半導体集積
回路において、−素子でＭＩＳ−ＦＥＴとバイポーラト
ランジスタとの並列接続回路を形成する、或いはＭＩＳ
−ＦＥＴのしきい値電圧を変化させることが出来るよう
にすることが出来、一層の高密度集積化、多機能化を可
能にさせる効果がある。
第１図は本発明による複合半導体素子実施例の要部構成
を示す平面図（ａ）と側断面図伽）、第２図はその製造
手順の要部を示す工程順側断面図（ａ）〜（Ｃ）、 第３図はその実施例の第二の使い方の説明図、第４図は
従来のＭＩＳ−ＦＥＴとバイポーラトランジスタの要部
構成を示す側断面図（Ｊｌ）Φ）、 第５図はその使用例を示す回路図、である。 図において、 １は基体、 ２は従来の島状領域、 ２ａは本発明になる島状領域、 ３は従来のチャネル形成領域、 ３ａはベース、 ４はソース、 ４ａはエミッタ、 ５はドレイン、 ５ａはコレクタ、 ６は絶縁膜、 ７はゲート電極、 ８は本発明になるチャネル形成領域、 ８ａは引出し接続部、 ８ｂはチャネル形成層、 ８ｃは高キャリア濃度層、 １１はＭｉｓ系回路、 １２はバイポーラ系回路、・ １３はＭｉｓ−ＦＥＴ。 １４はバイポーラトランジスタ、である。 率３ 図 従に例必トランジス処ホ１１〕釘面目 顎！Ｅ４ １ａ（とス、ン Ｃｂ） トラ〉ジ゛スタのイ史田夕ｌをホ↑目賂日率５０
を示す平面図（ａ）と側断面図伽）、第２図はその製造
手順の要部を示す工程順側断面図（ａ）〜（Ｃ）、 第３図はその実施例の第二の使い方の説明図、第４図は
従来のＭＩＳ−ＦＥＴとバイポーラトランジスタの要部
構成を示す側断面図（Ｊｌ）Φ）、 第５図はその使用例を示す回路図、である。 図において、 １は基体、 ２は従来の島状領域、 ２ａは本発明になる島状領域、 ３は従来のチャネル形成領域、 ３ａはベース、 ４はソース、 ４ａはエミッタ、 ５はドレイン、 ５ａはコレクタ、 ６は絶縁膜、 ７はゲート電極、 ８は本発明になるチャネル形成領域、 ８ａは引出し接続部、 ８ｂはチャネル形成層、 ８ｃは高キャリア濃度層、 １１はＭｉｓ系回路、 １２はバイポーラ系回路、・ １３はＭｉｓ−ＦＥＴ。 １４はバイポーラトランジスタ、である。 率３ 図 従に例必トランジス処ホ１１〕釘面目 顎！Ｅ４ １ａ（とス、ン Ｃｂ） トラ〉ジ゛スタのイ史田夕ｌをホ↑目賂日率５０
Claims (1)
- 【特許請求の範囲】 １）表面が絶縁体でなる基体（１）上の半導体島状領域
（２ａ）に、一導電型領域（８）と、該一導電型領域（
８）に横並びして接合する二つの逆導電型領域（４、５
）と、該一導電型領域（８）上に絶縁膜（６）を介して
配設された電極（７）とがあって、該一導電型領域（８
）に引出し接続部（８ａ）を設けて形成された複合半導
体素子を含むことを特徴とする半導体集積回路。 ２）上記一導電型半導体領域（８）における上記基体（
１）側のキャリア濃度が上記電極（７）側より高いこと
を特徴とする特許請求の範囲第１項記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132518A JPS61289658A (ja) | 1985-06-18 | 1985-06-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132518A JPS61289658A (ja) | 1985-06-18 | 1985-06-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61289658A true JPS61289658A (ja) | 1986-12-19 |
Family
ID=15083195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60132518A Pending JPS61289658A (ja) | 1985-06-18 | 1985-06-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61289658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004088750A1 (ja) * | 2003-03-31 | 2004-10-14 | Juridical Foundation Osaka Industrial Promotion Organization | ラティラルバイポーラｃｍｏｓ集積回路 |
| JP2017505530A (ja) * | 2013-11-27 | 2017-02-16 | クアルコム，インコーポレイテッド | デュアルモードトランジスタ |
-
1985
- 1985-06-18 JP JP60132518A patent/JPS61289658A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004088750A1 (ja) * | 2003-03-31 | 2004-10-14 | Juridical Foundation Osaka Industrial Promotion Organization | ラティラルバイポーラｃｍｏｓ集積回路 |
| JPWO2004088750A1 (ja) * | 2003-03-31 | 2006-07-06 | 財団法人大阪産業振興機構 | ラティラルバイポーラｃｍｏｓ集積回路 |
| JP4691624B2 (ja) * | 2003-03-31 | 2011-06-01 | 学校法人近畿大学 | ラティラルバイポーラｃｍｏｓ集積回路 |
| JP2017505530A (ja) * | 2013-11-27 | 2017-02-16 | クアルコム，インコーポレイテッド | デュアルモードトランジスタ |
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