JPS63293882A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に高駆動能力を
備えるＭＯＳ電界効果トランジスタの構造に関する。

〔従来の技術〕

従来、外部装置の駆動回路に使用するＭＯ８電界効果、
トランジスタは、必要な駆動能力を得るためにチャネル
幅を大きく形成するのが通常である。

〔発明が解決しようとする問題点〕

このように高い駆動能力をもつＭＯＳ電界効果トランジ
スタはＭＯ８型半導体集積回路装置の出力回路等で当然
使用されることとなるが、大きなチャネル幅によって基
板占有面積を拡げるので半導体のチップ・サイズを大型
化せしめる欠点を有する。特に高駆動能力を目的に開発
されたＭＯ３型半導体集積回路装置では、この出力トラ
ンジスタがもつ構造上の理由だけでチップ・サイズが可
成りの大きさになる程でその影響力はきわめて深刻であ
る。

本発明の目的は、上記の状況に鑑み、半導体のチップ・
サイズを大型化することなき高駆動能力ＭＯＳ電界効果
トランジスタを備えた半導体装置回路装置を提供するこ
とである。

〔問題点を解決するための手段〕

本発明によれば、半導体集積回路装置は一導電型の半導
体基板と、前記半導体基板に埋込まれる逆導電型の埋込
層と基板上に順次積層される一導電型および逆導電型半
導体層をそれぞれソース領域、チャネル領域およびドレ
イン領域とし、更に前記一導電型半導体層内にゲート酸
化膜を両側面にそれぞれ縦方向に備えて埋込み形成され
る多結晶シリコン層をゲート電極とする縦型構造のＭＯ
８電界効果トランジスタとを含む。

〔実施例〕

以下図面を参照して本発明の詳細な説明する。

第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示すＭＯ３型半導体集積回路装置の模式的平面図およ
びそのＡ−Ａ’断面図である。本実施例によれば、本発
明の半導体集積回路装置は、Ｐ型半導体基板１と、この
Ｐ型半導体基板１内に埋込まれるＮ＋埋込層および基板
１上にＰ型エピタキシャル層４を挟−んで堆積されるＮ
型多結晶シリコン層をそれぞれソース領域２およびドレ
イン領域３とし、また、Ｐ型エピタキシャル層４内にゲ
ート酸化膜５を両側面にそれぞれ縦方向に備えて埋込み
形成される２つの多結晶シリコン層をそれぞれゲート電
極６とする縦型構造のＭＯ３電界効果トランジスタとを
含む。ここで、７゜８．９．１０および１１はそれぞれ
素子分離絶縁膜、ドレイン電極取出用Ｎ＋拡散領域、ソ
ース電極、トレイン電極およびフィールド絶縁膜、また
、１３はゲート・コンタクト孔である。

この構造の半導体集積回路装置は以下の方法で容易に製
造し得る。すなわち、Ｐ型半導体基板１の表面にまず高
濃度のＮ型埋込み層を形成し、その上にＰ型エピタキシ
ャル層４を成長させる。ついで、このＰ型エピタキシャ
ル層４内を選択的にエツチング除去してゲート埋込部を
形成し、その側面および底面の全面にシリコン酸化膜を
形成してからその上に多結晶シリコン層を全面に成長さ
せ、多結晶シリコン層およびシリコン酸化膜を再び選択
除去してゲート酸化膜５およびゲート電極６をそれぞれ
形成する。ここで再度酸化処理を施し多結晶シリコン・
ゲート６の上面以外の酸化膜を除去後全面にＮ型多結晶
シリコン層を形成しその表面にフィールド酸化Ｉｌｌを
形成する。その後ソース、ドレインおよびゲートの各電
位をとるためのコンタクト・ホールをそれぞれ開口し所
要の電極配線を公知の技術により行えばよい。

本実施例のＭＯ８電界効果トランジスタは次のように動
作する。すなわち、ゲート電極６の電位をＯＶに保って
ソース領域２およびドレイン領域３に電圧を印加すると
、Ｐ型エピタキシャル層４の存在により、Ｎ型半導体層
で構成されるソース、ドレイン間には電流は流れない。

ついでゲート電極６の電位をあげて行くとＰ型エピタキ
シャル層４のゲート電極６の近傍には電子が集まり、Ｎ
型に反転したチャネル領域１２が形成されるようになり
、この導電バスを通じてドレイン２からソース−ドレイ
ン電流が流れることとなる。すなわち通常のＭＯ５電界
効果トランジスタの動作が半導体チップ表面に対して垂
直方向に起ることとなる。この際、チャネル領域１２は
一つのゲート電極６の左右両側にそれぞれ２つずつ形成
されるので、ゲート電極６を複数個設けることにより非
常に大きな駆動電流が出力できるようになる。またゲー
ト長はＰ型エピタキシャルＮ４の厚さでコントロールす
ることができるので、マスクの目合わせ精度に関係な〈
従来より短いゲート長をもつ高速素子を容易に形成する
ことも可能である。

第２図は本発明の他の実施例の主要部を示す平面図であ
る。本実施例によれば、複数個配設されるゲート電極６
の上面周辺はチャネル領域１２を除き共通接続された板
状の多結晶シリコン層１４で形成される。ここで、１５
はゲート・コンタクト孔を示す０本実施例によれば、チ
ャネル領域１２の数を著しく大きくすることができるの
で、非常に大きな駆動電流を出力することが可能である
。

〔発明の効果〕 以上詳細に説明したように、本発明によればチャネル電
流が半導体基板に対し垂直方向に流れる構造をもつ大駆
動電流出力の縦型ＭＯ８電界効果トランジスタ素子を得
ることができるので、高駆動および高速の２つの能力を
兼備したＭＯ８型半導体集積回路装置をチップ・サイズ
を大型化することなく容易に実現することが可能である
。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明の一実施例を示すＭ
Ｏ３型半導体集積回路装置の模式的平面図およびそのＡ
−Ａ’断面図、第２図は本発明の他の実施例の主要部を
示す平面図である。 １・・・Ｐ型半導体基板、２・・・ソース領域、３・・
・ドレイン領域、４・・・Ｐ型エピタキシャル層、５・
・・ゲート酸化膜、６・・・ゲート電極、７・・・素子
分離絶縁膜、８・・・ドレイン電極数出用Ｎ＋拡散領域
、９・・・ソース電極、１０・・・ドレイン電極、１１
・・・フィールド絶縁膜、１２・・・チャネル領域、１
３．１５・・・ゲート・コンタクト孔、１４・・・板状
多結晶シリコン層。 ／虫 代理人　弁理士　内　原　　晋シ 〒゛−トコーノタク８号 ｂ　１　ｉ＜ａン 「「） 州蔽 τ−ト・］シシブブト 」泪

Claims (1)

【特許請求の範囲】
1. 一導電型の半導体基板と、前記半導体基板に埋込まれる
   逆導電型の埋込層と基板上に順次積層される一導電型お
   よび逆導電型半導体層をそれぞれソース領域、チャネル
   領域およびドレイン領域とし、更に前記一導電型半導体
   層内にゲート酸化膜を両側面にそれぞれ縦方向に備えて
   埋込み形成される多結晶シリコン層をゲート電極とする
   縦型構造のＭＯＳ電界効果トランジスタとを含むことを
   特徴とする半導体集積回路装置。