JPS6271274A - Ｍｏｓ形半導体装置 - Google Patents
Ｍｏｓ形半導体装置Info
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- JPS6271274A JPS6271274A JP21005085A JP21005085A JPS6271274A JP S6271274 A JPS6271274 A JP S6271274A JP 21005085 A JP21005085 A JP 21005085A JP 21005085 A JP21005085 A JP 21005085A JP S6271274 A JPS6271274 A JP S6271274A
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- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims abstract description 6
- 239000000463 material Substances 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的特性偏差が少なく、製造歩留まりの高
いＭＯ３形半導体装置に関するものである。
いＭＯ３形半導体装置に関するものである。
従来のＭＯ３形半導体装置は、絶縁物上に構成した場合
にその有用性が高いので、この観点から従来技術を説明
する。
にその有用性が高いので、この観点から従来技術を説明
する。
第３図に、絶縁物上に形成されたＭＯ３形半導体装置の
従来からある一般的な構成を示す。第３図（ａ）は平面
配置図であり、第３図（ｂｌは第３図（ａｌのＩＩ［Ｂ
−ＩＩＩＢ線断面図である。
従来からある一般的な構成を示す。第３図（ａ）は平面
配置図であり、第３図（ｂｌは第３図（ａｌのＩＩ［Ｂ
−ＩＩＩＢ線断面図である。
第３図において、１は絶縁物基板、２はｎ形半導体によ
る能動層、３はゲート絶縁膜、４はゲート電極、５はｎ
形半導体によるソース領域、６はｎ形半導体によるドレ
イン領域、７はソース電極、８はドレイン電極である。
る能動層、３はゲート絶縁膜、４はゲート電極、５はｎ
形半導体によるソース領域、６はｎ形半導体によるドレ
イン領域、７はソース電極、８はドレイン電極である。
この半導体装置は、ソース電極７を接地し、ドレイン電
極８には正のドレイン電圧、ゲート電極４には正のゲー
ト電圧をそれぞれ印加して使用する。
極８には正のドレイン電圧、ゲート電極４には正のゲー
ト電圧をそれぞれ印加して使用する。
各電極に電圧が上記のように印加された時、ドレイン電
圧を高くすると、能動層２の領域のうちのｎ形ドレイン
領域６との接合部近傍に発生した空乏層内では、電界強
度が高いことにより、弱い雪崩現象（以下「アバランシ
ェ」という）が起こる。すなわち・空乏層内で正孔と電
子の対が次々に発生し、電子はｎ形ドレイン領域６に流
れ込むが、正孔の一部はｎ形ソース領域５に注入される
と共に他の一部は一時的に能動層２に留まる。これは、
能動層２の電位が高くなることを意味し、その結果、こ
の半導体装置のしきい値電圧が下がり、ドレイン電流の
増大が引き起こされる。これを第４図（ａｌに示す。第
４図（ａｔ ＆こ示すように、このドレイン電圧におい
て、第１のキンク１０が現れる。
圧を高くすると、能動層２の領域のうちのｎ形ドレイン
領域６との接合部近傍に発生した空乏層内では、電界強
度が高いことにより、弱い雪崩現象（以下「アバランシ
ェ」という）が起こる。すなわち・空乏層内で正孔と電
子の対が次々に発生し、電子はｎ形ドレイン領域６に流
れ込むが、正孔の一部はｎ形ソース領域５に注入される
と共に他の一部は一時的に能動層２に留まる。これは、
能動層２の電位が高くなることを意味し、その結果、こ
の半導体装置のしきい値電圧が下がり、ドレイン電流の
増大が引き起こされる。これを第４図（ａｌに示す。第
４図（ａｔ ＆こ示すように、このドレイン電圧におい
て、第１のキンク１０が現れる。
さらにドレイン電圧を増大させていくと、ｎ形ソース領
域５から能動層２に電子が逆注入される割合が増大し、
ドレイン電流の増加をもたらすと共にアバランシェを促
進する。その結果、益々ドレイン電流が増大する、よく
知られた寄生バイポーラ動作領域に入り、ドレイン電流
は著しく増加する。これが第４図（ａ）に示す第２のキ
ンク１１である。また、第４図（′ｂ）に示すしきい値
電圧特性図においても、キンク１２が現れる。なお、同
図の破線はキングが現れない場合の特性を示したもので
ある。
域５から能動層２に電子が逆注入される割合が増大し、
ドレイン電流の増加をもたらすと共にアバランシェを促
進する。その結果、益々ドレイン電流が増大する、よく
知られた寄生バイポーラ動作領域に入り、ドレイン電流
は著しく増加する。これが第４図（ａ）に示す第２のキ
ンク１１である。また、第４図（′ｂ）に示すしきい値
電圧特性図においても、キンク１２が現れる。なお、同
図の破線はキングが現れない場合の特性を示したもので
ある。
これらの寄生効果は、この半導体装置によって信号を増
幅する際に、歪を著しく増加させる。そこで、キンクの
原因となる能動層２に発生した正札を削減させるため、
ソース領域５に能動層２と同じ導電形の領域を付加する
ことが従来から考えられている。この例を第５図に示す
。第５図の装置は、ジェイ・チハニーとエイチ・シュレ
フタラ−９「イー・ニス・エフ・アイ モス トランジ
スタの特性に対する浮動基体電位の影響」、ソリッド−
ステート エレクトロニクス、１８巻、３０９頁−３１
４頁＋ １９７５ （Ｊ、Ｔｉｈａｎｙｉ ａｎｄ
Ｈ。
幅する際に、歪を著しく増加させる。そこで、キンクの
原因となる能動層２に発生した正札を削減させるため、
ソース領域５に能動層２と同じ導電形の領域を付加する
ことが従来から考えられている。この例を第５図に示す
。第５図の装置は、ジェイ・チハニーとエイチ・シュレ
フタラ−９「イー・ニス・エフ・アイ モス トランジ
スタの特性に対する浮動基体電位の影響」、ソリッド−
ステート エレクトロニクス、１８巻、３０９頁−３１
４頁＋ １９７５ （Ｊ、Ｔｉｈａｎｙｉ ａｎｄ
Ｈ。
５ｃｈ１石ｔｔｅｒｅｒ、 ｒ Ｉｎｆｌｕｅｎｃｅ
ｏｆ ｔｈｅ ｆｌｏａｔｉｎｇ ５ｕｂｓ−ｔｒａｔ
ｅ ｐｏｔｅｎｔｉａｌ ｏｎ ｔｈｅ ｃｈ
ａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ＥＳ−ＦＩ
ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ Ｊ 、５ｏｌｉｄ−Ｓ
ｔ、Ｅｌｅｃｔｒｏｎｉｃｓ。
ｏｆ ｔｈｅ ｆｌｏａｔｉｎｇ ５ｕｂｓ−ｔｒａｔ
ｅ ｐｏｔｅｎｔｉａｌ ｏｎ ｔｈｅ ｃｈ
ａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ＥＳ−ＦＩ
ＭＯＳ Ｔｒａｎｓｉｓｔｏｒ Ｊ 、５ｏｌｉｄ−Ｓ
ｔ、Ｅｌｅｃｔｒｏｎｉｃｓ。
ｖｏｌ、１Ｂ、ｐｐ、３０９−３１４．１９７５）に示
されている。第５図（ａ）は平面配置図であり、第５図
（ｂ）は第５図（ａ）のＶＢ−ＶＢ線断面図である。第
５図（ａ）のソース領域５をｐ″領域切断したときの断
面図は大体第５図（ｂ）と同様であるが、ソース領域５
がｎ＋でなくｐ”となる点のみが異なる。これを第５図
中）の括弧で示す。第５図に示すように、ソース領域を
ｎ形ソース領域５とｐ形ソース領域９とから構成するこ
とにより、能動層２に発生した正孔をｐ形ソース領域９
で吸収し、能動層２の電位の上昇を防止しようとするも
のである。
されている。第５図（ａ）は平面配置図であり、第５図
（ｂ）は第５図（ａ）のＶＢ−ＶＢ線断面図である。第
５図（ａ）のソース領域５をｐ″領域切断したときの断
面図は大体第５図（ｂ）と同様であるが、ソース領域５
がｎ＋でなくｐ”となる点のみが異なる。これを第５図
中）の括弧で示す。第５図に示すように、ソース領域を
ｎ形ソース領域５とｐ形ソース領域９とから構成するこ
とにより、能動層２に発生した正孔をｐ形ソース領域９
で吸収し、能動層２の電位の上昇を防止しようとするも
のである。
しかし、この半導体装置の構成においては、次のような
問題がある。すなわち、この構造を実現するためには、
製造の際にｎ形ソース領域に加えてｐ形ソース領域を設
けなければならない。つまり、２枚のりソグラフィ用マ
スクが必要となる。
問題がある。すなわち、この構造を実現するためには、
製造の際にｎ形ソース領域に加えてｐ形ソース領域を設
けなければならない。つまり、２枚のりソグラフィ用マ
スクが必要となる。
これに伴い、ｐ形ソース領域とｎ形ソース領域のマスク
合わせ誤差が必ず生じ、仕上がった半導体装置の電気的
特性偏差の大きな原因の１つとなる。
合わせ誤差が必ず生じ、仕上がった半導体装置の電気的
特性偏差の大きな原因の１つとなる。
この影響は、半導体を小形化すると著しくなり、大規模
集積回路においては、この種の構造の半導体装置を採用
することができな（なる。
集積回路においては、この種の構造の半導体装置を採用
することができな（なる。
このような問題点を解決するために本発明は、所定の不
純物濃度の第１導電形を有する主たる半導体基板の主表
面近傍に形成され半導体基板領域の不純物濃度よりも高
い不純物濃度を有する第２導電形の領域と、この第２導
電形の領域とこれに隣接する前記第１導電形の領域の双
方にまたがるソース電極とを備え、このソース電極を、
半導体基板の接触面に発生するショットキー障壁が前記
半導体基板のバンドギャップの１／２以下となる材料で
形成するようにしたものである。
純物濃度の第１導電形を有する主たる半導体基板の主表
面近傍に形成され半導体基板領域の不純物濃度よりも高
い不純物濃度を有する第２導電形の領域と、この第２導
電形の領域とこれに隣接する前記第１導電形の領域の双
方にまたがるソース電極とを備え、このソース電極を、
半導体基板の接触面に発生するショットキー障壁が前記
半導体基板のバンドギャップの１／２以下となる材料で
形成するようにしたものである。
本発明においては、ドレイン電流−ドレイン電圧特性又
はしきい値電圧特性におけるキンク現象が無く、かつ、
製造工程に伴う電気的特性偏差が極めて少ない。
はしきい値電圧特性におけるキンク現象が無く、かつ、
製造工程に伴う電気的特性偏差が極めて少ない。
第１図（ａ）は本発明に係わるＭＯ３形半導体装置の一
実施例を示す平面配置図であり、第１回出）および（Ｃ
１は第１図（ａｌのＩＢ−ＩＢ線断面図およびＩＣ−Ｉ
Ｃ線断面図である。
実施例を示す平面配置図であり、第１回出）および（Ｃ
１は第１図（ａｌのＩＢ−ＩＢ線断面図およびＩＣ−Ｉ
Ｃ線断面図である。
第１図において、２０は絶縁物層、２１は第１導電形を
有する主たる半導体基板として絶縁物層２０上に形成さ
れたｐ形能動層、２２は能動層２１上に形成されたゲー
ト絶縁膜、２３はゲート絶縁膜２２の上に形成されたゲ
ート電極である。能動層２Ｉは動作中に空乏化領域２１
ａと非空乏化領域２１ｂとに分かれる。２４は上記主た
る半導体基板の不純物濃度よりも高い不純物濃度を有す
る第２導電形の領域として能動層２１の一端部にｎ形の
高不純物濃度半導体によって形成されたソース領域であ
り、ソース領域２４と能動層２１の双方に接するように
これらの上表面にソース電極２６が設けられている。こ
の場合、ソース電極２６の材料としては、能動層２１と
の界面に発生するショットキー障壁が能動層２１のバン
ドギャップの１／２以下となるものを選択する。２５は
同じくｎ形の高不純物濃度半導体によって形成されたド
レイン領域であり、能動層２１のソース領域２４と反対
側の一端部に形成されており、その上には、ドレイン電
極２７が形成されている。電極２３．２６．２７は絶縁
物層２８によって相互に電気的絶縁が図られている。
有する主たる半導体基板として絶縁物層２０上に形成さ
れたｐ形能動層、２２は能動層２１上に形成されたゲー
ト絶縁膜、２３はゲート絶縁膜２２の上に形成されたゲ
ート電極である。能動層２Ｉは動作中に空乏化領域２１
ａと非空乏化領域２１ｂとに分かれる。２４は上記主た
る半導体基板の不純物濃度よりも高い不純物濃度を有す
る第２導電形の領域として能動層２１の一端部にｎ形の
高不純物濃度半導体によって形成されたソース領域であ
り、ソース領域２４と能動層２１の双方に接するように
これらの上表面にソース電極２６が設けられている。こ
の場合、ソース電極２６の材料としては、能動層２１と
の界面に発生するショットキー障壁が能動層２１のバン
ドギャップの１／２以下となるものを選択する。２５は
同じくｎ形の高不純物濃度半導体によって形成されたド
レイン領域であり、能動層２１のソース領域２４と反対
側の一端部に形成されており、その上には、ドレイン電
極２７が形成されている。電極２３．２６．２７は絶縁
物層２８によって相互に電気的絶縁が図られている。
次にこのように構成された半導体装置の動作を説明する
。まず、ソース電極２６を接地し、ドレイン電極２７に
正電圧を印加する。このような状態で、ゲート電極２３
に正電圧を印加すると、能動層２１の中に空乏化された
領域２１ａが発生し、また、能動層２１とゲート絶縁膜
２２との界面に反転層が形成される。これにより、空乏
化領域２１ａ中の反転層を通じて、ドレイン領域２５か
らソース領域２４へ電流が流れる。このように電流が流
れる時、ドレイン領域２５に近い空乏化領域２１ａの内
部で弱い゛アバランシェにより発生した正孔は、非空乏
化領域２１ｂの中に入るが、ソース領域２４には注入さ
れず、ソース領域２４に隣接して能動層２１上に配置さ
れたソース電極２６に流れ込む。これは、ソース電極２
６と能動層２１の界面に発生するショットキー障壁を十
分低くしであるからである。このようにして、能動層の
非空乏化領域２１ｂ中での正孔蓄積は抑圧され、キンク
現象は現れない。
。まず、ソース電極２６を接地し、ドレイン電極２７に
正電圧を印加する。このような状態で、ゲート電極２３
に正電圧を印加すると、能動層２１の中に空乏化された
領域２１ａが発生し、また、能動層２１とゲート絶縁膜
２２との界面に反転層が形成される。これにより、空乏
化領域２１ａ中の反転層を通じて、ドレイン領域２５か
らソース領域２４へ電流が流れる。このように電流が流
れる時、ドレイン領域２５に近い空乏化領域２１ａの内
部で弱い゛アバランシェにより発生した正孔は、非空乏
化領域２１ｂの中に入るが、ソース領域２４には注入さ
れず、ソース領域２４に隣接して能動層２１上に配置さ
れたソース電極２６に流れ込む。これは、ソース電極２
６と能動層２１の界面に発生するショットキー障壁を十
分低くしであるからである。このようにして、能動層の
非空乏化領域２１ｂ中での正孔蓄積は抑圧され、キンク
現象は現れない。
参考のため、イオン打込み法により第１図の構造を形成
して製作した本実施例としての半導体装置で得られたド
レイン電圧−ドレイン電流特性の一例を第２図（ａ）に
示し、同じ方法により第４図の構造を形成して製作した
第５図の半導体装置で得られたドレイン電圧−ドレイン
電流特性の一例を第２図中）に示す。
して製作した本実施例としての半導体装置で得られたド
レイン電圧−ドレイン電流特性の一例を第２図（ａ）に
示し、同じ方法により第４図の構造を形成して製作した
第５図の半導体装置で得られたドレイン電圧−ドレイン
電流特性の一例を第２図中）に示す。
第２図かられかるように、本実施例としての半導体装置
では、第５図の半導体装１と同様にキンク現象は完全に
除去されている。実験に使用された半導体装置の構造定
数を表に示す。
では、第５図の半導体装１と同様にキンク現象は完全に
除去されている。実験に使用された半導体装置の構造定
数を表に示す。
このように本実施例は、ドレイン電流−ドレイン電圧特
性におけるキンク現象を完全に除去することができるの
で、次に示すような従来の半導体装置の利点■〜■に加
え、■の利点がある。
性におけるキンク現象を完全に除去することができるの
で、次に示すような従来の半導体装置の利点■〜■に加
え、■の利点がある。
■高速スイッチング動作に加えて、低歪で信号を増幅す
ることができる。
ることができる。
■キンク現象に伴う雑音を除去することができるので、
低雑音化に有効である。
低雑音化に有効である。
■ドレイン近傍で発生した正孔（多数キャリア）がソー
ス領域に注入されずに引き抜かれるので、寄生バイポー
ラ効果によるドレイン・ソース間耐圧が改善され、最高
使用電源電圧値が高くなる。
ス領域に注入されずに引き抜かれるので、寄生バイポー
ラ効果によるドレイン・ソース間耐圧が改善され、最高
使用電源電圧値が高くなる。
■−回のイオン打込み用マスクを使用するだけでソース
・ドレイン領域を形成できるので、二回のマスクを使用
せざるを得ない従来の半導体装置と比較して、マスク合
わせ誤差に起因する電気的特性偏差を小さく抑えること
ができる。
・ドレイン領域を形成できるので、二回のマスクを使用
せざるを得ない従来の半導体装置と比較して、マスク合
わせ誤差に起因する電気的特性偏差を小さく抑えること
ができる。
以上説明したように本発明は、ショットキー接触を応用
した能動層の多数キャリアを通ずることのできるソース
電極を新たに設けたので、ドレイン電流−ドレイン電圧
特性におけるキンク現象を完全に除去することができる
効果がある。
した能動層の多数キャリアを通ずることのできるソース
電極を新たに設けたので、ドレイン電流−ドレイン電圧
特性におけるキンク現象を完全に除去することができる
効果がある。
また、本発明においては、−回のイオン打込み用マスク
を使用するだけでソース・ドレイン領域を形成できるの
で、マスク合わせ誤差に起因する電気的特性偏差を小さ
く抑えることができる効果がある。
を使用するだけでソース・ドレイン領域を形成できるの
で、マスク合わせ誤差に起因する電気的特性偏差を小さ
く抑えることができる効果がある。
第１図は本発明に係わるＭＯ５形半導体装置の一実施例
を示す構造図、第２図は本発明が適用された半導体装置
のドレイン電流−ドレイン電圧特性を示す特性図、第３
図は従来の半導体装置を示す構造図、第４図はそのドレ
イン電流−ドレイン電圧特性を示す特性図、第５図はさ
らに別の従来の半導体装置を示す構造図である。 ２０．２８・・・・絶縁物層、２１・・・・能動層、２
１ａ・・・・空乏化領域、２１ｂ・・・・非空乏化領域
、２２・・・・ゲート絶縁膜、２３・・・・ゲート電極
、２４・・・・ソース領域、２５・・・・ドレイン領域
、２６・・・・ソース電極、２７・・・・ドレイン電極
。
を示す構造図、第２図は本発明が適用された半導体装置
のドレイン電流−ドレイン電圧特性を示す特性図、第３
図は従来の半導体装置を示す構造図、第４図はそのドレ
イン電流−ドレイン電圧特性を示す特性図、第５図はさ
らに別の従来の半導体装置を示す構造図である。 ２０．２８・・・・絶縁物層、２１・・・・能動層、２
１ａ・・・・空乏化領域、２１ｂ・・・・非空乏化領域
、２２・・・・ゲート絶縁膜、２３・・・・ゲート電極
、２４・・・・ソース領域、２５・・・・ドレイン領域
、２６・・・・ソース電極、２７・・・・ドレイン電極
。
Claims (1)
- 所定の不純物濃度の第１導電形を有する主たる半導体基
板の主表面近傍に形成され前記半導体基板領域の不純物
濃度よりも高い不純物濃度を有する第２導電形の領域と
、この第２導電形の領域とこれに隣接する前記第１導電
形の領域の双方にまたがるソース電極とを備え、このソ
ース電極は、前記半導体基板の接触面に発生するショッ
トキー障壁が前記半導体基板のバンドギャップの１／２
以下となる材料で形成されたことを特徴とするＭＯＳ形
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210050A JPH0682840B2 (ja) | 1985-09-25 | 1985-09-25 | Ｍｏｓ形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210050A JPH0682840B2 (ja) | 1985-09-25 | 1985-09-25 | Ｍｏｓ形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271274A true JPS6271274A (ja) | 1987-04-01 |
| JPH0682840B2 JPH0682840B2 (ja) | 1994-10-19 |
Family
ID=16582973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210050A Expired - Fee Related JPH0682840B2 (ja) | 1985-09-25 | 1985-09-25 | Ｍｏｓ形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682840B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468970A (en) * | 1987-08-24 | 1989-03-15 | Asea Brown Boveri | Mos transistor |
| JPH02148865A (ja) * | 1988-07-08 | 1990-06-07 | Texas Instr Inc <Ti> | ボディノードとソースノード間接続を含む絶縁物上シリコントランジスタ |
| JPH03150874A (ja) * | 1989-11-07 | 1991-06-27 | Nec Corp | 半導体装置 |
| US5140179A (en) * | 1990-07-18 | 1992-08-18 | Sony Corporation | Master-slave type flip-flop circuit |
| WO1998027597A1 (en) * | 1996-12-19 | 1998-06-25 | Honeywell Inc. | Mos device having a body to source contact feature for use on soi substrates |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278164A (ja) * | 1985-06-03 | 1986-12-09 | Hitachi Ltd | 双方向型薄膜半導体装置 |
-
1985
- 1985-09-25 JP JP60210050A patent/JPH0682840B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278164A (ja) * | 1985-06-03 | 1986-12-09 | Hitachi Ltd | 双方向型薄膜半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468970A (en) * | 1987-08-24 | 1989-03-15 | Asea Brown Boveri | Mos transistor |
| JPH02148865A (ja) * | 1988-07-08 | 1990-06-07 | Texas Instr Inc <Ti> | ボディノードとソースノード間接続を含む絶縁物上シリコントランジスタ |
| JPH03150874A (ja) * | 1989-11-07 | 1991-06-27 | Nec Corp | 半導体装置 |
| US5140179A (en) * | 1990-07-18 | 1992-08-18 | Sony Corporation | Master-slave type flip-flop circuit |
| WO1998027597A1 (en) * | 1996-12-19 | 1998-06-25 | Honeywell Inc. | Mos device having a body to source contact feature for use on soi substrates |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682840B2 (ja) | 1994-10-19 |
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