JPH0682840B2 - Ｍｏｓ形半導体装置 - Google Patents
Ｍｏｓ形半導体装置Info
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- JPH0682840B2 JPH0682840B2 JP60210050A JP21005085A JPH0682840B2 JP H0682840 B2 JPH0682840 B2 JP H0682840B2 JP 60210050 A JP60210050 A JP 60210050A JP 21005085 A JP21005085 A JP 21005085A JP H0682840 B2 JPH0682840 B2 JP H0682840B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的特性偏差が少なく、製造歩留まりの高
いMOS形半導体装置に関するものである。
いMOS形半導体装置に関するものである。
従来のMOS形半導体装置は、絶縁物上に構成した場合に
その有用性が高いので、この観点から従来技術を説明す
る。
その有用性が高いので、この観点から従来技術を説明す
る。
第３図に、絶縁物上に形成されたMOS形半導体装置の従
来からある一般的な構成を示す。第３図（ａ）は平面配
置図であり、第３図（ｂ）は第３図（ａ）のIIIB−IIIB
線断面図である。
来からある一般的な構成を示す。第３図（ａ）は平面配
置図であり、第３図（ｂ）は第３図（ａ）のIIIB−IIIB
線断面図である。
第３図において、１は絶縁物基板、２はｐ形半導体によ
る能動層、３はゲート絶縁膜、４はゲート電極、５はｎ
形半導体によるソース領域、６はｎ形半導体によるドレ
イン領域、７はソース電極、８はドレイン電極である。
る能動層、３はゲート絶縁膜、４はゲート電極、５はｎ
形半導体によるソース領域、６はｎ形半導体によるドレ
イン領域、７はソース電極、８はドレイン電極である。
この半導体装置は、ソース電極７を接地し、ドレイン電
極８には正のドレイン電圧、ゲート電極４には正のゲー
ト電圧をそれぞれ印加して使用する。
極８には正のドレイン電圧、ゲート電極４には正のゲー
ト電圧をそれぞれ印加して使用する。
各電極に電圧が上記のように印加された時、ドレイン電
圧を高くすると、能動層２の領域のうちのｎ形ドレイン
領域６との接合部近傍に発生した空乏層内では、電界強
度が高いことにより、弱い雪崩現象（以下「アバランシ
ェ」という）が起こる。すなわち、空乏層内で正孔と電
子の対が次々に発生し、電子はｎ形ドレイン領域６に流
れ込むが、正孔の一部はｎ形ソース領域５に注入される
と共に他の一部は一時的に能動層２に留まる。これは、
能動層２の電位が高くなることを意味し、その結果、こ
の半導体装置のしきい値電圧が下がり、ドレイン電流の
増大が引き起こされる。これを第４図（ａ）に示す。第
４図（ａ）に示すように、このドレイン電圧において、
第１のキンク10が現れる。
圧を高くすると、能動層２の領域のうちのｎ形ドレイン
領域６との接合部近傍に発生した空乏層内では、電界強
度が高いことにより、弱い雪崩現象（以下「アバランシ
ェ」という）が起こる。すなわち、空乏層内で正孔と電
子の対が次々に発生し、電子はｎ形ドレイン領域６に流
れ込むが、正孔の一部はｎ形ソース領域５に注入される
と共に他の一部は一時的に能動層２に留まる。これは、
能動層２の電位が高くなることを意味し、その結果、こ
の半導体装置のしきい値電圧が下がり、ドレイン電流の
増大が引き起こされる。これを第４図（ａ）に示す。第
４図（ａ）に示すように、このドレイン電圧において、
第１のキンク10が現れる。
さらにドレイン電圧を増大させていくと、ｎ形ソース領
域５から能動層２に電子が逆注入される割合が増大し、
ドレイン電流の増加をもたらすと共にアバランシェを促
進する。その結果、益々ドレイン電流が増大する、よく
知られた寄生バイポーラ動作領域に入り、ドレイン電流
は著しく増加する。これが第４図（ａ）に示す第２のキ
ンク11である。また、第４図（ｂ）に示すしきい値電圧
特性図においても、キンク12が現れる。なお、同図の破
線はキンクが現れない場合の特性を示したものである。
域５から能動層２に電子が逆注入される割合が増大し、
ドレイン電流の増加をもたらすと共にアバランシェを促
進する。その結果、益々ドレイン電流が増大する、よく
知られた寄生バイポーラ動作領域に入り、ドレイン電流
は著しく増加する。これが第４図（ａ）に示す第２のキ
ンク11である。また、第４図（ｂ）に示すしきい値電圧
特性図においても、キンク12が現れる。なお、同図の破
線はキンクが現れない場合の特性を示したものである。
これらの寄生効果は、この半導体装置によって信号を増
幅する際に、歪を著しく増加させる。そこで、キンクの
原因となる能動層２に発生した正孔を削減させるため、
ソース領域５に能動層２と同じ導電形の領域を付加する
ことが従来から考えられている。この例を第５図に示
す。第５図の装置は、ジェイ・チハニーとエイチ・シュ
レッタラー，「イー・エス・エフ・アイ モス トラン
ジスタの特性に対する浮動基体電位の影響」，ソリッド
−ステート エレクトロニクス,18巻,309頁−314頁,197
5（J.Tihanyi and H.Schltterer,「Influence of the
floating substrate potential on the characteristi
cs of ES−FI MOS Transistor」,Solid−St.Electronic
s,vol.18,pp.309−314,1975）に示されている。第５図
（ａ）は平面配置図であり、第５図（ｂ）は第５図
（ａ）のVB−VB線断面図である。第５図（ａ）のソース
領域５をP+領域で切断したときの断面図は大体第５図
（ｂ）と同様であるが、ソース領域５がn+でなくP+とな
る点のみが異なる。これを第５図（ｂ）の括弧で示す。
第５図に示すように、ソース領域をｎ形ソース領域５と
ｐ形ソース領域９とから構成することにより、能動層２
に発生した正孔をｐ形ソース領域９で吸収し、能動層２
の電位の上昇を防止しようとするものである。
幅する際に、歪を著しく増加させる。そこで、キンクの
原因となる能動層２に発生した正孔を削減させるため、
ソース領域５に能動層２と同じ導電形の領域を付加する
ことが従来から考えられている。この例を第５図に示
す。第５図の装置は、ジェイ・チハニーとエイチ・シュ
レッタラー，「イー・エス・エフ・アイ モス トラン
ジスタの特性に対する浮動基体電位の影響」，ソリッド
−ステート エレクトロニクス,18巻,309頁−314頁,197
5（J.Tihanyi and H.Schltterer,「Influence of the
floating substrate potential on the characteristi
cs of ES−FI MOS Transistor」,Solid−St.Electronic
s,vol.18,pp.309−314,1975）に示されている。第５図
（ａ）は平面配置図であり、第５図（ｂ）は第５図
（ａ）のVB−VB線断面図である。第５図（ａ）のソース
領域５をP+領域で切断したときの断面図は大体第５図
（ｂ）と同様であるが、ソース領域５がn+でなくP+とな
る点のみが異なる。これを第５図（ｂ）の括弧で示す。
第５図に示すように、ソース領域をｎ形ソース領域５と
ｐ形ソース領域９とから構成することにより、能動層２
に発生した正孔をｐ形ソース領域９で吸収し、能動層２
の電位の上昇を防止しようとするものである。
しかし、この半導体装置の構成においては、次のような
問題がある。すなわち、この構造を実現するためには、
製造の際にｎ形ソース領域に加えてｐ形ソース領域を設
けなければならない。つまり、２枚のリソグラフィ用マ
スクが必要となる。これに伴い、ｐ形ソース領域とｎ形
ソース領域のマスク合わせ誤差が必ず生じ、仕上がった
半導体装置の電気的特性偏差の大きな原因の１つとな
る。この影響は、半導体を小形化すると著しくなり、大
規模集積回路においては、この種の構造の半導体装置を
採用することができなくなる。
問題がある。すなわち、この構造を実現するためには、
製造の際にｎ形ソース領域に加えてｐ形ソース領域を設
けなければならない。つまり、２枚のリソグラフィ用マ
スクが必要となる。これに伴い、ｐ形ソース領域とｎ形
ソース領域のマスク合わせ誤差が必ず生じ、仕上がった
半導体装置の電気的特性偏差の大きな原因の１つとな
る。この影響は、半導体を小形化すると著しくなり、大
規模集積回路においては、この種の構造の半導体装置を
採用することができなくなる。
このような問題点を解決するために本発明は、絶縁物層
上の半導体層に形成され、所定の不純物濃度の第１導電
形からなる能動層を有するMOS形半導体装置において、
能動層の一端部に形成され、能動層の不純物濃度よりも
高い不純物濃度を有する第２導電形の領域と、この第２
導電形の領域とこれに隣接する能動層の双方にまたがっ
て接続されたソース電極とを備え、ソース電極は、第１
導電形がｎ形である場合には、能動層の真性フェルミレ
ベルより伝導帯側にフェルミレベルを有する材料で形成
され、第１導電形がｐ形である場合には、能動層の真性
フェルミレベルより価電子帯側にフェルミレベルを有す
る材料で形成するようにしたものである。
上の半導体層に形成され、所定の不純物濃度の第１導電
形からなる能動層を有するMOS形半導体装置において、
能動層の一端部に形成され、能動層の不純物濃度よりも
高い不純物濃度を有する第２導電形の領域と、この第２
導電形の領域とこれに隣接する能動層の双方にまたがっ
て接続されたソース電極とを備え、ソース電極は、第１
導電形がｎ形である場合には、能動層の真性フェルミレ
ベルより伝導帯側にフェルミレベルを有する材料で形成
され、第１導電形がｐ形である場合には、能動層の真性
フェルミレベルより価電子帯側にフェルミレベルを有す
る材料で形成するようにしたものである。
本発明においては、ドレイン電流−ドレイン電圧特性又
はしきい値電圧特性におけるキンク現象が無く、かつ、
製造工程に伴う電気的特性偏差が極めて少ない。
はしきい値電圧特性におけるキンク現象が無く、かつ、
製造工程に伴う電気的特性偏差が極めて少ない。
第１図（ａ）は本発明に係わるMOS形半導体装置の一実
施例を示す平面配置図であり、第１図（ｂ）および
（ｃ）は第１図（ａ）のIB−IB線断面図およびIC−IC線
断面図である。
施例を示す平面配置図であり、第１図（ｂ）および
（ｃ）は第１図（ａ）のIB−IB線断面図およびIC−IC線
断面図である。
第１図において、20は絶縁物層、21は第１導電形を有す
る主たる半導体基板として絶縁物層20上に形成されたｐ
形能動層、22は能動層21上に形成されたゲート絶縁膜、
23はゲート絶縁膜22の上に形成されたゲート電極であ
る。能動層21は動作中に空乏化領域21aと非空乏化領域2
1bとに分かれる。24は上記主たる半導体基板の不純物濃
度よりも高い不純物濃度を有する第２導電形の領域とし
て能動層21の一端部にｎ形の高不純物濃度半導体によっ
て形成されたソース領域であり、ソース領域24と能動層
21の双方に接するようにこれらの上表面にソース電極26
が設けられている。この場合、ソース電極26の材料とし
ては、能動層21との界面に発生するショットキー障壁が
能動層21のバンドギャップの1/2以下となるもの、すな
わちソース電極26のフェルミレベルがｐ形能動層21の真
性フェルミレベルより価電子帯側となるものを選択す
る。25は同じくｎ形の高不純物濃度半導体によって形成
されたドレイン領域であり、能動層21のソース領域24と
反対側の一端部に形成されており、その上には、ドレイ
ン電極27が形成されている。電極23,26,27は絶縁物層28
によって相互に電気的絶縁が図られている。
る主たる半導体基板として絶縁物層20上に形成されたｐ
形能動層、22は能動層21上に形成されたゲート絶縁膜、
23はゲート絶縁膜22の上に形成されたゲート電極であ
る。能動層21は動作中に空乏化領域21aと非空乏化領域2
1bとに分かれる。24は上記主たる半導体基板の不純物濃
度よりも高い不純物濃度を有する第２導電形の領域とし
て能動層21の一端部にｎ形の高不純物濃度半導体によっ
て形成されたソース領域であり、ソース領域24と能動層
21の双方に接するようにこれらの上表面にソース電極26
が設けられている。この場合、ソース電極26の材料とし
ては、能動層21との界面に発生するショットキー障壁が
能動層21のバンドギャップの1/2以下となるもの、すな
わちソース電極26のフェルミレベルがｐ形能動層21の真
性フェルミレベルより価電子帯側となるものを選択す
る。25は同じくｎ形の高不純物濃度半導体によって形成
されたドレイン領域であり、能動層21のソース領域24と
反対側の一端部に形成されており、その上には、ドレイ
ン電極27が形成されている。電極23,26,27は絶縁物層28
によって相互に電気的絶縁が図られている。
次にこのように構成された半導体装置の動作を説明す
る。まず、ソース電極26を接地し、ドレイン電極27に正
電圧を印加する。このような状態で、ゲート電極23に正
電圧を印加すると、能動層21の中に空乏化された領域21
aが発生し、また、能動層21とゲート絶縁膜22との界面
に反転層が形成される。これにより、空乏化領域21a中
の反転層を通じて、ドレイン領域25からソース領域24へ
電流が流れる。このように電流が流れる時、ドレイン領
域25に近い空乏化領域21aの内部で弱いアバランシェに
より発生した正孔は、非空乏化領域21bの中に入るが、
ソース領域24には注入されず、ソース領域24に隣接して
能動層21上に配置されたソース電極26に流れ込む。これ
は、ソース電極26と能動層21の界面に発生するショット
キー障壁を十分低くしてあるからである。このようにし
て、能動層の非空乏化領域21b中での正孔蓄積は抑圧さ
れ、キンク現象は現れない。なお、前述の説明では主た
る半導体基板としてｐ形能動層21を形成した場合につい
て説明したが、ｎ形能動層を形成した場合でも同様であ
り、ソース電極26の材料として、ｎ形能動層との界面に
発生するショットキー障壁がｎ形能動層のバンドギャッ
プの1/2以下となるもの、すなわちソース電極26のフェ
ルミレベルがｎ形能動層の真性フェルミレベルより伝導
帯側となるものを選択することにより、ソース電極26と
ｎ形能動層との界面に発生するショットキー障壁が低く
なり、ドレイン領域に近い空乏化領域の内部で発生した
電子は、ソース領域に蓄積させることなくソース電極に
流れ込むものとなり、ドレイン電流−ドレイン電圧特性
においてキンク現象は現れない。
る。まず、ソース電極26を接地し、ドレイン電極27に正
電圧を印加する。このような状態で、ゲート電極23に正
電圧を印加すると、能動層21の中に空乏化された領域21
aが発生し、また、能動層21とゲート絶縁膜22との界面
に反転層が形成される。これにより、空乏化領域21a中
の反転層を通じて、ドレイン領域25からソース領域24へ
電流が流れる。このように電流が流れる時、ドレイン領
域25に近い空乏化領域21aの内部で弱いアバランシェに
より発生した正孔は、非空乏化領域21bの中に入るが、
ソース領域24には注入されず、ソース領域24に隣接して
能動層21上に配置されたソース電極26に流れ込む。これ
は、ソース電極26と能動層21の界面に発生するショット
キー障壁を十分低くしてあるからである。このようにし
て、能動層の非空乏化領域21b中での正孔蓄積は抑圧さ
れ、キンク現象は現れない。なお、前述の説明では主た
る半導体基板としてｐ形能動層21を形成した場合につい
て説明したが、ｎ形能動層を形成した場合でも同様であ
り、ソース電極26の材料として、ｎ形能動層との界面に
発生するショットキー障壁がｎ形能動層のバンドギャッ
プの1/2以下となるもの、すなわちソース電極26のフェ
ルミレベルがｎ形能動層の真性フェルミレベルより伝導
帯側となるものを選択することにより、ソース電極26と
ｎ形能動層との界面に発生するショットキー障壁が低く
なり、ドレイン領域に近い空乏化領域の内部で発生した
電子は、ソース領域に蓄積させることなくソース電極に
流れ込むものとなり、ドレイン電流−ドレイン電圧特性
においてキンク現象は現れない。
参考のため、イオン打込み法により第１図の構造を形成
して製作した本実施例としての半導体装置で得られたド
レイン電圧−ドレイン電流特性の一例を第２図（ａ）に
示し、同じ方法により第４図の構造を形成して製作した
第５図の半導体装置で得られたドレイン電圧−ドレイン
電流特性の一例を第２図（ｂ）に示す。
して製作した本実施例としての半導体装置で得られたド
レイン電圧−ドレイン電流特性の一例を第２図（ａ）に
示し、同じ方法により第４図の構造を形成して製作した
第５図の半導体装置で得られたドレイン電圧−ドレイン
電流特性の一例を第２図（ｂ）に示す。
第２図からわかるように、本実施例としての半導体装置
では、第５図の半導体装置と同様にキンク現象は完全に
除去されている。実験に使用された半導体装置の構造定
数を表に示す。
では、第５図の半導体装置と同様にキンク現象は完全に
除去されている。実験に使用された半導体装置の構造定
数を表に示す。
このように本実施例は、ドレイン電流−ドレイン電圧特
性におけるキンク現象を完全に除去することができるの
で、次に示すような従来の半導体装置の利点〜に加
え、の利点がある。
性におけるキンク現象を完全に除去することができるの
で、次に示すような従来の半導体装置の利点〜に加
え、の利点がある。
高速スイッチング動作に加えて、低歪で信号を増幅す
ることができる。
ることができる。
キンク現象に伴う雑音を除去することができるので、
低雑音化に有効である。
低雑音化に有効である。
ドレイン近傍で発生した正孔（多数キャリア）がソー
ス領域に注入されずに引き抜かれるので、寄生バイポー
ラ効果によるドレイン・ソース間耐圧が改善され、最高
使用電源電圧値が高くなる。
ス領域に注入されずに引き抜かれるので、寄生バイポー
ラ効果によるドレイン・ソース間耐圧が改善され、最高
使用電源電圧値が高くなる。
一回のイオン打込み用マスクを使用するだけでソース
・ドレイン領域を形成できるので、二回のマスクを使用
せざるを得ない従来の半導体装置と比較して、マスク合
わせ誤差に起因する電気的特性偏差を小さく抑えること
ができる。
・ドレイン領域を形成できるので、二回のマスクを使用
せざるを得ない従来の半導体装置と比較して、マスク合
わせ誤差に起因する電気的特性偏差を小さく抑えること
ができる。
以上説明したように本発明は、ショットキー接触を応用
した能動層の多数キャリアを通ずることのできるソース
電極を新たに設けたので、ドレイン電流−ドレイン電圧
特性におけるキンク現象を完全に除去することができる
効果がある。
した能動層の多数キャリアを通ずることのできるソース
電極を新たに設けたので、ドレイン電流−ドレイン電圧
特性におけるキンク現象を完全に除去することができる
効果がある。
また、本発明においては、一回のイオン打込み用マスク
を使用するだけでソース・ドレイン領域を形成できるの
で、マスク合わせ誤差に起因する電気的特性偏差を小さ
く抑えることができる効果がある。
を使用するだけでソース・ドレイン領域を形成できるの
で、マスク合わせ誤差に起因する電気的特性偏差を小さ
く抑えることができる効果がある。
第１図は本発明に係わるMOS形半導体装置の一実施例を
示す構造図、第２図は本発明が適用された半導体装置の
ドレイン電流−ドレイン電圧特性を示す特性図、第３図
は従来の半導体装置を示す構造図、第４図はそのドレイ
ン電流−ドレイン電圧特性を示す特性図、第５図はさら
に別の従来の半導体装置を示す構造図である。 20,28……絶縁物層、21……能動層、21a……空乏化領
域、21b……非空乏化領域、22……ゲート絶縁膜、23…
…ゲート電極、24……ソース領域、25……ドレイン領
域、26……ソース電極、27……ドレイン電極。
示す構造図、第２図は本発明が適用された半導体装置の
ドレイン電流−ドレイン電圧特性を示す特性図、第３図
は従来の半導体装置を示す構造図、第４図はそのドレイ
ン電流−ドレイン電圧特性を示す特性図、第５図はさら
に別の従来の半導体装置を示す構造図である。 20,28……絶縁物層、21……能動層、21a……空乏化領
域、21b……非空乏化領域、22……ゲート絶縁膜、23…
…ゲート電極、24……ソース領域、25……ドレイン領
域、26……ソース電極、27……ドレイン電極。
Claims (1)
- 【請求項１】絶縁物層上の半導体層に形成され、所定の
不純物濃度の第１導電形からなる能動層を有するMOS形
半導体装置において、 前記能動層の一端部に形成され、前記能動層の不純物濃
度よりも高い不純物濃度を有する第２導電形の領域と、 この第２導電形の領域とこれに隣接する前記能動層の双
方にまたがって接続されたソース電極とを備え、 前記ソース電極は、前記第１導電形がｎ形である場合に
は、前記能動層の真性フェルミレベルより伝導帯側にフ
ェルミレベルを有する材料で形成され、前記第１導電形
がｐ形である場合には、前記能動層の真性フェルミレベ
ルより価電子帯側にフェルミレベルを有する材料で形成
されていることを特徴とするMOS形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210050A JPH0682840B2 (ja) | 1985-09-25 | 1985-09-25 | Ｍｏｓ形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210050A JPH0682840B2 (ja) | 1985-09-25 | 1985-09-25 | Ｍｏｓ形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271274A JPS6271274A (ja) | 1987-04-01 |
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Family
ID=16582973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210050A Expired - Fee Related JPH0682840B2 (ja) | 1985-09-25 | 1985-09-25 | Ｍｏｓ形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682840B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278164A (ja) * | 1985-06-03 | 1986-12-09 | Hitachi Ltd | 双方向型薄膜半導体装置 |
-
1985
- 1985-09-25 JP JP60210050A patent/JPH0682840B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6271274A (ja) | 1987-04-01 |
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