JPH0478215A - マスタースレーブ型フリップフロップ回路 - Google Patents
マスタースレーブ型フリップフロップ回路Info
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- JPH0478215A JPH0478215A JP2188100A JP18810090A JPH0478215A JP H0478215 A JPH0478215 A JP H0478215A JP 2188100 A JP2188100 A JP 2188100A JP 18810090 A JP18810090 A JP 18810090A JP H0478215 A JPH0478215 A JP H0478215A
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタースレーブ型フリップフロップ回路に
関し、特に低消費電力で、かつ高速動作が可能な光通信
システム等に用いて好適なマスタースレーブ型７９７１
７０７１回路に関する。
関し、特に低消費電力で、かつ高速動作が可能な光通信
システム等に用いて好適なマスタースレーブ型７９７１
７０７１回路に関する。
本発明のマスタースレーブ型フリップフロップ回路は、
入力パルス信号及び反転入力パルス信号がデータ入力端
子及び反転データ入力端子にそれぞれ供給されると共に
クロック信号がクロック入力端子に供給される第１、第
２伝送ゲートと、第１、第２インバータ及びこの第１、
第２インバータの入出力端子間にそれぞれ交叉接続され
た第１、第２抵抗器を有すると共に前記第１、第２伝送
ゲートの出力がそれぞれ供給される第１データ保持部と
、前記第１データ保持部の出力及び反転クロック入力端
子の反転クロック信号がそれぞれ供給される第３、第４
伝送ゲートと、第３、第４インバータ及びこの第３、第
４インバータの入出力端子間にそれぞれ交叉接続された
第３、第４抵抗器を有すると共に前記第３、第４伝送ゲ
ートの出力がそれぞれ供給される第２データ保持部とか
ら構成され、総インバータ数を削減して低消費電力化を
計ると共に、信号伝送路上のインバータ数を削減して高
速動作を可能にする。
入力パルス信号及び反転入力パルス信号がデータ入力端
子及び反転データ入力端子にそれぞれ供給されると共に
クロック信号がクロック入力端子に供給される第１、第
２伝送ゲートと、第１、第２インバータ及びこの第１、
第２インバータの入出力端子間にそれぞれ交叉接続され
た第１、第２抵抗器を有すると共に前記第１、第２伝送
ゲートの出力がそれぞれ供給される第１データ保持部と
、前記第１データ保持部の出力及び反転クロック入力端
子の反転クロック信号がそれぞれ供給される第３、第４
伝送ゲートと、第３、第４インバータ及びこの第３、第
４インバータの入出力端子間にそれぞれ交叉接続された
第３、第４抵抗器を有すると共に前記第３、第４伝送ゲ
ートの出力がそれぞれ供給される第２データ保持部とか
ら構成され、総インバータ数を削減して低消費電力化を
計ると共に、信号伝送路上のインバータ数を削減して高
速動作を可能にする。
また、前記第１乃至第４抵抗器と並列に第１乃至第４コ
ンデンサをそれぞれ接続した場合には、伝送ゲートのゲ
ート容量の充放電を高速化することにより最高動作周波
数を上げることができる。
ンデンサをそれぞれ接続した場合には、伝送ゲートのゲ
ート容量の充放電を高速化することにより最高動作周波
数を上げることができる。
［従来の技術］
従来、例えば特開昭６３−２８０５０９号公報に記載さ
れている通り、例えばＧａＡｓ ＭＥＳＦＥＴ （Ｇ
ａＡｓ ｍｅｔａｌｓｅａ＋１ｃｏｎｄｕｃｔｏｒ Ｆ
ＥＴ ）を論理ゲート素子とした化合物半導体（ＧａＡ
ｓ） Ｉ Ｃで構成されたマスタースレーブ型フリッ
プフロップ回路が知られている。
れている通り、例えばＧａＡｓ ＭＥＳＦＥＴ （Ｇ
ａＡｓ ｍｅｔａｌｓｅａ＋１ｃｏｎｄｕｃｔｏｒ Ｆ
ＥＴ ）を論理ゲート素子とした化合物半導体（ＧａＡ
ｓ） Ｉ Ｃで構成されたマスタースレーブ型フリッ
プフロップ回路が知られている。
すなわち、第６図のマスタースレーブ型フリップフロッ
プ回路の一例を示す回路図において、ＮＯＲ，乃至Ｎ０
Ｒ８は第１乃至第８ ＮＯＩ？回路であり、Ｎ（ＩＬ、
ＮＯＩ？４、ＮＯＲ，及びＮ０Ｒ１１はそれぞれフリ・
ンブフロ・ンフ。
プ回路の一例を示す回路図において、ＮＯＲ，乃至Ｎ０
Ｒ８は第１乃至第８ ＮＯＩ？回路であり、Ｎ（ＩＬ、
ＮＯＩ？４、ＮＯＲ，及びＮ０Ｒ１１はそれぞれフリ・
ンブフロ・ンフ。
回路を構成する。ＮＯＩ？ 、及びＮ０Ｆｋは、データ
入力端子ＤＩ 、反転データ入力端子Ｄ２から入力パル
ス信号及び反転入力パルス信号が供給されると共にクロ
ック入力端子ＣＩＪ 、からクロック信号がそれぞれ供
給される。Ｎ０Ｒ５及びＮ０Ｒ６は、ＮＯＲ、及びＮ０
Ｒ４の出力が供給されると共にＣＬＫ Ｉからクロック
信号が供給される。なお、ＯＵＴ＋及び０ＵＴ２は出力
端子及び反転出力端子である。そして、前記ＮＯＲＩ乃
至ＮＯＲ，は、それぞれが例えばＧａＡｓＭＥＳＦＥＴ
を用いた論理ゲートから構成される。
入力端子ＤＩ 、反転データ入力端子Ｄ２から入力パル
ス信号及び反転入力パルス信号が供給されると共にクロ
ック入力端子ＣＩＪ 、からクロック信号がそれぞれ供
給される。Ｎ０Ｒ５及びＮ０Ｒ６は、ＮＯＲ、及びＮ０
Ｒ４の出力が供給されると共にＣＬＫ Ｉからクロック
信号が供給される。なお、ＯＵＴ＋及び０ＵＴ２は出力
端子及び反転出力端子である。そして、前記ＮＯＲＩ乃
至ＮＯＲ，は、それぞれが例えばＧａＡｓＭＥＳＦＥＴ
を用いた論理ゲートから構成される。
第６図のマスタースレーブ型フリップフロップ回路は、
信号伝送路上に第１ ＮＯＩ？回路ＮＯＲ、、第３８Ｏ
Ｒ１、第５ ＮＯＲ回路Ｎ０Ｒ５、第７ ＮＯＲ回路Ｎ
Ｏ１？＋ （または第２ ＮＯＲ回路Ｎ０Ｒ１、第４
ＮＯＲ回路Ｎ０Ｒ４、第６ＮＯＲ回路Ｎ０Ｒ６１第８
ＮＯＲ回路Ｎ０Ｒｓ）が介在するので、ＮＯＲ回路−膜
島たりのゲート遅延時間を例えばＧａＡｓＭＥＳＦＥＴ
の３０ｐｓとすれば、１２０ｐｓになり高速動作が期待
できない欠点があった。
信号伝送路上に第１ ＮＯＩ？回路ＮＯＲ、、第３８Ｏ
Ｒ１、第５ ＮＯＲ回路Ｎ０Ｒ５、第７ ＮＯＲ回路Ｎ
Ｏ１？＋ （または第２ ＮＯＲ回路Ｎ０Ｒ１、第４
ＮＯＲ回路Ｎ０Ｒ４、第６ＮＯＲ回路Ｎ０Ｒ６１第８
ＮＯＲ回路Ｎ０Ｒｓ）が介在するので、ＮＯＲ回路−膜
島たりのゲート遅延時間を例えばＧａＡｓＭＥＳＦＥＴ
の３０ｐｓとすれば、１２０ｐｓになり高速動作が期待
できない欠点があった。
従って、本発明の目的は、前記欠点を改良したマスター
スレーブ型フリップフロ・ンブ回路を提供することにあ
る。
スレーブ型フリップフロ・ンブ回路を提供することにあ
る。
本発明のマスタースレーブ型フリップフロップ回路は、
入力パルス信号及び反転入力パルス信号がデータ入力端
子及び反転データ入力端子にそれぞれ供給されると共に
クロック信号がクロック入力端子に供給される第１、第
２伝送ゲートと、第１１第２インバータ及びこの第１、
第２インバータの入出力端子間にそれぞれ交叉接続され
た第１、第２抵抗器を有すると共に前記第１、第２伝送
ゲートの出力がそれぞれ供給される第１データ保持部と
、前記第１データ保持部の出力及び反転クロック入力端
子の反転クロック信号がそれぞれ供給される第３、第４
伝送ゲートと、第３、第４インバータ及びこの第３、第
４インバータの入出力端子間にそれぞれ交叉接続された
第３、第４抵抗器を有すると共に前記第３、第４伝送ゲ
ートの出力がそれぞれ供給される第２データ保持部とか
ら構成される。
入力パルス信号及び反転入力パルス信号がデータ入力端
子及び反転データ入力端子にそれぞれ供給されると共に
クロック信号がクロック入力端子に供給される第１、第
２伝送ゲートと、第１１第２インバータ及びこの第１、
第２インバータの入出力端子間にそれぞれ交叉接続され
た第１、第２抵抗器を有すると共に前記第１、第２伝送
ゲートの出力がそれぞれ供給される第１データ保持部と
、前記第１データ保持部の出力及び反転クロック入力端
子の反転クロック信号がそれぞれ供給される第３、第４
伝送ゲートと、第３、第４インバータ及びこの第３、第
４インバータの入出力端子間にそれぞれ交叉接続された
第３、第４抵抗器を有すると共に前記第３、第４伝送ゲ
ートの出力がそれぞれ供給される第２データ保持部とか
ら構成される。
また、本発明のマスタースレーブ型７９７１７０７１回
路は、前記第１乃至第４の伝送ゲートの素子及び前記第
１乃至第４インバータの素子をＧａＡｓ ＦＥＴで構成
すると共に前記第１乃至第４抵抗器と並列に第１乃至第
４コンデンサをそれぞれ接続して構成される。
路は、前記第１乃至第４の伝送ゲートの素子及び前記第
１乃至第４インバータの素子をＧａＡｓ ＦＥＴで構成
すると共に前記第１乃至第４抵抗器と並列に第１乃至第
４コンデンサをそれぞれ接続して構成される。
本発明のマスタースレーブ型フリップフロップ回路によ
れば、信号伝送路上のインバータ数を削減することによ
り、従来の回路に比較して略２倍の高速動作が可能にな
る。
れば、信号伝送路上のインバータ数を削減することによ
り、従来の回路に比較して略２倍の高速動作が可能にな
る。
また、第１乃至第４伝送ゲートのＧａＡｓ ＦＥＴのゲ
ート・ソース間容量を前記第１乃至第４抵抗器と並列に
接続した第１乃至第４コンデンサを通じて充放電するこ
とにより最高動作周波数を高くすることができる。
ート・ソース間容量を前記第１乃至第４抵抗器と並列に
接続した第１乃至第４コンデンサを通じて充放電するこ
とにより最高動作周波数を高くすることができる。
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は、本発明のマスタースレーブ回路の基本構成を
示す回路図であり、Ｄ、はデータ入力端子、Ｄ２は反転
データ入力端子である。Ｇ、乃至Ｇ４は、例えばＧａＡ
ｓ ＭＥＳＦＥＴまたはＧａＡｓ ＪＦＥＴまたはＧａ
Ａｓ ＨＥＭＴ等のＧａＡｓ ＦＥＴで構成される第１
乃至第４の伝送ゲートであり、ＩＮＶ＋乃至ＩＮＶ、は
第１乃至第４インバータである。第１ゲートＧＩ及び第
２ゲートＧ２にはクロック入力端子ＣＬＫ、からクロッ
ク信号Ｓ ｃ＋が供給され、第３ゲートＧ、及び第４ゲ
ー）Ｇ４には反転クロック入力端子ＣＬＫ２から反転ク
ロック信号Ｓｃｇが供給される。ＯＵＴ 、は出力端子
、０ＵＴｚは反転出力端子である。Ｒ＋ は第１抵抗器
であり、第１インバータＩＮＶ、の入力端子Ｐ１と第２
インバータＩＮＶ、の出力端子Ｐ２との間に接続される
。Ｒ２は第２抵抗器であり、第２インバータＩＮＶｚの
入力端子Ｐ３と第１のインバータＩＮｖＩの出力端子Ｐ
４との間に接続される。Ｒ３は第３抵抗器であり、第３
インバータＩＮＶ、の入力端子と第４インバータＩＮＶ
４の反転出力端子ＯＵＴ、との間に接続される。Ｒ４は
第４抵抗器であり、第４インバータＩＮＶ４の入力端子
と第３インバータｒＮＶ、の出力端子０［ＩＴ 、との
間に接続される。Ｄ ｒ ＋は第１データ保持部であり
、第１インバータＩＮＶ、、第２インバータＩＮＶ、、
第１抵抗器Ｒ，及び第２抵抗器Ｒ２から構成され、Ｄｒ
２は第２データ保持部であり、第３インバータＩＮＶ３
、第４インハ９ ＩＮＶ４、第３抵抗器Ｒ３及び第４抵
抗器Ｒ４から構成される。
示す回路図であり、Ｄ、はデータ入力端子、Ｄ２は反転
データ入力端子である。Ｇ、乃至Ｇ４は、例えばＧａＡ
ｓ ＭＥＳＦＥＴまたはＧａＡｓ ＪＦＥＴまたはＧａ
Ａｓ ＨＥＭＴ等のＧａＡｓ ＦＥＴで構成される第１
乃至第４の伝送ゲートであり、ＩＮＶ＋乃至ＩＮＶ、は
第１乃至第４インバータである。第１ゲートＧＩ及び第
２ゲートＧ２にはクロック入力端子ＣＬＫ、からクロッ
ク信号Ｓ ｃ＋が供給され、第３ゲートＧ、及び第４ゲ
ー）Ｇ４には反転クロック入力端子ＣＬＫ２から反転ク
ロック信号Ｓｃｇが供給される。ＯＵＴ 、は出力端子
、０ＵＴｚは反転出力端子である。Ｒ＋ は第１抵抗器
であり、第１インバータＩＮＶ、の入力端子Ｐ１と第２
インバータＩＮＶ、の出力端子Ｐ２との間に接続される
。Ｒ２は第２抵抗器であり、第２インバータＩＮＶｚの
入力端子Ｐ３と第１のインバータＩＮｖＩの出力端子Ｐ
４との間に接続される。Ｒ３は第３抵抗器であり、第３
インバータＩＮＶ、の入力端子と第４インバータＩＮＶ
４の反転出力端子ＯＵＴ、との間に接続される。Ｒ４は
第４抵抗器であり、第４インバータＩＮＶ４の入力端子
と第３インバータｒＮＶ、の出力端子０［ＩＴ 、との
間に接続される。Ｄ ｒ ＋は第１データ保持部であり
、第１インバータＩＮＶ、、第２インバータＩＮＶ、、
第１抵抗器Ｒ，及び第２抵抗器Ｒ２から構成され、Ｄｒ
２は第２データ保持部であり、第３インバータＩＮＶ３
、第４インハ９ ＩＮＶ４、第３抵抗器Ｒ３及び第４抵
抗器Ｒ４から構成される。
前記第１乃至第４インバータＩＮν１乃至ＩＮＶ、は、
第２図の本発明のデータ保持部を示す回路図に示す通り
、例えばＧａＡｓ ＭＥＳＦＥＴまたはＧａＡＳ ＪＦ
ＥＴまたはＧａＡｓ ＨＥＭＴ等のＧａＡｓ ＦＥＴＱ
＋及びＧ２を論理ゲート素子として用いる（但し、第１
データ保持部Ｄ ｒ＋のみ示すが第２データ保持部り、
□も略同様に構成される）。なお、ＲＬ、 、ＲＬ２は
、デプレッション型ＧａＡｓ ＭＥＳＦＥＴ等で構成さ
れる負荷抵抗器であり、Ｖ ｃｃは電源端子である。
第２図の本発明のデータ保持部を示す回路図に示す通り
、例えばＧａＡｓ ＭＥＳＦＥＴまたはＧａＡＳ ＪＦ
ＥＴまたはＧａＡｓ ＨＥＭＴ等のＧａＡｓ ＦＥＴＱ
＋及びＧ２を論理ゲート素子として用いる（但し、第１
データ保持部Ｄ ｒ＋のみ示すが第２データ保持部り、
□も略同様に構成される）。なお、ＲＬ、 、ＲＬ２は
、デプレッション型ＧａＡｓ ＭＥＳＦＥＴ等で構成さ
れる負荷抵抗器であり、Ｖ ｃｃは電源端子である。
以上の構成における動作について第３図Ａ乃至第３図Ｅ
の本発明の動作説明に用いるタイミングチャートを参照
しながら説明する。
の本発明の動作説明に用いるタイミングチャートを参照
しながら説明する。
時間ｔ０において、データ入力端子ＤＩに第３図Ａに示
す入力パルス信号Ｓ、が供給されると共に反転データ入
力端子Ｄ２に入力パルス信号Ｓ。
す入力パルス信号Ｓ、が供給されると共に反転データ入
力端子Ｄ２に入力パルス信号Ｓ。
と逆相の入力信号が供給された時、第１伝送ゲートＧ１
及び第２伝送ゲートＧｚにクロック入力端子ＣＬＫ 、
から供給される第３図Ｂに示すクロック信号Ｓｃｌの立
ち上がりの時間ｔ、で第１データ保持部Ｄ□がセットさ
れると共に時間も３でリセットされ、第２インバータＩ
ＮＶ２の出力端子Ｐ２に第３図りに示す出力パルス信号
Ｓ ｏｌが得られる。そして、反転クロック入力端子Ｃ
ＬＫｚに供給される第３図Ｃに示す反転クロック信号Ｓ
ｃ２の立ち上がりの時間ｔ２で第２データ保持部Ｄ ｒ
２がセットされと共に時間ｔ４でリセットされ、第４イ
ンバータＩＮｖ４の出力端子０ＵＴｚに第３図りに示す
出力パルス信号Ｓｅｔが得られる。時間ｔ１における第
２伝送ゲートＧ２のオン時には、第２ゲートＧ２の出力
電圧が第１インバータＩＮＶＩの出力端子Ｐ４から第２
抵抗器Ｒ２を通じて供給される帰還電圧に打ち勝って第
２インバータＩＮＶ、をリセット状態からセット状態に
反転させる。そして、第２インバータＩＮｖ２のセット
状態を保持するために保持電流が第２抵抗器Ｒ２を通じ
て供給される。また、時間ｔ２における第４伝送ゲート
Ｇ４のオン時には、第４ゲートＧ４の出力電圧が第３イ
ンバータＩＮＶ、の出力端子ＯＵＴ、から第４抵抗器Ｒ
４を通じて供給される帰還電圧に打ち勝って第４インバ
ータＩＮＶ、をリセット状態からセット状態に反転させ
る。そして、第４インバータｒＮＶ２のセット状態を保
持するために保持電流が第４抵抗器Ｒ４を通じて供給さ
れる。
及び第２伝送ゲートＧｚにクロック入力端子ＣＬＫ 、
から供給される第３図Ｂに示すクロック信号Ｓｃｌの立
ち上がりの時間ｔ、で第１データ保持部Ｄ□がセットさ
れると共に時間も３でリセットされ、第２インバータＩ
ＮＶ２の出力端子Ｐ２に第３図りに示す出力パルス信号
Ｓ ｏｌが得られる。そして、反転クロック入力端子Ｃ
ＬＫｚに供給される第３図Ｃに示す反転クロック信号Ｓ
ｃ２の立ち上がりの時間ｔ２で第２データ保持部Ｄ ｒ
２がセットされと共に時間ｔ４でリセットされ、第４イ
ンバータＩＮｖ４の出力端子０ＵＴｚに第３図りに示す
出力パルス信号Ｓｅｔが得られる。時間ｔ１における第
２伝送ゲートＧ２のオン時には、第２ゲートＧ２の出力
電圧が第１インバータＩＮＶＩの出力端子Ｐ４から第２
抵抗器Ｒ２を通じて供給される帰還電圧に打ち勝って第
２インバータＩＮＶ、をリセット状態からセット状態に
反転させる。そして、第２インバータＩＮｖ２のセット
状態を保持するために保持電流が第２抵抗器Ｒ２を通じ
て供給される。また、時間ｔ２における第４伝送ゲート
Ｇ４のオン時には、第４ゲートＧ４の出力電圧が第３イ
ンバータＩＮＶ、の出力端子ＯＵＴ、から第４抵抗器Ｒ
４を通じて供給される帰還電圧に打ち勝って第４インバ
ータＩＮＶ、をリセット状態からセット状態に反転させ
る。そして、第４インバータｒＮＶ２のセット状態を保
持するために保持電流が第４抵抗器Ｒ４を通じて供給さ
れる。
この場合、第２インバータＩＮν２及び第４インバータ
ＩＮＶ、の各遅延時間を３０ｐｓ、第２、第４伝送ゲー
トＧ２、Ｇ、の遅延時間を５ｐｓとすれば、動作時間は
７０ｐｓとなり、従来の略１／２に短縮することができ
る。
ＩＮＶ、の各遅延時間を３０ｐｓ、第２、第４伝送ゲー
トＧ２、Ｇ、の遅延時間を５ｐｓとすれば、動作時間は
７０ｐｓとなり、従来の略１／２に短縮することができ
る。
次に、本発明を光通信システムのデータ識別回路に適用
した場合について第４図の本発明の実施例を示す回路図
を参照しながら説明する。
した場合について第４図の本発明の実施例を示す回路図
を参照しながら説明する。
第４図において、Ａ１は、例えば動作速度が２゜４Ｇｂ
／ｓのデータ信号が供給される入力アンプであり、デー
タ入力端子り、に入力パルス信号Ｓ。
／ｓのデータ信号が供給される入力アンプであり、デー
タ入力端子り、に入力パルス信号Ｓ。
を供給すると共に、この入力パルス信号Ｓ、と逆相の反
転入力パルス信号を反端データ入力端子Ｄ２に供給する
。Ａ２は、データ信号より高い周波数のクロック信号が
供給される入力アンプであり、クロック入力端子ＣＬＫ
、及び反転クロック入力端子ＣＬＫ２にクロック信号
及び反転クロック信号をそれぞれ供給する。そして、入
力アンプＡ、に供給されるデータのマーク（ハイレベル
）がスペース（ローレベル）かを反転クロック入力端子
ＣＬＫ、の反転クロック信号に同期して検出してその結
果を第４のインバータＩＮＶ、に保持する。なお、Ａ３
及びＡ４は、それぞれ出力アンプを示す。
転入力パルス信号を反端データ入力端子Ｄ２に供給する
。Ａ２は、データ信号より高い周波数のクロック信号が
供給される入力アンプであり、クロック入力端子ＣＬＫ
、及び反転クロック入力端子ＣＬＫ２にクロック信号
及び反転クロック信号をそれぞれ供給する。そして、入
力アンプＡ、に供給されるデータのマーク（ハイレベル
）がスペース（ローレベル）かを反転クロック入力端子
ＣＬＫ、の反転クロック信号に同期して検出してその結
果を第４のインバータＩＮＶ、に保持する。なお、Ａ３
及びＡ４は、それぞれ出力アンプを示す。
前述した第４図の実施例においても第１図のマスタース
レーブ回路と同様の作用効果が期待できる。
レーブ回路と同様の作用効果が期待できる。
次に、第５図の本発明の変形例を示す回路図について説
明する。
明する。
第５図において、ＣＩ乃至Ｃ４は、第１乃至第４のコン
デンサであり、第１乃至第４抵抗器Ｒ１乃至Ｒ４にそれ
ぞれ並列接続されると共に第１乃至第４伝送ゲートＣ，
乃至Ｇ４はＧａ、Ａｓ ＦＥＴで構成され、その他は第
１図と同様に構成される。
デンサであり、第１乃至第４抵抗器Ｒ１乃至Ｒ４にそれ
ぞれ並列接続されると共に第１乃至第４伝送ゲートＣ，
乃至Ｇ４はＧａ、Ａｓ ＦＥＴで構成され、その他は第
１図と同様に構成される。
以上の構成において、第１乃至第４伝送ゲートＧ１乃至
Ｇ、を構成するＧａＡｓ ＦＥＴのゲート・ソース間容
量Ｃ９ｒ、 Ｉ乃至Ｃ９Ｓ ４の充放電は第１乃至第４
コンデンサＣ１乃至Ｃ４を通じてそれぞれ行われるので
第１乃至第４抵抗器Ｒ１乃至Ｒ４と第１乃至第４のコン
デンサの時定数による劣化がなく最高動作周波数を高く
することができる。
Ｇ、を構成するＧａＡｓ ＦＥＴのゲート・ソース間容
量Ｃ９ｒ、 Ｉ乃至Ｃ９Ｓ ４の充放電は第１乃至第４
コンデンサＣ１乃至Ｃ４を通じてそれぞれ行われるので
第１乃至第４抵抗器Ｒ１乃至Ｒ４と第１乃至第４のコン
デンサの時定数による劣化がなく最高動作周波数を高く
することができる。
〔発明の効果）
以上の説明から明らかな通り、本発明のマスタースレー
ブ型フリップフロップ回路によれば、信号伝送路上のイ
ンバータ数を削減することにより、従来の回路に比較し
て略２倍の高速動作が可能になる。
ブ型フリップフロップ回路によれば、信号伝送路上のイ
ンバータ数を削減することにより、従来の回路に比較し
て略２倍の高速動作が可能になる。
また、第１乃至第４伝送ゲートのＧａＡｓ ＦＥＴのゲ
ート・ソース間容量を前記第１乃至第４抵抗器と並列に
接続した第１乃至第４コンデンサを通じて充放電するこ
とにより最高動作周波数を高くすることができる利点が
ある。
ート・ソース間容量を前記第１乃至第４抵抗器と並列に
接続した第１乃至第４コンデンサを通じて充放電するこ
とにより最高動作周波数を高くすることができる利点が
ある。
第１図は本発明のマスタースレーブ型フリップフロップ
回路の基本構成を示す回路図、第２図は本発明のデータ
保持部を示す回路図、第３図Ａ乃至第３図Ｅは本発明の
動作説明に用いるタイミングチャート、第４図は本発明
の一実施例を示す回路図、第５図は本発明の変形例を示
す回路図、第６図は従来のマスタースレーブ型フリップ
フロップ回路の一例を示す回路図である。 Ｇ、〜Ｃ４・・・−・・・−ヘ−・−第１乃至第４伝送
ゲ〜トＩ Ｎ Ｖ 、−−−−−−−−−・−−−ｍ−
−−・・−−−−−−・−第１インバータＩ Ｎ Ｖ
２−−−−−−−・−・・−−−−−一−−・−・・−
第２インパークＩＮＶ３−・−−−一−−・−・−・−
−一−−−〜−−第３インバータＩＮＶｒ−一・−−一
−−−−−−−−−−・−−−−一−−−−第４インバ
ータＲ１〜Ｒ，−−−−−−−−・−・第１乃至第４抵
抗器Ｄ□・−・・−−−一−−−−−−−−−−・−−
−一−−・・第一１デ一タ保持部Ｄ ｒ ２−−−−−
−−−−〜−−−−−−−・−−−一−−−・−第２デ
ータ保持部り、−・−・−・・−・−・−・−−−−−
−−データ入力端子Ｄ２−・−・−−−−一一−−−−
−−−・−−−−−一反転データ入力端子ＣＩＪ ｔ・
・−−−〜−−・−・−・−・−一−−−−・−クロッ
ク入力端子ＣＬＫｒ−一〜−・−・−・・−・−・−・
・−・・−反転クロック入力端子ＯｕＬ’−−−一・−
・−・−・−・・−・−一−−−−−出力端子０ｔｌＴ
！・・−・−・−・−−−−−−一−−−−−−−・−
反転出力端子Ｃ１ 〜Ｃ４ ・第１乃至第４コンデンサ ジトヌを弗ｉ−ダイ掌吏すｆＤガすｆＭＫ（２１第２図 ＆べ呵／ｌ塗ｊイ乍豹賓シ目ｊ二用１）るワイξングす
ヤード第３図 、不溌明め一実施り１１０イ回路ロ
回路の基本構成を示す回路図、第２図は本発明のデータ
保持部を示す回路図、第３図Ａ乃至第３図Ｅは本発明の
動作説明に用いるタイミングチャート、第４図は本発明
の一実施例を示す回路図、第５図は本発明の変形例を示
す回路図、第６図は従来のマスタースレーブ型フリップ
フロップ回路の一例を示す回路図である。 Ｇ、〜Ｃ４・・・−・・・−ヘ−・−第１乃至第４伝送
ゲ〜トＩ Ｎ Ｖ 、−−−−−−−−−・−−−ｍ−
−−・・−−−−−−・−第１インバータＩ Ｎ Ｖ
２−−−−−−−・−・・−−−−−一−−・−・・−
第２インパークＩＮＶ３−・−−−一−−・−・−・−
−一−−−〜−−第３インバータＩＮＶｒ−一・−−一
−−−−−−−−−−・−−−−一−−−−第４インバ
ータＲ１〜Ｒ，−−−−−−−−・−・第１乃至第４抵
抗器Ｄ□・−・・−−−一−−−−−−−−−−・−−
−一−−・・第一１デ一タ保持部Ｄ ｒ ２−−−−−
−−−−〜−−−−−−−・−−−一−−−・−第２デ
ータ保持部り、−・−・−・・−・−・−・−−−−−
−−データ入力端子Ｄ２−・−・−−−−一一−−−−
−−−・−−−−−一反転データ入力端子ＣＩＪ ｔ・
・−−−〜−−・−・−・−・−一−−−−・−クロッ
ク入力端子ＣＬＫｒ−一〜−・−・−・・−・−・−・
・−・・−反転クロック入力端子ＯｕＬ’−−−一・−
・−・−・−・・−・−一−−−−−出力端子０ｔｌＴ
！・・−・−・−・−−−−−−一−−−−−−−・−
反転出力端子Ｃ１ 〜Ｃ４ ・第１乃至第４コンデンサ ジトヌを弗ｉ−ダイ掌吏すｆＤガすｆＭＫ（２１第２図 ＆べ呵／ｌ塗ｊイ乍豹賓シ目ｊ二用１）るワイξングす
ヤード第３図 、不溌明め一実施り１１０イ回路ロ
Claims (1)
- 【特許請求の範囲】 １、入力パルス信号及び反転入力パルス信号がデータ入
力端子及び反転データ入力端子にそれぞれ供給されると
共にクロック信号がクロック入力端子に供給される第１
、第２伝送ゲートと、第１、第２インバータ及びこの第
１、第２インバータの入出力端子間にそれぞれ交叉接続
された第１、第２抵抗器を有すると共に前記第１、第２
伝送ゲートの出力がそれぞれ供給される第１データ保持
部と、前記第１データ保持部の出力及び反転クロック入
力端子の反転クロック信号がそれぞれ供給される第３、
第４伝送ゲートと、第３、第４インバータ及びこの第３
、第４インバータの入出力端子間にそれぞれ交叉接続さ
れた第３、第４抵抗器を有すると共に前記第３、第４伝
送ゲートの出力がそれぞれ供給される第２データ保持部
とを具備することを特徴とするマスタースレーブ型フリ
ップフロップ回路。 ２、前記第１乃至第４の伝送ゲートの素子及び前記第１
乃至第４インバータの素子をそれぞれＧａＡｓＦＥＴで
構成すると共に前記第１乃至第４抵抗器と並列に第１乃
至第４コンデンサをそれぞれ接続したことを特徴とする
請求項１記載のマスタースレーブ型フリップフロップ回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188100A JPH0478215A (ja) | 1990-07-18 | 1990-07-18 | マスタースレーブ型フリップフロップ回路 |
| DE69122189T DE69122189T2 (de) | 1990-07-18 | 1991-07-15 | Flip-Flop-Schaltung vom "Master-Slave"-Typ |
| EP91111789A EP0467273B1 (en) | 1990-07-18 | 1991-07-15 | Master-slave type flip-flop circuit |
| KR1019910012174A KR0170410B1 (ko) | 1990-07-18 | 1991-07-16 | 마스터슬레이브형 플립플롭회로 |
| US07/731,258 US5140179A (en) | 1990-07-18 | 1991-07-17 | Master-slave type flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2188100A JPH0478215A (ja) | 1990-07-18 | 1990-07-18 | マスタースレーブ型フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0478215A true JPH0478215A (ja) | 1992-03-12 |
Family
ID=16217704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2188100A Pending JPH0478215A (ja) | 1990-07-18 | 1990-07-18 | マスタースレーブ型フリップフロップ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5140179A (ja) |
| EP (1) | EP0467273B1 (ja) |
| JP (1) | JPH0478215A (ja) |
| KR (1) | KR0170410B1 (ja) |
| DE (1) | DE69122189T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406147A (en) * | 1993-06-18 | 1995-04-11 | Digital Equipment Corporation | Propagation speedup by use of complementary resolver outputs in a system bus receiver |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5654653A (en) * | 1993-06-18 | 1997-08-05 | Digital Equipment Corporation | Reduced system bus receiver setup time by latching unamplified bus voltage |
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-
1990
- 1990-07-18 JP JP2188100A patent/JPH0478215A/ja active Pending
-
1991
- 1991-07-15 DE DE69122189T patent/DE69122189T2/de not_active Expired - Fee Related
- 1991-07-15 EP EP91111789A patent/EP0467273B1/en not_active Expired - Lifetime
- 1991-07-16 KR KR1019910012174A patent/KR0170410B1/ko not_active IP Right Cessation
- 1991-07-17 US US07/731,258 patent/US5140179A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5406147A (en) * | 1993-06-18 | 1995-04-11 | Digital Equipment Corporation | Propagation speedup by use of complementary resolver outputs in a system bus receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0467273A2 (en) | 1992-01-22 |
| EP0467273A3 (en) | 1992-04-22 |
| KR0170410B1 (ko) | 1999-03-30 |
| DE69122189T2 (de) | 1997-04-17 |
| DE69122189D1 (de) | 1996-10-24 |
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| EP0467273B1 (en) | 1996-09-18 |
| US5140179A (en) | 1992-08-18 |
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