JP3080999B2 - 化合物半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は化合物半導体集積回路、
特にガリウム砒素（ＧａＡｓ）等の化合物半導体による
集積回路であって、構成素子数、遅延時間、消費電力等
を低減した化合物半導体集積回路に関する。

【０００２】

【従来の技術】ＧａＡｓ系の化合物半導体集積回路は、
シリコンによる集積回路を凌ぐ高速性能と低消費電力に
よって、次世代の高速計算機や通信システム等への応用
が期待されている。ところで、化合物半導体集積回路技
術においては材料の物性によって達成される高速化だけ
でなく、実際には回路構成上の技術による高速化も重要
となっている。すなわち、インバータ等の基本回路はも
ちろんのこと、その他にも比較的頻繁に使用されるフリ
ップフロップ等の回路構成上の工夫による高速化も課題
の一つである。

【０００３】図５は従来の化合物半導体集積回路におい
て一般的によく用いられるフリップフロップ回路の回路
図である。図５において従来のフリップフロップ回路
は、２入力ＮＯＲゲートであるゲートＧ１（１０）〜ゲ
ートＧ８（１７）がそれぞれ結線されて構成されてい
る。

【０００４】すなわち、２入力のうち一方はデータ信号
Ｄが印加され、もう一方はクロック信号Ｃが印加される
ゲートＧ１（１０）と、データ信号Ｄの反転信号である
データ反転信号ｄと上記クロック信号Ｃがそれぞれ印加
されるゲートＧ２（１１）と、一方の入力にゲートＧ１
（１０）とゲートＧ２（１１）の出力がそれぞれ印加さ
れ、もう一方の入力に互いの出力がそれぞれ印加される
ゲートＧ３（１２）、ゲートＧ４（１３）と、ゲートＧ
３（１２）の出力とクロック信号Ｃの反転信号であるク
ロック反転信号ｃが印加されるゲートＧ５（１４）と、
ゲートＧ４（１３）の出力と上記クロック反転信号ｃが
印加されるゲートＧ６（１５）と、一方の入力にゲート
Ｇ５（１４）とゲートＧ６（１５）の出力がそれぞれ印
加され、もう一方の入力に互いの出力がそれぞれ印加さ
れるゲートＧ７（１６）、ゲートＧ８（１７）とから構
成されている。

【０００５】なお、ゲートＧ７（１６）の出力がフリッ
プフロップ回路の出力データ信号Ｑであり、ゲートＧ８
（１７）の出力が出力データ信号ｑである。このような
フリップフロップ回路はマスタースレーブ型フリップフ
ロップと呼ばれ、ゲートＧ１（１０）〜ゲートＧ４（１
３）の４ゲートでマスター部を構成し、ゲートＧ５（１
４）〜ゲートＧ８（１７）の４ゲートでスレーブ部を構
成する。

【０００６】上記の通り構成される従来のフリップフロ
ップ回路の動作について以下に説明する。時刻ｔｎにお
いてクロック信号Ｃが“Ｌ”（低論理レベル。以下同
様）の時、クロック反転信号ｃは“Ｈ”（高論理レベ
ル。以下同様）である。この状態においてはマスター部
のゲートＧ１（１０）、ゲートＧ２（１１）に入力され
るクロック信号Ｃは“Ｌ”であるので、入力データ信号
Ｄｎと入力データ反転信号ｄｎを読み込むことが可能と
なる。そして、データ信号Ｄｎとデータ反転信号ｄｎが
それぞれ反転されて、ゲートＧ３（１２）、ゲートＧ４
（１３）で構成される保持回路に伝搬する。一方、スレ
ーブ部においてはゲートＧ５（１４）、ゲートＧ６（１
５）にクロック反転信号ｃが“Ｈ”で入力される。従っ
て、ゲートＧ５（１４）、ゲートＧ６（１５）の出力信
号は強制的に“Ｌ”となる。その結果、マスター部のデ
ータ信号Ｄｎ、データ反転信号ｄｎはスレーブ部には伝
搬せず、ゲートＧ７（１６）とゲートＧ８（１７）で構
成される保持回路では、１クロック前のデータ信号であ
るデータ信号Ｄｎ-1、データ反転信号ｄｎ-1を保持す
る。 次に上記状態においてクロック信号Ｃが“Ｈ”に
遷移すると、マスター部のゲートＧ１（１０）、ゲート
Ｇ２（１１）の出力信号は“Ｌ”となる。従って、ゲー
トＧ３（１２）、ゲートＧ４（１３）から成る保持回路
は、前のクロック信号で保持したデータ信号Ｄｎ、デー
タ反転信号ｄｎを保持し続ける。それと同時に、クロッ
ク反転信号ｃは“Ｌ”であるから、マスター部の保持回
路の上記データ信号Ｄｎ、データ反転信号ｄｎは、ゲー
トＧ５（１４）、ゲートＧ６（１５）を介してスレーブ
部の保持回路に伝搬し、スレーブ部の保持回路で保持さ
れると共にフリップフロップ回路の出力データ信号とし
て出力される。

【０００７】さらに、時刻ｔｎ+1においてクロック信号
Ｃが再び“Ｌ”になると、マスター部のゲートＧ１（１
０）、ゲートＧ２（１１）はデータ信号Ｄｎ+1、データ
反転信号ｄｎ+1を読み込み、これを受けたゲートＧ３
（１２）、ゲートＧ４（１３）は新しいデータ信号Ｄｎ
+1、データ反転信号ｄｎ+1の保持に遷移するという具合
いに、前記動作を継続していく。以上の動作を真理値表
にまとめると表２のようになる。

【０００８】

【表２】

【０００９】

【発明が解決しようとする課題】従来のフリップフロッ
プ回路は上記のように８個の論理ゲートで構成されてい
るので、ＧａＡｓ系化合物半導体集積回路として用いる
場合は、以下のような問題点があった。

【００１０】すなわち、（１）比較的多くの素子を必要
とする。１個のフリップフロップを構成するために少な
くとも８ゲートを要し、例えばＤＣＦＬ（Ｄｉｒｅｃｔ
Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路を用いて
実現するためには少なくとも２４個の素子を必要とす
る。ＭＥＳＦＥＴのＶｔｈバラツキが歩どまりに大きく
影響するＧａＡｓ化合物半導体集積回路では構成素子数
が多くなることは非常に不利である。

【００１１】（２）遅延時間の短縮が困難である。デー
タ入力端子からデータ出力端子までは、フィードバック
パスを無視しても４段のゲートがシリアルに接続される
ことになる。従って、フリップフロップ回路としての処
理時間を高速化するためには微細化に頼るか、または各
ゲートの消費電力を増加させることによって負荷駆動能
力を上げる他に方法がない。

【００１２】（３）消費電力が増大する傾向にある。上
記（２）に関連して、高速化するために消費電力を犠牲
にしなければならないという問題がある。

【００１３】本発明は上記のような問題点を解消するた
めになされたもので、第１の発明は化合物半導体集積回
路のフリップフロップ回路において、構成素子数を低減
し、データ入力からデータ出力までのゲート段数をも減
らすことによって、高速化と低消費電力化を可能とする
化合物半導体集積回路を得ることを目的とする。

【００１４】さらに第２の発明は、不定電位となるノー
ドをなくして前記第１の発明のフリップフロップ回路の
動作を安定化させることを目的とする。第３の発明は前
記第１の発明のフリップフロップ回路の動作をさらに高
速化することを目的とする。また、第４の発明は上記第
３の発明の回路動作タイミングマージンを増加させるこ
とを目的としている。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の発明に係わる化合物半導体集積回路
によれば、クロック信号が入力される論理ゲートの代わ
りにトランスファゲート用トランジスタを採用し、マス
ター部とスレーブ部のデータ保持回路を構成する２つの
フィードバックループに共用されるＮＯＲゲートを設け
ることによって、データ信号の入力から出力までのゲー
ト段数を減らすように構成したものである。

【００１６】更に第２の発明に係わる化合物半導体集積
回路によれば、上記第１の発明の問題点である第１、第
２のＮＯＲゲートの入力は、全てトランスファゲートを
介して信号が入力される構成であるので、クロック信号
が“Ｌ”の時そのクロック信号が入力されたトランスフ
ァゲート用トランジスタは非導通状態となり、対応する
入力電位が不定となるという点を防止するために、トラ
ンスファゲート用トランジスタが接続されるＮＯＲゲー
トの各入力と、低論理レベル電位を示す低電圧側の電源
との間にプルダウン抵抗を接続するように構成したもの
である。

【００１７】第３の発明に係わる化合物半導体集積回路
によれば、互いに相反するクロック信号が入力される第
１、第４のトランジスタのドレインを結線すると共に、
第２、第３のトランジスタのドレインを結線して、不定
電位となるノードがないようにすることにより、２入力
ＮＯＲゲートではなくインバータ回路により構成したも
のである。

【００１８】更に第４の発明に係わる化合物半導体集積
回路によれば、フィードバックループ回路によって保持
されるべきデータ信号が反転してしまうこともあるとい
う上記第３の発明の問題点を防止するために、フィード
バックループ回路に静電容量等の遅延素子を接続するよ
うに構成したものである。

【００１９】

【作用】したがって、本発明の第１の発明における化合
物半導体集積回路によれば、クロック信号が入力される
論理ゲートの代わりにトランスファゲート用トランジス
タを採用し、マスター部とスレーブ部のデータ保持回路
を構成する２つのフィードバックループに共用されるＮ
ＯＲゲートを設けることによって、データ信号の入力か
ら出力までのゲート段数を減らすように構成することに
より、高速化と低消費電力化を可能とするとともに、回
路を構成する構成素子数を低減する。

【００２０】さらに第２の発明における化合物半導体集
積回路によれば、トランスファゲート用トランジスタが
接続されるＮＯＲゲートの各入力と、低論理レベル電位
を示す低電圧側の電源との間にプルダウン抵抗を接続す
ることによって、ＮＯＲゲートの入力の電位は確実に低
電位になる。

【００２１】第３の発明における化合物半導体集積回路
によれば、互いに相反するクロック信号が入力される第
１、第４のトランジスタのドレインを結線し、第２、第
３のトランジスタのドレインを結線して不定電位となる
ノードがないようにして、上記第１の発明における２入
力ＮＯＲゲートに置換してインバータ回路により構成す
ることにより、構成素子数を削減し、論理ゲートを高速
化する。

【００２２】また、第４の発明における化合物半導体集
積回路によれば、フィードバックループ回路に静電容量
等の遅延素子を接続することによって必要以上に速いデ
ータ信号の伝搬を抑制し、回路動作のタイミングマージ
ンを増加させる。

【００２３】

【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明に係る化合物半導体集積回路の第１実
施例であるフリップフロップ回路の回路図である。図１
において、本発明のフリップフロップ回路は、ソース
（あるいはドレイン）にデータ信号Ｄが入力され、ゲー
トにクロック信号Ｃが入力されるトランスファゲート用
トランジスタＴ１（２１）と、トランスファゲート用ト
ランジスタＴ１（２１）のドレイン（あるいはソース）
に接続されたＮＯＲゲートＧＦ（２２）と、ゲートにク
ロック信号Ｃが入力され、ソース（あるいはドレイン）
にフリップフロップ回路の出力信号ｑが印加されるトラ
ンスファゲート用トランジスタＴ２（２３）と、ソース
（あるいはドレイン）がＮＯＲゲートＧＦ（２２）の出
力に接続され、ゲートにクロック反転信号ｃが入力され
るトランスファゲート用トランジスタＴ３（２４）と、
トランスファゲート用トランジスタＴ２（２３）のドレ
イン（あるいはソース）とトランスファゲート用トラン
ジスタＴ３（２４）のドレイン（あるいはソース）がそ
れぞれ入力されるＮＯＲゲートＧＳ（２５）と、ソース
（あるいはドレイン）がＮＯＲゲートＧＳ（２５）の出
力に接続され、ドレイン（あるいはソース）がＮＯＲゲ
ートＧＦ（２２）のもう一方の入力に接続され、ゲート
にクロック反転信号ｃが入力されるトランスファゲート
用トランジスタＴ４（２６）と、入力がＮＯＲゲートＧ
Ｓ（２５）の出力に接続され、出力がトランスファゲー
ト用トランジスタＴ２（２３）のソース（あるいはドレ
イン）と接続され、その出力がフリップフロップ回路の
出力端子の信号ｑとなるインバータＧＬ（２７）とから
構成されている。

【００２４】次に上記の通り構成される本発明のフリッ
プフロップ回路の動作について説明する。時刻ｔｎにお
いてクロック信号Ｃが“Ｈ”の時、クロック反転信号ｃ
は“Ｌ”である。この状態においてはクロック信号Ｃを
入力するトランスファゲート用トランジスタＴ１（２
１）、トランスファゲート用トランジスタＴ２（２３）
は導通状態となり、クロック反転信号ｃを入力するトラ
ンスファゲート用トランジスタＴ３（２４）、トランス
ファゲート用トランジスタＴ４（２６）は非導通状態と
なる。従って、２入力ＮＯＲゲートであるＮＯＲゲート
ＧＦ（２２）は入力データ信号Ｄｎを読み込むことが可
能となり、ＮＯＲゲートＧＦ（２２）の出力は入力デー
タ反転信号ｄｎとなる。しかし、トランスファゲート用
トランジスタＴ３（２４）が非導通状態であるので、デ
ータ反転信号ｄｎは以降のゲートには伝搬しない。

【００２５】一方、ＮＯＲゲートＧＳ（２５）、インバ
ータＧＬ（２７）、トランスファゲート用トランジスタ
Ｔ２（２３）で構成されるフィードバックパスはトラン
スファゲート用トランジスタＴ２（２３）が導通状態で
あるので有効となり、１クロック前のデータ信号Ｄｎ-1
を保持するとともに、本発明のフリップフロップ回路の
出力データとしてデータ信号Ｄｎ-1を出力している。

【００２６】次にクロック信号Ｃが“Ｌ”、クロック反
転信号ｃが“Ｈ”に遷移すると、トランスファゲート用
トランジスタＴ１（２１）、トランスファゲート用トラ
ンジスタＴ２（２３）は非導通状態となり、トランスフ
ァゲート用トランジスタＴ３（２４）、トランスファゲ
ート用トランジスタＴ４（２６）は導通状態となる。こ
のときＮＯＲゲートＧＳ（２５）、インバータＧＬ（２
７）、トランスファゲート用トランジスタＴ２（２３）
で構成されるフィードバックパスはオープン状態とな
り、無効となるが、ＮＯＲゲートＧＦ（２２）、ＮＯＲ
ゲートＧＳ（２５）と、トランスファゲート用トランジ
スタＴ３（２４）、トランスファゲート用トランジスタ
Ｔ４（２６）から成るフィードバックパスは有効となる
ので、ＮＯＲゲートＧＦ（２２）に入力されていた上記
データ信号Ｄｎが保持される。それと同時にその保持さ
れたデータ信号ＤｎはインバータＧＬ（２７）を介して
出力端子ｑへデータ反転信号ｄｎとして出力される。

【００２７】さらに、時刻ｔｎ+1においてクロック信号
Ｃが再び“Ｈ”になると、トランスファゲート用トラン
ジスタＴ１（２１）は再び導通状態となり、ＮＯＲゲー
トＧＦ（２２）は入力データ信号Ｄｎ+1を読み込み、ク
ロック信号Ｃが“Ｌ”に遷移した時に、上記データ信号
Ｄｎ+1を保持するとともにフリップフロップ回路の出力
端子へデータ反転信号ｄｎ+1として出力するという具合
いに動作を継続していく。以上の動作を真理値表にまと
めると表１のようになる。

【００２８】

【表１】

【００２９】以上説明したように本発明の特徴はＮＯＲ
ゲートＧＳ（２５）がデータを保持するための２つのフ
ィードバックループである、ＮＯＲゲートＧＳ（２
５）、インバータＧＬ（２７）、トランスファゲート用
トランジスタＴ２（２３）で構成されるフィードバック
ループと、ＮＯＲゲートＧＦ（２２）、ＮＯＲゲートＧ
Ｓ（２５）と、トランスファゲート用トランジスタＴ３
（２４）、トランスファゲート用トランジスタＴ４（２
６）から成るフィードバックループに共用されるという
点にある。このように、２つのフィードバックループに
共用されるＮＯＲゲートＧＳ（２５）を設けることによ
って、データ信号の入力から出力までのゲート段数を減
らすことができるので、その結果高速化と低消費電力化
を可能とすることができるとともに、回路を構成する構
成素子数を低減することができる。

【００３０】ガリウム砒素（ＧａＡｓ）化合物半導体集
積回路に広く用いられるＤＣＦＬ回路で構成する場合を
考えると、従来回路に比較して構成素子数は１／２以下
となる。

【００３１】本発明のフリップフロップ回路の動作原理
の説明は以上の通りであるが、図１に示すフリップフロ
ップ回路には以下のような問題点がある。すなわち、図
１のＮＯＲゲートＧＦ（２２）、ＮＯＲゲートＧＳ（２
５）の入力は全てトランスファゲートを介して信号が入
力される構成であるので、クロック信号Ｃが“Ｌ”の
時、そのクロック信号Ｃが入力されたトランスファゲー
ト用トランジスタは非導通状態となり、対応する入力電
位が不定となる。例えば、ＤＣＦＬによってこれらの論
理を実現する場合を考えると、不定入力は論理的には
“Ｌ”レベルと等価になる。しかし、この場合動作マー
ジンが減少するなどの不具合が生じる。

【００３２】この問題を解決するための回路構成が図２
に示された本発明の第２実施例（請求項２の実施例）で
ある。すなわち、本発明の第２実施例であるフリップフ
ロップ回路の回路図を示す図２においては、ＮＯＲゲー
トＧＦ（２２）、ＮＯＲゲートＧＳ（２５）の各入力信
号線と低論理レベル電位を示す電源との間にプルダウン
抵抗Ｒｐｄ（２８）が接続されている。このプルダウン
抵抗Ｒｐｄ（２８）を接続することによって、第１図に
示す請求項１の発明の実施例において不定となる、ＮＯ
ＲゲートＧＦ（２２）、ＮＯＲゲートＧＳ（２５）の入
力の電位は確実に低電位とすることができ、不定電位と
なるノードがなくなる。

【００３３】更に、図３に示す本発明の第３実施例（請
求項３の実施例）であるフリップフロップ回路では、動
作原理は上記第１実施例と同様であるが、互いに相反す
るクロック信号が入力されるトランスファゲート用トラ
ンジスタＴ１（２１）とトランスファゲート用トランジ
スタＴ４（２６）のドレイン（あるいはソース）がそれ
ぞれ接続され、トランスファゲート用トランジスタＴ２
（２３）とトランスファゲート用トランジスタＴ３（２
４）のドレイン（あるいはソース）がそれぞれ接続され
ているので、上記本発明の請求項２のフリップフロップ
回路と同様に、不定電位となるノードがないようになっ
ている。その結果２入力ＮＯＲゲートではなくインバー
タ回路を用いることが可能となり、論理ゲートの高速化
をも実現できる。

【００３４】図４に示す本発明の第４実施例（請求項４
の実施例）であるフリップフロップ回路では、以下に示
す本発明の第３実施例の不具合を改善する。すなわち、
図３に示すフリップフロップ回路において、クロック信
号Ｃが“Ｈ”になって読み込んだデータ信号と、そのと
きにインバータＧＳ（２５）、インバータＧＬ（２
７）、トランスファゲート用トランジスタＴ２（２３）
からなる保持回路によって保持されるデータ信号の論理
が異なる場合には、クロック信号Ｃが“Ｌ”に切り替わ
ると同時に、上記保持されていたデータ信号がインバー
タＧＦ（２２）の入力に必要以上に速く伝搬してしま
い、インバータＧＳ（２５）、トランスファゲート用ト
ランジスタＴ３（２４）、トランスファゲート用トラン
ジスタＴ４（２６）からなる回路によって保持されるべ
きデータ信号が反転してしまうことがあるという問題が
ある。図４に示す第４実施例のフリップフロップ回路で
は、インバータＧＦ（２２）とインバータＧＳ（２５）
の入力に、例えばコンデンサのような適当な値を有する
容量性の負荷ＤＬ１（２９），ＤＬ２（３０）を接続す
ることによって、必要以上に速いデータ信号の伝搬を抑
制している。

【００３５】

【発明の効果】以上説明したように、本発明の化合物半
導体集積回路によれば以下のような効果がある。すなわ
ち、まず請求項１の発明によれば、クロック信号が入力
される論理ゲートの代わりにトランスファゲート用トラ
ンジスタを採用し、マスター部とスレーブ部のデータ保
持回路を構成する２つのフィードバックループに共用さ
れるＮＯＲゲートを設けることによって、データ信号の
入力から出力までのゲート段数を減らすことができるよ
うに構成したので、その結果高速化と低消費電力化を可
能とすることができるとともに、回路を構成する構成素
子数を低減することができるという効果がある。

【００３６】請求項２の発明によれば、ＮＯＲゲートＧ
ＦとＮＯＲゲートＧＳの入力は全てトランスファゲート
を介して信号が入力される構成であるので、クロック信
号Ｃが“Ｌ”の時そのクロック信号Ｃが入力されたトラ
ンスファゲート用トランジスタは非導通状態となり、対
応する入力電位が不定となるという第１の発明での問題
点を、トランスファゲート用トランジスタが接続される
ＮＯＲゲートＧＦとＮＯＲゲートＧＳの各入力と、低電
圧側の電源との間にプルダウン抵抗Ｒｐｄを接続するこ
とによって入力の電位は確実に低電位になるように構成
したので、不定電位となるノードがなくなるという効果
がある。

【００３７】請求項３の発明によれば、動作原理は上記
請求項１の発明と同様であるが、互いに相反するクロッ
ク信号が入力されるトランスファゲート用トランジスタ
Ｔ１とトランスファゲート用トランジスタＴ４のドレイ
ンが結線され、トランスファゲート用トランジスタＴ２
とトランスファゲート用トランジスタＴ３のドレインが
結線され、上記請求項２例の発明と同様に不定電位とな
るノードがないように構成されているので、その結果２
入力ＮＯＲゲートではなくインバータ回路を用いること
が可能となり、論理ゲートの高速化をも実現できるとい
う効果がある。更に、第４の発明によれば、インバータ
ＧＳ、インバータＧＬ、トランスファゲート用トランジ
スタＴ２からなるフィードバックループ回路によって保
持されるデータ信号の論理が、クロック信号Ｃが“Ｈ”
になって読み込んだデータ信号と論理が異なる場合に
は、クロック信号Ｃが“Ｌ”に切り替わると同時に、保
持されていたデータ信号がインバータＧＦの入力に必要
以上に速く伝搬してしまう。そのために、フィードバッ
クループ回路によって保持されるべきデータ信号が反転
してしまうこともあるという請求項３例の発明の問題点
を、前期フィードバックループ回路に静電容量等の遅延
素子を接続することによって解決している。

【００３８】すなわちインバータＧＦとインバータＧＳ
の入力に、例えばコンデンサのような適当な値を有する
容量性の負荷を接続することによって、必要以上に速い
データ信号の伝搬を抑制するように構成しているので、
回路動作のタイミングマージンを増加させることができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明に係る化合物半導体集積回路の第１実施
例を示すフリップフロップ回路の回路図と、この実施例
のフリップフロップ回路の動作内容を表わす真理値表で
ある。

【図２】本発明のに係るの化合物半導体集積回路の第２
実施例を示すフリップフロップ回路の回路図である。

【図３】本発明に係る化合物半導体集積回路の第３実施
例を示すフリップフロップ回路の回路図である。

【図４】本発明に係る化合物半導体集積回路の第４実施
例を示すフリップフロップ回路の回路図である。

【図５】従来のフリップフロップ回路の回路図と、従来
のフリップフロップ回路の動作内容を表す真理値表であ
る。

【符号の説明】

１０〜１８ 従来のフリップフロップ回路を構成する論
理ゲート ２１，２３，２４，２６ トランスファゲート用トラン
ジスタＴ１〜Ｔ４ ２２ ＮＯＲゲート（またはインバータ）ＧＦ ２５ ＮＯＲゲート（またはインバータ）ＧＳ ２７ インバータＧＬ ２８ プルダウン抵抗Ｒｐｄ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 フリップフロップ回路等を構成するガリ
   ウム砒素系化合物半導体集積回路であって、 ソースあるいはドレインにデータ信号が入力されるとと
   もにゲートにクロック信号が入力される第１のトランジ
   スタと、 前記第１のトランジスタのドレインあるいはソースに接
   続される第１のＮＯＲゲートと、 ゲートにクロック信号が入力される第２のトランジスタ
   と、 ソースあるいはドレインが前記第１のＮＯＲゲートの出
   力に接続され、ゲートにクロック反転信号が入力される
   第３のトランジスタと、 前記第２、第３のトランジスタのドレインあるいはソー
   スが入力される第２のＮＯＲゲートと、 ソースあるいはドレインが前記第２のＮＯＲゲートの出
   力に接続され、ドレインあるいはソースが前記第１のＮ
   ＯＲゲートに入力され、ゲートにクロック反転信号が入
   力される第４のトランジスタと、 入力が前記第２のＮＯＲゲートの出力に接続され、出力
   が前記第２のトランジスタのソースあるいはドレインと
   接続されると共に、集積回路の出力端子に接続されるイ
   ンバータと、 を備え 、 入力データ信号を保持するデータ保持回路は、 前記第１のＮＯＲゲートと、前記第３のトランジスタ
   と、前記第２のＮＯＲゲートと、前記第４のトランジス
   タと、からなる第１のフィードバックループ回路と、 前記第２のトランジスタと、前記第２のＮＯＲゲート
   と、前記インバータと、から成る第２のフィードバック
   ループ回路と、 を有し 、 前記第２のＮＯＲゲートは前記各フィードバックループ
   回路の間で共用されることを特徴とする化合物半導体集
   積回路。
2. 【請求項２】 前記第１のＮＯＲゲートと前記第２のＮ
   ＯＲゲートの全ての入力は、低論理レベル電位を示す電
   源と抵抗性素子を介して接続されることを特徴とする請
   求項１に記載の化合物半導体集積回路。
3. 【請求項３】 フリップフロップ回路等を構成するガリ
   ウム砒素系化合物半導体集積回路であって、 ソースあるいはドレインにデータ信号が入力されるとと
   もにゲートにクロック信号が入力される第１のトランジ
   スタと、 入力に前記第１のトランジスタのドレインあるいはソー
   スが接続される第１のインバータと、 ゲートにクロック信号が入力される第２のトランジスタ
   と、 ソースあるいはドレインが前記第１のインバータの出力
   に接続され、ゲートにクロック反転信号が入力される第
   ３のトランジスタと、 入力に前記第２、第３のトランジスタのドレインあるい
   はソースが接続されて入力する第２のインバータと、 ソースあるいはドレインが前記第２のインバータの出力
   に接続され、ドレインあるいはソースが前記第１のトラ
   ンジスタのドレインあるいはソースと接続され、前記第
   １のインバータに入力され、ゲートにクロック反転信号
   が入力される第４のトランジスタと、 入力が前記第２のインバータの出力に接続され、出力が
   前記第２のトランジスタのソースあるいはドレインに接
   続されると共に集積回路の出力端子に接続される第３の
   インバータと、 を備え 、 互いに相反するクロック信号が入力される前記第１のト
   ランジスタのドレインあるいはソースと前記第４のトラ
   ンジスタのドレインあるいはソースと、前記第２のトラ
   ンジスタのドレインあるいはソースと前記第３のトラン
   ジスタのドレインあるいはソースと、がそれぞれ接続さ
   れていることを特徴とする化合物半導体集積回路。
4. 【請求項４】 前記第１のインバータと第２のインバー
   タとの全ての入力は、低論理レベル電位を示す電源との
   間に容量性負荷素子を介して接続されることを特徴とす
   る請求項３に記載の化合物半導体集積回路。