JPH04233315A - 不安定な状態のないフリップフロップ回路 - Google Patents
不安定な状態のないフリップフロップ回路Info
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- JPH04233315A JPH04233315A JP3163347A JP16334791A JPH04233315A JP H04233315 A JPH04233315 A JP H04233315A JP 3163347 A JP3163347 A JP 3163347A JP 16334791 A JP16334791 A JP 16334791A JP H04233315 A JPH04233315 A JP H04233315A
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- 238000000034 method Methods 0.000 claims description 4
- 230000001902 propagating effect Effects 0.000 claims 3
- 230000007704 transition Effects 0.000 abstract description 9
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- 239000004020 conductor Substances 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一般的にフリップフロ
ップ回路に関する。さらに詳しくは、データおよびクロ
ック信号が同時に遷移しても、入力データ信号の終端論
理状態がその出力にラッチされて、それにより不安定な
状態を回避するフリップフロップ回路に関する。
ップ回路に関する。さらに詳しくは、データおよびクロ
ック信号が同時に遷移しても、入力データ信号の終端論
理状態がその出力にラッチされて、それにより不安定な
状態を回避するフリップフロップ回路に関する。
【０００２】
【従来の技術】従来のフリップフロップ回路は、非常に
多くの応用例に見いだすことができ、通常は、１個以上
のデータ入力，クロック入力およびデータ出力ポートを
含む。フリップフロップ回路は、クロック信号の立ち上
がりまたは立ち下がり端（正または負にトリガされた端
部）のいずれにおいても動作して、そのデータ出力ポー
トにおいて入力データ信号をラッチする。すべてとはい
わなくとも、ほとんどの応用例においては、入力データ
信号はクロック信号に比べはるかに低い周波数で動作し
、クロック信号とは非同期に動作する。入力データ信号
の遷移とクロック端との間に充分な整定時間があれば、
出力信号は入力データ信号の論理状態にラッチする。し
かし、データ信号およびクロック信号の状態が同時に変
化すると、フリップフロップ回路は２つの論理状態の間
のある中間レベルにおいて、入力データ信号をサンプリ
ングする。出力信号の状態は、サンプリング時点の入力
データ信号の中間レベルに応じて、いずれかの論理状態
に整定するので未知となる。これが、不安定状態（ｍｅ
ｔａ−ｓｔａｂｌｅ ｃｏｎｄｉｔｉｏｎ） と呼ばれ
るもので、設計中およびその後の動作中に多くの問題を
起こすことが多い。 不安定な状態を回避して、出力データ信号が常に既知の
論理状態となることが望ましい。
多くの応用例に見いだすことができ、通常は、１個以上
のデータ入力，クロック入力およびデータ出力ポートを
含む。フリップフロップ回路は、クロック信号の立ち上
がりまたは立ち下がり端（正または負にトリガされた端
部）のいずれにおいても動作して、そのデータ出力ポー
トにおいて入力データ信号をラッチする。すべてとはい
わなくとも、ほとんどの応用例においては、入力データ
信号はクロック信号に比べはるかに低い周波数で動作し
、クロック信号とは非同期に動作する。入力データ信号
の遷移とクロック端との間に充分な整定時間があれば、
出力信号は入力データ信号の論理状態にラッチする。し
かし、データ信号およびクロック信号の状態が同時に変
化すると、フリップフロップ回路は２つの論理状態の間
のある中間レベルにおいて、入力データ信号をサンプリ
ングする。出力信号の状態は、サンプリング時点の入力
データ信号の中間レベルに応じて、いずれかの論理状態
に整定するので未知となる。これが、不安定状態（ｍｅ
ｔａ−ｓｔａｂｌｅ ｃｏｎｄｉｔｉｏｎ） と呼ばれ
るもので、設計中およびその後の動作中に多くの問題を
起こすことが多い。 不安定な状態を回避して、出力データ信号が常に既知の
論理状態となることが望ましい。
【０００３】
【発明が解決しようとする課題】そのために必要となる
のが、クロック信号の端部の相対位置に関わらず、回路
の出力を非同期入力データ信号の終端論理状態にするこ
とにより不安定な状態を回避する、改良されたフリップ
フロップ回路である。
のが、クロック信号の端部の相対位置に関わらず、回路
の出力を非同期入力データ信号の終端論理状態にするこ
とにより不安定な状態を回避する、改良されたフリップ
フロップ回路である。
【０００４】したがって、本発明の目的は改良されたフ
リップフロップ回路を提供することである。
リップフロップ回路を提供することである。
【０００５】本発明の他の目的は、不安定な状態のない
、改良されたフリップフロップ回路を提供することであ
る。
、改良されたフリップフロップ回路を提供することであ
る。
【０００６】本発明のさらに他の目的は、入力データ信
号とクロック信号との相対遷移に関わらず、出力データ
信号において、既知の論理状態を有する改良されたフリ
ップフロップ回路を提供することである。
号とクロック信号との相対遷移に関わらず、出力データ
信号において、既知の論理状態を有する改良されたフリ
ップフロップ回路を提供することである。
【０００７】本発明のさらに他の目的は、クロックおよ
びデータ信号が同時に遷移しても、回路の出力において
入力データ信号の終端論理状態を達成する改良されたフ
リップフロップ回路を提供することである。
びデータ信号が同時に遷移しても、回路の出力において
入力データ信号の終端論理状態を達成する改良されたフ
リップフロップ回路を提供することである。
【０００８】
【課題を解決するための手段】上記およびその他の目的
に従って、クロック信号に応答して、入力データ信号を
出力にラッチするフリップフロップ回路が提供され、こ
の回路は入力と出力との間に結合され、入力に印加され
た入力信号を伝播する回路から構成される。この回路に
は、中間ノードが含まれ、入力データ信号は、クロック
信号の第１部分の間に中間ノードまで伝播され、クロッ
ク信号の第２部分の間に出力まで伝送される。入力デー
タ信号の反転状態を受信するために結合されたゲートと
，第１動作電位源に結合されたソースと、中間ノードに
結合されたドレーンとを有する第１トランジスタが設け
られる。第２トランジスタのゲートは、入力データ信号
の反転状態を受信するために結合され、そのソースは第
２動作電位源に結合され、ドレーンは中間ノードに結合
されるが、このとき、中間ノードに蓄積された電位は入
力データ信号の終端論理状態になるように充電される。
に従って、クロック信号に応答して、入力データ信号を
出力にラッチするフリップフロップ回路が提供され、こ
の回路は入力と出力との間に結合され、入力に印加され
た入力信号を伝播する回路から構成される。この回路に
は、中間ノードが含まれ、入力データ信号は、クロック
信号の第１部分の間に中間ノードまで伝播され、クロッ
ク信号の第２部分の間に出力まで伝送される。入力デー
タ信号の反転状態を受信するために結合されたゲートと
，第１動作電位源に結合されたソースと、中間ノードに
結合されたドレーンとを有する第１トランジスタが設け
られる。第２トランジスタのゲートは、入力データ信号
の反転状態を受信するために結合され、そのソースは第
２動作電位源に結合され、ドレーンは中間ノードに結合
されるが、このとき、中間ノードに蓄積された電位は入
力データ信号の終端論理状態になるように充電される。
【０００９】
【実施例】図１には、従来の集積回路製造過程を用いて
集積回路の形式で製造するのに適した、フリップフロッ
プ回路１０を示す。デジタル入力信号が入力１２に印加
されるが、これはインバータ１４，１５，１６の入力と
なる。インバータ１４の出力は伝送ゲート１８を通じて
、インバータ２０の入力に結合され、インバータ２０の
出力はノード２２である。インバータ１５の出力はＰチ
ャンネルＣＭＯＳトランジスタ２４のゲートに結合され
る。このトランジスタ２４は、ノード２２に結合された
ドレーン端子と、一般にＶＤＤのような正の電位におい
て動作する電源導体２６に接続されたソース端子とを含
む。同様にインバータ１６の出力は、ＮチャンネルＣＭ
ＯＳトランジスタ２８に結合される。このトランジスタ
２８も、ノード２２に結合されたドレーン端子と、一般
に接地電位において動作する電源導体３０に結合された
ソース端子とを有する。インバータ３２および伝送ゲー
ト３４は、ノード２２とインバータ２０の入力との間に
直列に結合される。このため、フリップフロップ回路１
０の第１段階には、インバータ１４，２０，３２および
伝送ゲート１８，３４が含まれ、入力データ信号の終端
状態（信号遷移後の状態）と等しい既知の論理状態を、
ノード２２において展開する。
集積回路の形式で製造するのに適した、フリップフロッ
プ回路１０を示す。デジタル入力信号が入力１２に印加
されるが、これはインバータ１４，１５，１６の入力と
なる。インバータ１４の出力は伝送ゲート１８を通じて
、インバータ２０の入力に結合され、インバータ２０の
出力はノード２２である。インバータ１５の出力はＰチ
ャンネルＣＭＯＳトランジスタ２４のゲートに結合され
る。このトランジスタ２４は、ノード２２に結合された
ドレーン端子と、一般にＶＤＤのような正の電位におい
て動作する電源導体２６に接続されたソース端子とを含
む。同様にインバータ１６の出力は、ＮチャンネルＣＭ
ＯＳトランジスタ２８に結合される。このトランジスタ
２８も、ノード２２に結合されたドレーン端子と、一般
に接地電位において動作する電源導体３０に結合された
ソース端子とを有する。インバータ３２および伝送ゲー
ト３４は、ノード２２とインバータ２０の入力との間に
直列に結合される。このため、フリップフロップ回路１
０の第１段階には、インバータ１４，２０，３２および
伝送ゲート１８，３４が含まれ、入力データ信号の終端
状態（信号遷移後の状態）と等しい既知の論理状態を、
ノード２２において展開する。
【００１０】インバータ２０の出力もまた、伝送ゲート
３６を通じてインバータ３８の入力に結合される。イン
バータ３８の出力はインバータ４０の入力に結合され、
インバータ４２と伝送ゲート４４との直列配列を通じて
、インバータ３８の入力に結合されて、全体としてフリ
ップフロップ回路１０の第２段階を形成している。イン
バータ４０の出力には出力４６が設けられる。入力４８
に印加されたクロック信号およびインバータ５０の出力
で与えられたその反転信号により、伝送ゲート１８，３
４，３６，４４が制御される。図に示されるように、伝
送ゲート１８，４４はクロック信号の立ち上がり端にお
いてアクティブ（ｅｎａｂｌｅ）となり、次の立ち下が
り端において非アクティブ（ｄｉｓａｂｌｅ ）となる
が、伝送ゲート３４，３６は、その立ち下がり端と立ち
上がり端との間で導通する。
３６を通じてインバータ３８の入力に結合される。イン
バータ３８の出力はインバータ４０の入力に結合され、
インバータ４２と伝送ゲート４４との直列配列を通じて
、インバータ３８の入力に結合されて、全体としてフリ
ップフロップ回路１０の第２段階を形成している。イン
バータ４０の出力には出力４６が設けられる。入力４８
に印加されたクロック信号およびインバータ５０の出力
で与えられたその反転信号により、伝送ゲート１８，３
４，３６，４４が制御される。図に示されるように、伝
送ゲート１８，４４はクロック信号の立ち上がり端にお
いてアクティブ（ｅｎａｂｌｅ）となり、次の立ち下が
り端において非アクティブ（ｄｉｓａｂｌｅ ）となる
が、伝送ゲート３４，３６は、その立ち下がり端と立ち
上がり端との間で導通する。
【００１１】図２には、伝送ゲート１８の詳細が示され
ているが、これはにＰチャンネルトランジスタ５２およ
びＮチャンネルトランジスタ５４の並列配列が含まれて
いる。トランジスタ５２のドレーンと、トランジスタ５
４のドレーンとは共に、伝送ゲート１８の入力に結合さ
れており、トランジスタ５２のソースとトランジスタ５
４のソースとは共に出力に結合されている。伝送ゲート
１８のＮチャンネル入力、すなわちトランジスタ５４の
ゲートは、入力４８に結合され、伝送ゲート１８のＰチ
ャンネル入力、すなわちトランジスタ５２のゲートは、
インバータ５０の出力に印加されるクロック信号の反転
信号を受信するよう結合される。図１内で、伝送ゲート
１８，３４，３６，４４の２個の制御入力のいずれか一
方に示されている円は、Ｐチャンネル入力を表す。伝送
ゲート３４，３６，４４も同様の構成である。トランジ
スタ５２，５４のゲートに印加された信号は、反転され
、それによって、正の端部でトリガされた動作が、負の
端部でトリガされた動作に変化することがわかる。
ているが、これはにＰチャンネルトランジスタ５２およ
びＮチャンネルトランジスタ５４の並列配列が含まれて
いる。トランジスタ５２のドレーンと、トランジスタ５
４のドレーンとは共に、伝送ゲート１８の入力に結合さ
れており、トランジスタ５２のソースとトランジスタ５
４のソースとは共に出力に結合されている。伝送ゲート
１８のＮチャンネル入力、すなわちトランジスタ５４の
ゲートは、入力４８に結合され、伝送ゲート１８のＰチ
ャンネル入力、すなわちトランジスタ５２のゲートは、
インバータ５０の出力に印加されるクロック信号の反転
信号を受信するよう結合される。図１内で、伝送ゲート
１８，３４，３６，４４の２個の制御入力のいずれか一
方に示されている円は、Ｐチャンネル入力を表す。伝送
ゲート３４，３６，４４も同様の構成である。トランジ
スタ５２，５４のゲートに印加された信号は、反転され
、それによって、正の端部でトリガされた動作が、負の
端部でトリガされた動作に変化することがわかる。
【００１２】フリップフロップ回路１０の動作は、図３
に示した波形図にしたがって進む。図３は、本発明の説
明を助けるためのものである。入力１２に印加された入
力データ信号は波形５６として示され、入力４８に印加
されたクロック信号は波形５８で示され、波形６０は、
出力４６における出力データ信号を表す。回路の説明を
分かりやすくするために、入力データ信号は、クロック
信号とは非同期で動作するものとし、クロック信号は、
通常の周波数よりも低い周波数で動作するものとする。 ほぼ、時間ｔ０ において、入力データ信号は論理０か
ら論理１に状態が変わり、インバータ１４，１５，１６
の出力信号は論理０に向かって遷移する。充分な整定時
間をとると、時間ｔ１ におけるクロック信号の立ち上
がり端は伝送ゲート１８をアクティブにして、インバー
タ１４の出力の論理０をインバータ２０の入力まで伝播
させ、それによってノード２２において論理１を展開す
る。図２において、時間ｔ１ とｔ２ との間の高論理
クロック信号によってトランジスタ５４がオンとなり、
その反転信号により、トランジスタ５２は導通状態とな
り、その中で２方向伝送を行う。時間ｔ２ におけるク
ロック信号の立ち下がり端で、トランジスタ５２，５４
のゲートに印加された信号を反転することにより伝送ゲ
ート１８は非アクティブとなり、そのためにインバータ
１４の出力の駆動信号は、インバータ２０の入力から切
り離される。クロック信号の立ち下がり端はまた、伝送
ゲート３４をアクティブにして、インバータ３２を介し
て帰還路を作り出し、ノード２２の論理１を維持する。 時間ｔ３ においてクロック信号が立ち上がると、ノー
ド２２の論理１は伝送ゲート３６およびインバータ３８
，４０とを通じて伝播され、出力４６において論理１を
展開する。クロック信号の立ち下がり端により伝送ゲー
ト３６は非アクティブとなり、伝送ゲート４４がアクテ
ィブとなって、インバータ４２からなる帰還路を完成さ
せ、インバータ３８の入力を論理１にロックし、同様に
出力４６においてもロックする。このように、充分な整
定時間が時間ｔ０ とｔ１ との間に与えられると、す
べてとはいわないまでも、従来のものを含めほとんどの
フリップフロップ回路は、正常に振舞い、不安定な状態
が問題となることはない。
に示した波形図にしたがって進む。図３は、本発明の説
明を助けるためのものである。入力１２に印加された入
力データ信号は波形５６として示され、入力４８に印加
されたクロック信号は波形５８で示され、波形６０は、
出力４６における出力データ信号を表す。回路の説明を
分かりやすくするために、入力データ信号は、クロック
信号とは非同期で動作するものとし、クロック信号は、
通常の周波数よりも低い周波数で動作するものとする。 ほぼ、時間ｔ０ において、入力データ信号は論理０か
ら論理１に状態が変わり、インバータ１４，１５，１６
の出力信号は論理０に向かって遷移する。充分な整定時
間をとると、時間ｔ１ におけるクロック信号の立ち上
がり端は伝送ゲート１８をアクティブにして、インバー
タ１４の出力の論理０をインバータ２０の入力まで伝播
させ、それによってノード２２において論理１を展開す
る。図２において、時間ｔ１ とｔ２ との間の高論理
クロック信号によってトランジスタ５４がオンとなり、
その反転信号により、トランジスタ５２は導通状態とな
り、その中で２方向伝送を行う。時間ｔ２ におけるク
ロック信号の立ち下がり端で、トランジスタ５２，５４
のゲートに印加された信号を反転することにより伝送ゲ
ート１８は非アクティブとなり、そのためにインバータ
１４の出力の駆動信号は、インバータ２０の入力から切
り離される。クロック信号の立ち下がり端はまた、伝送
ゲート３４をアクティブにして、インバータ３２を介し
て帰還路を作り出し、ノード２２の論理１を維持する。 時間ｔ３ においてクロック信号が立ち上がると、ノー
ド２２の論理１は伝送ゲート３６およびインバータ３８
，４０とを通じて伝播され、出力４６において論理１を
展開する。クロック信号の立ち下がり端により伝送ゲー
ト３６は非アクティブとなり、伝送ゲート４４がアクテ
ィブとなって、インバータ４２からなる帰還路を完成さ
せ、インバータ３８の入力を論理１にロックし、同様に
出力４６においてもロックする。このように、充分な整
定時間が時間ｔ０ とｔ１ との間に与えられると、す
べてとはいわないまでも、従来のものを含めほとんどの
フリップフロップ回路は、正常に振舞い、不安定な状態
が問題となることはない。
【００１３】ここで、時間ｔ４ に示されるように、入
力データ信号がクロック信号と共に遷移する場合を考え
る。特に、クロック信号の周波数は、図３に示されるよ
りもはるかに高いレベルで動作するのが普通なので、１
サイクルは入力データ信号の遷移中に終了することがあ
る。従来の技術では、時間ｔ４ の期間中、入力データ
信号がＶＤＤ（論理１）から接地電位（論理０）に下が
ると、入力データ信号は未定義の中間レベル、たとえば
ＶＤＤ／２においてサンプリングされる可能性がある。 すなわち、クロック信号の立ち上がり端で伝送ゲート１
８がアクティブとなり、ＶＤＤ／２の入力データ信号レ
ベルをノード２２に伝播し、ここでそれがクロック信号
の次の立ち下がり端に蓄積される。未定義の論理状態Ｖ
ＤＤ／２はクロック信号の次のサイクルで出力４６に伝
播される。このために従来技術では不安定な状態がよく
起こったが、フリップフロップ回路１０では、トランジ
スタ２４，２８によりこの状態を回避して、ノード２２
は入力データ信号の終端論理状態になるよう充電される
。たとえば、短い期間のクロック信号はノード２２にＶ
ＤＤ／２のレベルを残すが、インバータ１６の出力信号
は入力データ信号の終端状態の反転状態になるまで充電
を続け、それによってトランジスタ２８をオンにし、ノ
ード２２を安定した論理０にする。クロック信号の次の
サイクルで、論理０はノード２２から、インバータ３８
，４０を通じ、出力４６まで伝播し、それによって不安
定な状態を回避する。逆に、入力データ信号が、クロッ
ク信号の立ち上がり端で論理０から論理１に変わると、
インバータ１５の出力信号は論理０になるように充電を
続けるが、これは入力データ信号が伝送ゲート１８を介
してサンプリングされた後も続く。トランジスタ２４は
荷電ノード２２を電源導体２６の論理１に導通する。ま
た、クロック信号の次のサイクルでノード２２の論理１
を出力４６に伝える。別の実施例においては、出力４６
に別の段階を追加して、出力信号をバッファする。また
は、逆に、ノード２２において展開された論理状態を直
接出力信号として用いて、インバータ３８，４０，４２
および伝送ゲート３６，４４とから構成される第２段階
を省くことも可能である。
力データ信号がクロック信号と共に遷移する場合を考え
る。特に、クロック信号の周波数は、図３に示されるよ
りもはるかに高いレベルで動作するのが普通なので、１
サイクルは入力データ信号の遷移中に終了することがあ
る。従来の技術では、時間ｔ４ の期間中、入力データ
信号がＶＤＤ（論理１）から接地電位（論理０）に下が
ると、入力データ信号は未定義の中間レベル、たとえば
ＶＤＤ／２においてサンプリングされる可能性がある。 すなわち、クロック信号の立ち上がり端で伝送ゲート１
８がアクティブとなり、ＶＤＤ／２の入力データ信号レ
ベルをノード２２に伝播し、ここでそれがクロック信号
の次の立ち下がり端に蓄積される。未定義の論理状態Ｖ
ＤＤ／２はクロック信号の次のサイクルで出力４６に伝
播される。このために従来技術では不安定な状態がよく
起こったが、フリップフロップ回路１０では、トランジ
スタ２４，２８によりこの状態を回避して、ノード２２
は入力データ信号の終端論理状態になるよう充電される
。たとえば、短い期間のクロック信号はノード２２にＶ
ＤＤ／２のレベルを残すが、インバータ１６の出力信号
は入力データ信号の終端状態の反転状態になるまで充電
を続け、それによってトランジスタ２８をオンにし、ノ
ード２２を安定した論理０にする。クロック信号の次の
サイクルで、論理０はノード２２から、インバータ３８
，４０を通じ、出力４６まで伝播し、それによって不安
定な状態を回避する。逆に、入力データ信号が、クロッ
ク信号の立ち上がり端で論理０から論理１に変わると、
インバータ１５の出力信号は論理０になるように充電を
続けるが、これは入力データ信号が伝送ゲート１８を介
してサンプリングされた後も続く。トランジスタ２４は
荷電ノード２２を電源導体２６の論理１に導通する。ま
た、クロック信号の次のサイクルでノード２２の論理１
を出力４６に伝える。別の実施例においては、出力４６
に別の段階を追加して、出力信号をバッファする。また
は、逆に、ノード２２において展開された論理状態を直
接出力信号として用いて、インバータ３８，４０，４２
および伝送ゲート３６，４４とから構成される第２段階
を省くことも可能である。
【００１４】トランジスタ２４，２８の動作が、本発明
の中心的な特長であり、これによってノード２２におい
て展開される電位が入力データ信号の終端論理状態にな
るよう駆動される。トランジスタ２４，２８の駆動容量
は、インバータ２０よりもはるかに少ないのが普通で、
ノード２２の電位を適切な論理状態まで増大させるよう
に動作する。インバータ１５，１６は、トランジスタ２
４，２８のブースト信号をインバータ２０の出力信号と
同相に維持する。
の中心的な特長であり、これによってノード２２におい
て展開される電位が入力データ信号の終端論理状態にな
るよう駆動される。トランジスタ２４，２８の駆動容量
は、インバータ２０よりもはるかに少ないのが普通で、
ノード２２の電位を適切な論理状態まで増大させるよう
に動作する。インバータ１５，１６は、トランジスタ２
４，２８のブースト信号をインバータ２０の出力信号と
同相に維持する。
【００１５】このように上記に説明したものは、新規な
フリップフロップ回路であって、中間ノードを入力デー
タ信号の終端状態にするブースト・トランジスタを用い
て、出力を既知の論理状態に置くことにより不安定な状
態を回避する回路である。
フリップフロップ回路であって、中間ノードを入力デー
タ信号の終端状態にするブースト・トランジスタを用い
て、出力を既知の論理状態に置くことにより不安定な状
態を回避する回路である。
【図１】本発明の好適な実施例を示す概略図である。
【図２】本発明の伝送ゲートを示す概略図である。
【図３】本発明の説明を助ける波形図である。
１０ フリップフロップ回路
１２，４８ 入力
１４，１５，１６，２０，３２，３８，４０，４２，５
０ インバータ １８，３４，３６，４４ ゲート ２２ ノード ２４，２８ トランジスタ ２６，３０ 導体 ４６ 出力
０ インバータ １８，３４，３６，４４ ゲート ２２ ノード ２４，２８ トランジスタ ２６，３０ 導体 ４６ 出力
Claims (3)
- 【請求項１】 クロック信号に応答して、入力に印加
された入力データ信号を出力にラッチするフリップフロ
ップ回路であって：入力と出力との間に結合され、入力
に印加された入力信号を伝播する回路手段（１８，２０
，３２〜４４）であって、中間ノードを有し、入力デー
タ信号がクロック信号の第１部分の間に前記中間ノード
まで伝播し、クロック信号の第２部分の間に出力まで伝
達される回路手段（１８，２０，３２〜４４）；ゲート
，ドレーンおよびソースを有する第１トランジスタ（２
４）であって、前記ゲートが入力データ信号の反転状態
を受信するために結合され、前記ソースが第１動作電位
源に結合され、前記ドレーンが前記中間ノードに結合さ
れている第１トランジスタ（２４）；およびゲート，ド
レーンおよびソースを有する第２トランジスタ（２８）
であって、前記ゲートが入力データ信号の反転状態を受
信するために結合され、前記ソースが第２動作電位源に
結合され、前記ドレーンが前記中間ノードに結合されて
いる第２トランジスタ（２８）；によって構成されるこ
とを特徴とするフリップフロップ回路。 - 【請求項２】 クロック信号に応答して、出力に入力
データ信号をラッチするフリップフロップ回路であって
、入力と出力との間に結合され、その間で入力信号を伝
播する回路手段を含み、該回路手段は中間ノードを有し
て、入力データ信号がクロック信号の第１部分の間に前
記中間ノードまで伝播され、クロック信号の第２部分の
間に出力まで伝達されるフリップフロップ回路であって
：ゲート，ドレーンおよびソースを有する第１トランジ
スタ（２４）であって、前記ソースが第１動作電位源に
結合され、前記ドレーンが前記中間ノードに結合される
第１トランジスタ（２４）；入力と前記第１トランジス
タの前記ゲートとの間に結合された第１インバータ（１
５）；ゲート，ドレーンおよびソースを有する第２トラ
ンジスタ（２８）であって、前記ソースが第１動作電位
源に結合され、前記ドレーンが前記中間ノードに結合さ
れる第２トランジスタ（２８）；および入力と前記第２
トランジスタの前記ゲートとの間に結合された第２イン
バータ；によってその改良点が構成されることを特徴と
するフリップフロップ回路。 - 【請求項３】 入力データ信号が印加されたクロック
信号の端部で状態を変化させたときに、フリップフロッ
プ回路の出力信号を既知の論理状態にする方法であって
：クロック信号の第１部分の間に入力データ信号を入力
から中間ノードまで伝播する段階；およびブースト信号
を印加して、前記中間ノードに蓄積された信号を入力デ
ータ信号の終端論理状態に駆動する段階；によって構成
されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US535618 | 1990-06-11 | ||
| US07/535,618 US5001371A (en) | 1990-06-11 | 1990-06-11 | Meta-stable free flipflop |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233315A true JPH04233315A (ja) | 1992-08-21 |
Family
ID=24135018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163347A Pending JPH04233315A (ja) | 1990-06-11 | 1991-06-10 | 不安定な状態のないフリップフロップ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5001371A (ja) |
| JP (1) | JPH04233315A (ja) |
| KR (1) | KR920001844A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365122A (en) * | 1990-11-09 | 1994-11-15 | Vlsi Technology, Inc. | Meta stable resistant signal detector |
| US5576651A (en) * | 1995-05-22 | 1996-11-19 | International Business Machines Corporation | Static/dynamic flip-flop |
| DE19654928C2 (de) * | 1995-09-05 | 2001-02-01 | Mitsubishi Electric Corp | Speicherschaltung |
| US5789945A (en) * | 1996-02-27 | 1998-08-04 | Philips Electronics North America Corporation | Method and circuit for improving metastable resolving time in low-power multi-state devices |
| US5754070A (en) * | 1996-11-19 | 1998-05-19 | Vlsi Technology, Inc. | Metastableproof flip-flop |
| JP3475851B2 (ja) * | 1999-04-28 | 2003-12-10 | 日本電気株式会社 | フリップフロップ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4591737A (en) * | 1982-12-13 | 1986-05-27 | Advanced Micro Devices, Inc. | Master-slave multivibrator with improved metastable response characteristic |
| US4629909A (en) * | 1984-10-19 | 1986-12-16 | American Microsystems, Inc. | Flip-flop for storing data on both leading and trailing edges of clock signal |
-
1990
- 1990-06-11 US US07/535,618 patent/US5001371A/en not_active Expired - Fee Related
-
1991
- 1991-06-10 KR KR1019910009492A patent/KR920001844A/ko not_active Application Discontinuation
- 1991-06-10 JP JP3163347A patent/JPH04233315A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5001371A (en) | 1991-03-19 |
| KR920001844A (ko) | 1992-01-30 |
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