JP3789251B2 - レジスタ回路及びラッチ回路 - Google Patents
レジスタ回路及びラッチ回路 Download PDFInfo
- Publication number
- JP3789251B2 JP3789251B2 JP10147999A JP10147999A JP3789251B2 JP 3789251 B2 JP3789251 B2 JP 3789251B2 JP 10147999 A JP10147999 A JP 10147999A JP 10147999 A JP10147999 A JP 10147999A JP 3789251 B2 JP3789251 B2 JP 3789251B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pmos transistor
- nmos transistor
- gate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
Description
【０００１】
【発明の属する技術分野】
本発明は、レジスタ回路及びラッチ回路に関するものである。
【０００２】
【従来の技術】
従来のレジスタ回路を図７を用いて説明する。レジスタ回路は、直列に接続された２つのラッチ回路からなり、クロック信号ＣＬＫの立ち上がりエッジで入力データＩＮを取り込み、出力端子から出力データＯＵＴを出力する。
マスターラッチ回路２１は、クロック信号ＣＬＫが「Ｌ」レベルのとき入力データＩＮをスルーで伝達し、スレーブラッチ回路２２は、そのデータをラッチし保持する。
【０００３】
そして、マスターラッチ回路２１は、クロック信号ＣＬＫが「Ｈ」レベルのとき入力データＩＮを回路内部から切り離して、内部データをホールド（ラッチ）状態にするが、スレーブラッチ回路２２がスルー状態となるので、マスターラッチ回路２１で保持されたデータがスレーブラッチ回路２２の出力端子（レジスタ回路の出力端子）に出力されることになる。クロック信号ＣＬＫは「Ｈ」と「Ｌ」が交互に切り替わるため、レジスタ回路の出力端子にはクロック信号ＣＬＫが「Ｌ」から「Ｈ」に切り換わるタイミングに合わせて出力データＯＵＴが出力されることになる。
【０００４】
次に、スレーブ側を例にとりラッチ回路の構成を詳しく説明する。
スレーブラッチ回路２２には、マスターラッチ回路２１からの出力を入力とする、ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２を並列接続したトランスファ回路が設けられている。トランジスタＭ２２，Ｍ２１のゲートには、クロック信号ＣＬＫ、クロック信号ＣＬＫの論理反転信号がそれぞれ入力される。
【０００５】
このトランスファ回路の出力には、出力駆動用のインバータＩＮＶ２２が接続され、ＩＮＶ２２の出力がレジスタ回路の出力となる。レジスタ回路の出力端子には、ラッチパス用のインバータＩＮＶ２３が接続され、インバータＩＮＶ２３の出力には、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４を並列接続したトランスファ回路が接続されている。トランジスタＭ２３，Ｍ２４のゲートには、クロック信号ＣＬＫ、クロック信号ＣＬＫの論理反転信号がそれぞれ入力される。このトランジスタＭ２３，Ｍ２４からなるトランスファ回路の出力は、インバータＩＮＶ２２の入力に接続されている。
【０００６】
このスレーブラッチ回路２２では、クロック信号ＣＬＫが「Ｈ」レベルのとき、トランジスタＭ２１，Ｍ２２がオンし、トランジスタＭ２３，Ｍ２４がオフするので、マスターラッチ回路２１から入力されたデータがインバータＩＮＶ２２を介して出力端子に出力される。一方、クロック信号ＣＬＫが「Ｌ」のときは、トランジスタＭ２１，Ｍ２２がオフとなり、トランジスタＭ２３，Ｍ２４がオンとなるので、この状態に切り換わった瞬間に残っていた出力端子のデータがインバータＩＮＶ２３によって反転されてインバータＩＮＶ２２の入力にフィードバックされる。こうして、２個のインバータＩＮＶ２２，ＩＮＶ２３によるフリップフロップが完成し、データが保持（ラッチ）される。
【０００７】
【発明が解決しようとする課題】
通常の集積回路では、レジスタ回路の次段以降はチップ内部を駆動する回路やチップからデータを出力する駆動バッファであり、大きな負荷を伴うことが多い。また、クロック信号ＣＬＫは、多数存在するレジスタ回路を制御する信号であり、ここも大きな負荷となる。したがって、高速動作を実現するためには、クロック信号ＣＬＫが入力されてから出力データＯＵＴが確定するまでの遅延時間を改善する必要があるが、その条件としてＣＬＫ入力容量を小さくすることが必要であった。しかし、従来のレジスタ回路では、トランジスタＭ２１，Ｍ２２からなるトランスファ回路とインバータＩＮＶ２２にてその遅延と駆動能力が決まってしまうため、トランジスタサイズによる最適化調整によるポイントが最適化の限界であり、データリリース速度を高速化することができないという問題点があった。
同様に、トランジスタＭ２１，Ｍ２２からなるトランスファ回路とインバータＩＮＶ２２とを用いるラッチ回路においても、データリリース速度を高速化することができないという問題点があった。
本発明は、上記課題を解決するためになされたもので、データリリース速度の高速化が可能なレジスタ回路及びラッチ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のレジスタ回路は、マスターラッチ回路と、前記マスターラッチ回路からの出力をラッチして出力端子に出力するスレーブラッチ回路とを備えたレジスタ回路において、
前記スレーブラッチ回路は、前記出力端子に接続されたフリップフロップ回路と、
第１電位の電源と前記出力端子との間に設けられた第１のＰＭＯＳトランジスタと、
前記第１電位より低い第２電位の電源と前記出力端子との間に設けられた第１のＮＭＯＳトランジスタと、
前記マスターラッチ回路の出力と前記第１のＰＭＯＳトランジスタのゲートとの間に設けられクロック信号がそのゲートに印加される第２のＮＭＯＳトランジスタと、
前記マスターラッチ回路の出力と前記第１のＮＭＯＳトランジスタのゲートとの間に設けられ前記クロックの反転信号がそのゲートに印加される第２のＰＭＯＳトランジスタと、
前記スレーブラッチ回路がラッチ状態となるとき、前記第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタが共にオフとなるように、これらトランジスタのゲート電位を固定する手段とを有し、
前記フリップフロップ回路は、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタよりも面積の小さいトランジスタで構成したものである。
このように、トランスファ回路を構成する第２のＮＭＯＳトランジスタの出力と出力駆動用の第１のＰＭＯＳトランジスタのゲートを直接接続し、同トランスファ回路を構成する第２のＰＭＯＳトランジスタの出力と出力駆動用の第１のＮＭＯＳトランジスタのゲートを直接接続し、第２のＮＭＯＳトランジスタで第１のＰＭＯＳトランジスタを駆動し、第２のＰＭＯＳトランジスタで第１のＮＭＯＳトランジスタを駆動し、そして、出力端子に接続されているフリップフロップ回路を構成するトランジスタのサイズを、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタのサイズよりも小さくしているので、従来に比べてデータリリース速度を高速にしている。
また、前記手段は、前記第１電位の電源と前記第１のＰＭＯＳトランジスタとの間に接続され前記クロック信号を入力する第３のＰＭＯＳトランジスタと、前記第２の電位の電源と前記第１のＮＭＯＳトランジスタとの間に接続されそのゲートに前記クロック信号の反転信号が入力される第３のＮＭＯＳトランジスタで構成している。
【０００９】
また、スレーブラッチ回路の１構成例は、第２のＮＭＯＳトランジスタと並列に接続され、そのゲートにクロック信号を反転させた信号が入力される第４のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと並列に接続され、そのゲートにクロック信号が入力される第４のＮＭＯＳトランジスタとを更に備えるものである。第４のＰＭＯＳトランジスタを設けることにより、オフ状態の第１のＰＭＯＳトランジスタのゲート電位を第１電位に固定することができる。第４のＮＭＯＳトランジスタを設けることにより、オフ状態の第１のＮＭＯＳトランジスタのゲート電位を第２電位に固定することができる。
また、スレーブラッチ回路の１構成例は、スレーブラッチ回路の入力端子にコンデンサを設けたものである。これにより、第２のＮＭＯＳトランジスタ（Ｍ３）及び第２のＰＭＯＳトランジスタ（Ｍ４）のソース電位の過渡的な浮き上がり若しくは沈み込みを抑えることができる。
また、スレーブラッチ回路の１構成例は、第２のＮＭＯＳトランジスタと並列に接続された第４のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと並列に接続された第４のＮＭＯＳトランジスタとを更に備え、第４のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートにマスターラッチ回路の出力信号の反転信号を入力したものである。これにより、クロック信号の負荷を増加させることなく、オフ状態の第１のＰＭＯＳトランジスタのゲート電位を第１電位に固定することができ、クロック信号の負荷を増加させることなく、オフ状態の第１のＮＭＯＳトランジスタのゲート電位を第２電位に固定することができる。
【００１１】
また、本発明のラッチ回路は、第１電位の電源と出力端子との間に設けられた第１のＰＭＯＳトランジスタと、
前記第１電位より低い第２電位の電源と前記出力端子との間に設けられた第１のＮＭＯＳトランジスタと、
クロック信号の反転入力端子と前記第１のＰＭＯＳトランジスタのゲートとの間に設けられ、並列接続された第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタとからなる第１のトランスファ回路と、
前記クロック信号の入力端子と前記第１のＮＭＯＳトランジスタのゲートとの間に設けられ、並列接続された第３のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタとからなる第２のトランスファ回路と、
前記第１電位の電源と前記第１のＰＭＯＳトランジスタのゲートとの間に設けられた第４のＰＭＯＳトランジスタと、
前記第２電位の電源と前記第１のＮＭＯＳトランジスタのゲートとの間に設けられた第４のＮＭＯＳトランジスタと、
前記出力端子に接続されたデータホールド用のフリップフロップ回路と、を備え、
前記第２のＮＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、前記第４のＰＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタの各ゲートには入力データを与え、前記第２のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタの各ゲートには入力データを反転させた信号を与え、
前記フリップフロップ回路は、前記第１、第２、第３、第４のＮＭＯＳトランジスタおよび前記第１、第２、第３、第４のＰＭＯＳトランジスタより小面積のトランジスタで構成したものである。
【００１２】
【発明の実施の形態】
［実施の形態の１］
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態となるレジスタ回路の回路図である。
図１のレジスタ回路は、マスターラッチ回路１と、スレーブラッチ回路２とから構成される。
【００１３】
スレーブラッチ回路２は、クロック信号ＣＬＫを論理反転させるインバータＩＮＶ１と、ソースに電源電圧ＶＣＣが与えられ、ドレインがスレーブラッチ回路２の出力端子に接続されたＰＭＯＳトランジスタＭ１と、ソースが接地され、ドレインがスレーブラッチ回路２の出力端子に接続されたＮＭＯＳトランジスタＭ２と、ゲートにクロック信号ＣＬＫが与えられ、ソースがスレーブラッチ回路２の入力端子（マスターラッチ回路１の出力端子）と接続され、ドレインがトランジスタＭ１のゲートと接続されたＮＭＯＳトランジスタＭ３と、ゲートにクロック信号ＣＬＫを論理反転させた信号が与えられ、ソースがスレーブラッチ回路２の入力端子と接続され、ドレインがトランジスタＭ２のゲートと接続されたＰＭＯＳトランジスタＭ４と、ゲートにクロック信号ＣＬＫが与えられ、ソースに電源電圧ＶＣＣが与えられ、ドレインがトランジスタＭ１のゲート及びトランジスタＭ３のドレインと接続されたＰＭＯＳトランジスタＭ５と、ゲートにクロック信号ＣＬＫを論理反転させた信号が与えられ、ソースが接地され、ドレインがトランジスタＭ２のゲート及びトランジスタＭ４のドレインと接続されたＮＭＯＳトランジスタＭ６と、入力がスレーブラッチ回路２の出力端子と接続されたインバータＩＮＶ２と、入力がインバータＩＮＶ２の出力と接続され、出力がスレーブラッチ回路２の出力端子と接続されたインバータＩＮＶ３とを有している。
【００１４】
ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２は、出力駆動用のインバータを構成しており、トランジスタＭ１，Ｍ２の共通ドレインがレジスタ回路（スレーブラッチ回路２）の出力端子となっている。
インバータＩＮＶ２，ＩＮＶ３は、データホールド用のフリップフロップを構成している。このインバータＩＮＶ２，ＩＮＶ３を構成する各トランジスタ（不図示）のサイズは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６のサイズよりも十分に小さいサイズとする。
【００１５】
次に、図１のレジスタ回路の動作を説明する。
マスターラッチ回路１は、クロック信号ＣＬＫが「Ｈ」レベルのとき入力データＩＮの値を保持し（ラッチ）、クロック信号ＣＬＫが「Ｌ」レベルのとき入力データＩＮの値を通過させる（スルー）。なお、マスターラッチ回路１は、入力データＩＮの値を論理反転して出力する。
そして、スレーブラッチ回路２は、クロック信号ＣＬＫが「Ｈ」レベルのときマスターラッチ回路１の出力データの値を通過させ（スルー）、クロック信号ＣＬＫが「Ｌ」レベルのときマスターラッチ回路１の出力データの値を保持する（ラッチ）。
【００１６】
クロック信号ＣＬＫが「Ｈ」レベルのとき、スレーブラッチ回路２では、トランジスタＭ５，Ｍ６が共にオフとなり、トランジスタＭ３若しくはＭ４のいずれかがマスターラッチ回路１の出力データに応じてオンする。
【００１７】
マスターラッチ回路１の出力データが「Ｌ」の場合には、ＮＭＯＳトランジスタＭ３がオン、ＰＭＯＳトランジスタＭ４がオフとなる。これにより、出力駆動用のＰＭＯＳトランジスタＭ１のゲートが「Ｌ」となって、トランジスタＭ１がオンし（トランジスタＭ２はオフ）、レジスタ回路の出力データＯＵＴが「Ｈ」レベルとなる。
【００１８】
一方、マスターラッチ回路１の出力データが「Ｈ」の場合には、ＮＭＯＳトランジスタＭ３がオフ、ＰＭＯＳトランジスタＭ４がオンとなる。これにより、出力駆動用のＮＭＯＳトランジスタＭ２のゲートが「Ｈ」となって、トランジスタＭ２がオンし（トランジスタＭ１はオフ）、レジスタ回路の出力データＯＵＴが「Ｌ」レベルとなる。
【００１９】
なお、インバータＩＮＶ２，ＩＮＶ３で構成されるフリップフロップは、出力データＯＵＴをホールドするラッチ回路として働くため、出力データＯＵＴの反転時にはこのデータ反転を妨げる方向に働くが、インバータＩＮＶ２，ＩＮＶ３を構成している各トランジスタを非常に小さいサイズとしているため、このフリップフロップのデータホールド能力は十分に小さい。したがって、トランジスタＭ１若しくはＭ２のオンにより、出力データＯＵＴの値は確定する。
【００２０】
次に、クロック信号ＣＬＫが「Ｌ」レベルのとき、スレーブラッチ回路２では、トランジスタＭ３，Ｍ４が共にオフとなり、トランジスタＭ５，Ｍ６が共にオンとなるので、ＰＭＯＳトランジスタＭ１のゲートが「Ｈ」、ＮＭＯＳトランジスタＭ２のゲートが「Ｌ」となる。これにより、トランジスタＭ１，Ｍ２が共にオフとなるので、スレーブラッチ回路２の出力端子がハイインピーダンス状態となる。
【００２１】
したがって、スレーブラッチ回路２の出力端子に接続されたデータホールド用のフリップフロップ（ＩＮＶ２，ＩＮＶ３）がその時点で出力端子に残されていたデータを維持する。
【００２２】
クロック信号ＣＬＫが「Ｌ」から「Ｈ」に変化するエッジをトリガにしてデータを取り込むのがレジスタ回路の目的であり、その際のレジスタからの出力速度は、クロック信号ＣＬＫが「Ｈ」に変化してから出力データＯＵＴが出力されるまでの遅延時間で決まる。
【００２３】
本実施の形態では、クロック信号ＣＬＫが「Ｈ」レベルになると、トランジスタＭ３若しくはＭ４の一方がオンし、その先のトランジスタＭ１若しくはＭ２がオンする動作となる。
これに対して、図７に示す従来のレジスタ回路では、トランジスタＭ２１とＭ２２で駆動インバータＩＮＶ２２内のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートを駆動し、駆動インバータＩＮＶ２２のスイッチング時間を通してデータが出力されることになる。
【００２４】
従来のレジスタ回路と比較すると、本実施の形態では、トランジスタＭ３若しくはＭ４によって駆動インバータのＰＭＯＳトランジスタＭ１若しくはＮＭＯＳトランジスタＭ２の一方のゲートのみを駆動するだけとなる。
【００２５】
従来のレジスタ回路では、トランジスタＭ２１，Ｍ２２の両方でインバータＩＮＶ２２を駆動するように見える。しかし、マスターラッチ回路２１の出力データが「Ｈ」の場合は、ＰＭＯＳトランジスタＭ２１が駆動能力のほとんどを受け持ち、同出力データが「Ｌ」の場合は、ＮＭＯＳトランジスタＭ２２が駆動能力のほとんどを受け持つので、トランジスタＭ２１若しくはＭ２２の一方がインバータＩＮＶ２２内のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを駆動することになり、本実施の形態と比べてトランスファ回路での駆動能力はあまり向上しない。
【００２６】
よって、出力駆動用インバータのＰＭＯＳトランジスタＭ１若しくはＮＭＯＳトランジスタＭ２の一方のゲートのみを駆動する本実施の形態のレジスタ回路によれば、高速動作が可能となる。
次に、出力駆動用インバータのスイッチングについて説明する。図７に示す従来のレジスタ回路では、インバータＩＮＶ２２内のＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方がオンするときにもう一方がオンからオフに向かう。この切り換わりの途中では両方のトランジスタがオンする期間が存在し、その引っ張り合いで決まる出力反転しきい値は通常ＶＣＣ／２とされる（ＶＣＣは電源電圧）。
【００２７】
しかし、本実施の形態では、接地電位からしきい値（０．５Ｖ程度）だけゲート電位が上昇すればＮＭＯＳトランジスタＭ２がオンし、ＶＣＣからしきい値だけゲート電位が低下すればＰＭＯＳトランジスタＭ１がオンするので、出力端子に素早くデータを出力することができる。
このとき、データホールド用のフリップフロップがデータ反転を妨げる方向に働くが、フリップフロップのデータホールド能力は十分に小さいので、フリップフロップによる遅延時間はほとんど無視できる。
【００２８】
以上の２つの効果で、クロック信号入力（本実施の形態では立ち上がりのエッジ入力）に応じて出力データＯＵＴが確定する速度、すなわちデータリリース速度は１０〜２０％改善される。
同時に、サイズの大きな出力駆動用インバータのゲート負荷を一方しかドライブしない点と、出力駆動用インバータを構成するＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の両方がオンする期間が存在しない点から消費電流の低減も可能となる。
【００２９】
また、クロック信号ＣＬＫから見たときの負荷や回路レイアウト上の面積も従来のレジスタ回路と差が無いことが分かる（データホールド用フリップフロップのインバータＩＮＶ２，ＩＮＶ３の分だけ素子数は２個増えるが、面積比率は出力駆動用インバータＭ１，Ｍ２とその前段のトランスファ回路Ｍ３，Ｍ４が支配的なので差としては無視できる）。
【００３０】
［実施の形態の２］
図２は、本発明の第２の実施の形態となるレジスタ回路の回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態のスレーブラッチ回路２ａは、図１のスレーブラッチ回路２に対して、ＰＭＯＳトランジスタＭ１のゲートを駆動するＮＭＯＳトランジスタＭ３に並列接続したＰＭＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ２のゲートを駆動するＰＭＯＳトランジスタＭ４に並列接続したＮＭＯＳトランジスタＭ８とを追加している。
【００３１】
トランジスタＭ７のソース，ドレインは、トランジスタＭ３のソース，ドレインと接続され、トランジスタＭ８のソース，ドレインは、トランジスタＭ４のソース，ドレインと接続されている。
そして、トランジスタＭ７のゲートには、クロック信号ＣＬＫを論理反転させた信号が与えられ、トランジスタＭ８のゲートには、クロック信号ＣＬＫが与えられる。
【００３２】
次に、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８の働きを説明する。トランジスタＭ７，Ｍ８は、クロック信号ＣＬＫが「Ｈ」レベルとなって、マスターラッチ回路１の出力データをスレーブラッチ回路２ａからスルーで出力しているとき、オフ状態となっている出力駆動用のトランジスタＭ１若しくはＭ２のゲート電位を補正するものである。
【００３３】
前述のように、クロック信号ＣＬＫが「Ｈ」レベルで、マスターラッチ回路１の出力データが「Ｌ」の場合には、ＰＭＯＳトランジスタＭ１がオンして、レジスタ回路の出力データＯＵＴが「Ｈ」レベルとなる。このとき、ＮＭＯＳトランジスタＭ８がオンすることにより、オフ状態のＮＭＯＳトランジスタＭ２のゲート電位が接地電位に固定される。
【００３４】
実施の形態の１では、このようなトランジスタＭ８が省略されているが、その場合はＰＭＯＳトランジスタＭ４がオフとなっている範囲で、ＮＭＯＳトランジスタＭ２のゲート電位がフローティングとなる。その範囲は、接地電位〜ＰＭＯＳトランジスタＭ４のしきい値電圧まで（０〜約０．５Ｖ）なので、ＮＭＯＳトランジスタＭ２のしきい値電圧以下であれば問題無い。
【００３５】
しかし、ＰＭＯＳトランジスタＭ４のソースの電位が電源電圧ＶＣＣより低い動作条件では、しきい値は絶対値として増加してみえるので、ＮＭＯＳトランジスタＭ２のゲート電位がしきい値を若干超える可能性がある。
ＮＭＯＳトランジスタＭ２のオフ状態の不確実性による微小リーク電流が設計上許容できない場合は、本実施の形態のように、トランジスタＭ８を追加することにより、ＮＭＯＳトランジスタＭ２のオフ状態を確実にすることができる。
【００３６】
一方、ＰＭＯＳトランジスタＭ７についても同様である。すなわち、クロック信号ＣＬＫが「Ｈ」レベルで、マスターラッチ回路１の出力データが「Ｈ」の場合には、ＮＭＯＳトランジスタＭ２がオンして、レジスタ回路の出力データＯＵＴが「Ｌ」レベルとなる。このとき、ＰＭＯＳトランジスタＭ７がオンすることにより、オフ状態のＰＭＯＳトランジスタＭ１のゲート電位がＶＣＣに固定される。
【００３７】
上記と同様に、ＰＭＯＳトランジスタＭ１のオフ状態の不確実性による微小リーク電流が設計上許容できない場合は、本実施の形態のように、トランジスタＭ７を追加することにより、ＰＭＯＳトランジスタＭ１のオフ状態を確実にすることができる。
【００３８】
なお、トランジスタＭ１，Ｍ２のゲート電位を固定することが目的なので、トランジスタＭ７，Ｍ８のサイズは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６よりも小さいサイズで十分である。トランジスタＭ７，Ｍ８のサイズを小さくすることにより、これらを追加したことによる動作速度の低下の影響は微小で済む。
【００３９】
［実施の形態の３］
図３は、本発明の第３の実施の形態となるレジスタ回路の回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態のスレーブラッチ回路２ｂは、スレーブラッチ回路２ｂの入力端子（マスターラッチ回路１の出力端子）と並列に高速化のためのコンデンサＣを設けたものであり、その他の構成は図１のスレーブラッチ回路２と全く同じである。
【００４０】
出力駆動用インバータを構成するＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２のゲートを駆動するためには、クロック信号ＣＬＫをゲート入力したＮＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ４をオンさせればよいが、これらをオンさせるときの速度はトランジスタＭ３，Ｍ４のオン能力がどれくらい高いかで決まる。
【００４１】
例えば、ＮＭＯＳトランジスタＭ３をオンさせようとした場合、その過程で生じる放電電流により、ＮＭＯＳトランジスタＭ３のソースの電位が浮き上がる。このソース電位の浮き上がりはゲート電圧が低下することを意味するので、このソース電位の浮き上がりをできるだけ抑えることが高速化に効果がある。
【００４２】
同様に、ＰＭＯＳトランジスタＭ４をオンさせようとした場合、ＰＭＯＳトランジスタＭ４のソースの電位が沈み込むので、このソース電位の沈み込みをできるだけ抑えることが高速化に効果がある。
【００４３】
そこで、本実施の形態では、トランジスタＭ３，Ｍ４のソース電位の過渡的な浮き上がり若しくは沈み込みを抑えるために、スレーブラッチ回路２ｂの入力端子（マスターラッチ回路１の出力端子）と並列にコンデンサＣを接続し、ここから充放電の電荷を供給するようにしている。
こうして、データリリース速度を、実施の形態の１よりも高速化することができる。
【００４４】
［実施の形態の４］
図４は、本発明の第４の実施の形態となるレジスタ回路の回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態のスレーブラッチ回路２ｃは、図１のスレーブラッチ回路２に対して、ＰＭＯＳトランジスタＭ１のゲートを駆動するＮＭＯＳトランジスタＭ３に並列接続したＰＭＯＳトランジスタＭ９と、ＮＭＯＳトランジスタＭ２のゲートを駆動するＰＭＯＳトランジスタＭ４に並列接続したＮＭＯＳトランジスタＭ１０と、マスターラッチ回路１の出力データを論理反転させるインバータＩＮＶ４とを追加している。
【００４５】
トランジスタＭ９のソース，ドレインは、トランジスタＭ３のソース，ドレインと接続され、トランジスタＭ１０のソース，ドレインは、トランジスタＭ４のソース，ドレインと接続されている。そして、トランジスタＭ９，Ｍ１０のゲートは、インバータＩＮＶ４の出力と接続されている。
【００４６】
実施の形態の２では、マスターラッチ回路１の出力データをスレーブラッチ回路からスルーで出力しているときに、オフ状態となっている出力駆動用のトランジスタＭ１若しくはＭ２のゲート電位を補正したが、本実施の形態のトランジスタＭ９，Ｍ１０及びＩＮＶ４は、実施の形態の２と同様の効果を得ることを目的としている。
【００４７】
前述のように、クロック信号ＣＬＫが「Ｈ」レベルで、マスターラッチ回路１の出力データが「Ｌ」の場合には、ＰＭＯＳトランジスタＭ１がオンして、レジスタ回路の出力データＯＵＴが「Ｈ」レベルとなる。
このとき、インバータＩＮＶ４の出力が「Ｈ」レベルとなるので、ＮＭＯＳトランジスタＭ１０がオンして、オフ状態のＮＭＯＳトランジスタＭ２のゲート電位が接地電位に固定される。
【００４８】
一方、クロック信号ＣＬＫが「Ｈ」レベルで、マスターラッチ回路１の出力データが「Ｈ」の場合には、ＮＭＯＳトランジスタＭ２がオンして、レジスタ回路の出力データＯＵＴが「Ｌ」レベルとなる。
このとき、インバータＩＮＶ４の出力が「Ｌ」レベルとなるので、ＰＭＯＳトランジスタＭ９がオンして、オフ状態のＰＭＯＳトランジスタＭ１のゲート電位がＶＣＣに固定される。
【００４９】
実施の形態の２では、クロック信号ＣＬＫでゲートが駆動されるトランジスタＭ７，Ｍ８を追加したことにより、実施の形態の１に比べてクロック信号ＣＬＫの負荷が増加している。
これに対して、本実施の形態では、トランジスタＭ９，Ｍ１０をクロック信号ＣＬＫで駆動しないので、クロック信号ＣＬＫの負荷が増加しない。したがって、トランジスタＭ９，Ｍ１０を追加しても、データリリース速度には影響を与えない。
【００５０】
ただし、実施の形態の２と比較してインバータＩＮＶ４の追加が必要となる。素子数と速度とを考慮して、実施の形態の２と本実施の形態のどちらを選択するのが良いかは設計者が判断できる。
【００５１】
［実施の形態の５］
図５は、本発明の第５の実施の形態となるラッチ回路の回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態は、ラッチ回路単体で使用する場合に高速データリリースを可能にする例を示すものである。
【００５２】
図５のラッチ回路２ｄは、出力駆動用のＰＭＯＳトランジスタＭ１と、出力駆動用のＮＭＯＳトランジスタＭ２と、ゲートに入力データＩＮが与えられ、ソースにクロック信号ＣＬＫを論理反転させた信号バーＣＬＫが与えられ、ドレインがＰＭＯＳトランジスタＭ１のゲートと接続されたＮＭＯＳトランジスタＭ３ａと、ゲートに入力データＩＮが与えられ、ソースにクロック信号ＣＬＫが与えられ、ドレインがＮＭＯＳトランジスタＭ２のゲートと接続されたＰＭＯＳトランジスタＭ４ａと、ゲートに入力データＩＮが与えられ、ソースに電源電圧ＶＣＣが与えられ、ドレインがトランジスタＭ１のゲート及びトランジスタＭ３ａのドレインと接続されたＰＭＯＳトランジスタＭ５ａと、ゲートに入力データＩＮが与えられ、ソースが接地され、ドレインがトランジスタＭ２のゲート及びトランジスタＭ４ａのドレインと接続されたＮＭＯＳトランジスタＭ６ａと、インバータＩＮＶ２，ＩＮＶ３と、入力データＩＮを論理反転させるインバータＩＮＶ４と、ゲートがインバータＩＮＶ４の出力と接続され、ソース，ドレインがトランジスタＭ３ａのソース，ドレインと接続されたＰＭＯＳトランジスタＭ９ａと、ゲートがインバータＩＮＶ４の出力と接続され、ソース，ドレインがトランジスタＭ４ａのソース，ドレインと接続されたＮＭＯＳトランジスタＭ１０ａとを有している。
【００５３】
インバータＩＮＶ２，ＩＮＶ３が、データホールド用のフリップフロップを構成し、このインバータＩＮＶ２，ＩＮＶ３を構成する各トランジスタのサイズが、トランジスタＭ１，Ｍ２，Ｍ３ａ，Ｍ４ａ，Ｍ５ａ，Ｍ６ａ，Ｍ９ａ，Ｍ１０ａのサイズよりも小さいことは実施の形態の１と同様である。
【００５４】
このラッチ回路２ｄは、クロック信号ＣＬＫが「Ｈ」レベル、反転信号バーＣＬＫが「Ｌ」レベルのとき、入力データＩＮの値を通過させ（スルー）、クロック信号ＣＬＫが「Ｌ」レベル、反転信号バーＣＬＫが「Ｈ」レベルのとき、入力データＩＮの値を保持する（ラッチ）。
【００５５】
クロック信号ＣＬＫが「Ｈ」レベル（バーＣＬＫが「Ｌ」）で、入力データＩＮが「Ｌ」の場合には、ＮＭＯＳトランジスタＭ３ａがオフ、ＰＭＯＳトランジスタＭ４ａがオン、ＰＭＯＳトランジスタＭ５ａがオン、ＮＭＯＳトランジスタＭ６ａがオフ、ＰＭＯＳトランジスタＭ９ａがオフ、ＮＭＯＳトランジスタＭ１０ａがオフとなる。これにより、出力駆動用のＮＭＯＳトランジスタＭ２がオンし（ＰＭＯＳトランジスタＭ１はオフ）、ラッチ回路２ｄの出力データＯＵＴが「Ｌ」レベルとなる。
【００５６】
一方、クロック信号ＣＬＫが「Ｈ」レベルで、入力データＩＮが「Ｈ」の場合には、ＮＭＯＳトランジスタＭ３ａがオン、ＰＭＯＳトランジスタＭ４ａがオフ、ＰＭＯＳトランジスタＭ５ａがオフ、ＮＭＯＳトランジスタＭ６ａがオン、ＰＭＯＳトランジスタＭ９ａがオフ、ＮＭＯＳトランジスタＭ１０ａがオフとなる。これにより、出力駆動用のＰＭＯＳトランジスタＭ１がオンし（ＮＭＯＳトランジスタＭ２はオフ）、ラッチ回路２ｄの出力データＯＵＴが「Ｈ」レベルとなる。
【００５７】
つまり、本実施の形態では、入力データＩＮによりトランジスタＭ３ａ，Ｍ４ａのうち一方をオンにし、もう一方をオフにすると共に、このオフとなったトランジスタと同じ側にある出力駆動用トランジスタがオフ固定となるようにトランジスタＭ５ａ若しくはＭ６ａをオンにする。
【００５８】
次に、クロック信号ＣＬＫが「Ｌ」レベル（バーＣＬＫが「Ｈ」）で、入力データＩＮが「Ｌ」の場合には、トランジスタＭ３ａ，Ｍ４ａ，Ｍ６ａ，Ｍ９ａがオフ、トランジスタＭ５ａ，Ｍ１０ａがオンとなる。これにより、トランジスタＭ１，Ｍ２が共にオフとなり、ラッチ回路２ｄの出力端子がハイインピーダンス状態となる。したがって、ラッチ回路２ｄの出力端子に接続されたデータホールド用のフリップフロップ（ＩＮＶ２，ＩＮＶ３）がその時点で出力端子に残されていたデータ「Ｌ」を維持する。
【００５９】
また、クロック信号ＣＬＫが「Ｌ」レベルで、入力データＩＮが「Ｈ」の場合には、トランジスタＭ３ａ，Ｍ４ａ，Ｍ５ａ，Ｍ１０ａがオフ、トランジスタＭ６ａ，Ｍ９ａがオンとなる。これにより、トランジスタＭ１，Ｍ２が共にオフとなり、データホールド用のフリップフロップ（ＩＮＶ２，ＩＮＶ３）がその時点で出力端子に残されていたデータ「Ｈ」を維持する。
【００６０】
ラッチ回路２ｄのデータリリース速度は、クロック信号ＣＬＫが「Ｈ」（バーＣＬＫが「Ｌ」）に変化してから出力データＯＵＴが出力されるまでの遅延時間で決まる。
本実施の形態のラッチ回路２ｄでは、クロック信号の反転信号バーＣＬＫを第１のトランスファ回路（トランジスタＭ３ａ，Ｍ９ａ）のソースに直接入力すると共に、クロック信号ＣＬＫを第２のトランスファ回路（トランジスタＭ４ａ，Ｍ１０ａ）のソースに直接入力しているため、高速化が可能となる。
【００６１】
また、クロック信号の反転信号バーＣＬＫをインバータで生成していないため、更なる高速化が可能となる。ただし、実施の形態の１〜４と同様に、バーＣＬＫをインバータで生成してもよい。
【００６２】
なお、実施の形態の１〜４のスレーブラッチ回路では、スルー時に出力駆動用トランジスタＭ１，Ｍ２がインバータとして働くため、マスターラッチ回路１の出力データを論理反転して出力していた。これに対し、本実施の形態のラッチ回路２ｄでは、出力駆動用トランジスタＭ１，Ｍ２がバッファとして働くため、入力データＩＮの値をそのまま出力する。
【００６３】
また、本実施の形態のラッチ回路２ｄにおいて、入力データＩＮとクロック信号ＣＬＫ（バーＣＬＫ）の配線を入れ替えてもよい。この場合には、スルー状態において、入力データＩＮが入力されてから出力データＯＵＴが出力されるまでの遅延時間を短縮することができる。
【００６４】
［実施の形態の６］
図６は、本発明の第６の実施の形態となるレジスタ回路の回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態のスレーブラッチ回路２ｅは、図１のスレーブラッチ回路２に対して、フリップフロップの出力（インバータＩＮＶ３の出力）とスレーブラッチ回路２ｅの出力端子との間に、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２を並列に接続したトランスファ回路を追加したものである。
【００６５】
そして、ＰＭＯＳトランジスタＭ１１のゲートにクロック信号ＣＬＫを与え、ＮＭＯＳトランジスタＭ１２のゲートにクロック信号ＣＬＫを論理反転させた信号を与えている。
トランジスタＭ１１，Ｍ１２からなるトランスファ回路は、データホールド用のフリップフロップ（ＩＮＶ２，ＩＮＶ３）により出力データ変化時に流れる若干の貫通電流を完全にカットすることを目的としている。
【００６６】
つまり、スレーブラッチ回路２ｅがスルー状態になるとき、トランスファ回路をオフにする。これにより、出力駆動用のトランジスタＭ１，Ｍ２で出力データＯＵＴを確定している間、データホールド用のフリップフロップは機能しないことになる。したがって、出力データＯＵＴを出力する時点で、貫通電流の心配も一切無くなる。ただし、クロック信号ＣＬＫとその反転信号バーＣＬＫに負荷が若干増えるデメリットがある。
【００６７】
【発明の効果】
本発明によれば、トランスファ回路を構成する第２のＮＭＯＳトランジスタの出力と出力駆動用の第１のＰＭＯＳトランジスタのゲートを直接接続し、同トランスファ回路を構成する第２のＰＭＯＳトランジスタの出力と出力駆動用の第１のＮＭＯＳトランジスタのゲートを直接接続し、第２のＮＭＯＳトランジスタで第１のＰＭＯＳトランジスタを駆動し、第２のＰＭＯＳトランジスタで第１のＮＭＯＳトランジスタを駆動する。これにより、データリリース速度を高速化することができる。また、サイズの大きな第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート負荷を一方しかドライブしない点と、これらのトランジスタが共にオンする期間が存在しない点から消費電流の低減も可能となる。
【００６８】
また、フリップフロップの出力とレジスタ回路の出力端子との間に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に接続したトランスファ回路を設けることにより、データホールド用のフリップフロップにより出力データ変化時に流れる貫通電流を完全にカットすることができる。
【００６９】
また、第３のＰＭＯＳトランジスタを設けることにより、オフ状態の第１のＰＭＯＳトランジスタのゲート電位を第１電位に固定することができ、第１のＰＭＯＳトランジスタのオフ状態を確実にすることができる。
【００７０】
また、第３のＰＭＯＳトランジスタのゲートにクロック信号を反転させた信号を与える代わりに、マスターラッチ回路の出力データを反転させた信号を与えることにより、クロック信号の負荷を増加させることなく、すなわちデータリリース速度に影響を与えることなく、第１のＰＭＯＳトランジスタのオフ状態を確実にすることができる。
【００７１】
また、第３のＮＭＯＳトランジスタを設けることにより、オフ状態の第１のＮＭＯＳトランジスタのゲート電位を第２電位に固定することができ、第１のＮＭＯＳトランジスタのオフ状態を確実にすることができる。
【００７２】
また、第３のＮＭＯＳトランジスタのゲートにクロック信号を与える代わりに、マスターラッチ回路の出力データを反転させた信号を与えることにより、クロック信号の負荷を増加させることなく、すなわちデータリリース速度に影響を与えることなく、第１のＮＭＯＳトランジスタのオフ状態を確実にすることができる。
【００７３】
また、スレーブラッチ回路の入力端子と並列にコンデンサを設けることにより、第２のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタのソース電位の過渡的な浮き上がり若しくは沈み込みを抑えることができ、データリリース速度を更に高速化することができる。
【００７４】
また、ラッチ回路を、第１のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタとからなる第１のトランスファ回路、第３のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタとからなる第２のトランスファ回路、第４のＰＭＯＳトランジスタ、第４のＮＭＯＳトランジスタから構成することにより、ラッチ回路のデータリリース速度を高速化することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態となるレジスタ回路の回路図である。
【図２】 本発明の第２の実施の形態となるレジスタ回路の回路図である。
【図３】 本発明の第３の実施の形態となるレジスタ回路の回路図である。
【図４】 本発明の第４の実施の形態となるレジスタ回路の回路図である。
【図５】 本発明の第５の実施の形態となるラッチ回路の回路図である。
【図６】 本発明の第６の実施の形態となるレジスタ回路の回路図である。
【図７】 従来のレジスタ回路の回路図である。
【符号の説明】
１…マスターラッチ回路、２、２ａ、２ｂ、２ｃ、２ｅ…スレーブラッチ回路、２ｄ…ラッチ回路、Ｃ…コンデンサ、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４…インバータ、Ｍ２、Ｍ３、Ｍ６、Ｍ８、Ｍ１０、Ｍ３ａ、Ｍ１０ａ、Ｍ１１…ＮＭＯＳトランジスタ、Ｍ１、Ｍ４、Ｍ５、Ｍ７、Ｍ９、Ｍ４ａ、Ｍ９ａ、Ｍ１２…ＰＭＯＳトランジスタ。
【発明の属する技術分野】
本発明は、レジスタ回路及びラッチ回路に関するものである。
【０００２】
【従来の技術】
従来のレジスタ回路を図７を用いて説明する。レジスタ回路は、直列に接続された２つのラッチ回路からなり、クロック信号ＣＬＫの立ち上がりエッジで入力データＩＮを取り込み、出力端子から出力データＯＵＴを出力する。
マスターラッチ回路２１は、クロック信号ＣＬＫが「Ｌ」レベルのとき入力データＩＮをスルーで伝達し、スレーブラッチ回路２２は、そのデータをラッチし保持する。
【０００３】
そして、マスターラッチ回路２１は、クロック信号ＣＬＫが「Ｈ」レベルのとき入力データＩＮを回路内部から切り離して、内部データをホールド（ラッチ）状態にするが、スレーブラッチ回路２２がスルー状態となるので、マスターラッチ回路２１で保持されたデータがスレーブラッチ回路２２の出力端子（レジスタ回路の出力端子）に出力されることになる。クロック信号ＣＬＫは「Ｈ」と「Ｌ」が交互に切り替わるため、レジスタ回路の出力端子にはクロック信号ＣＬＫが「Ｌ」から「Ｈ」に切り換わるタイミングに合わせて出力データＯＵＴが出力されることになる。
【０００４】
次に、スレーブ側を例にとりラッチ回路の構成を詳しく説明する。
スレーブラッチ回路２２には、マスターラッチ回路２１からの出力を入力とする、ＰＭＯＳトランジスタＭ２１及びＮＭＯＳトランジスタＭ２２を並列接続したトランスファ回路が設けられている。トランジスタＭ２２，Ｍ２１のゲートには、クロック信号ＣＬＫ、クロック信号ＣＬＫの論理反転信号がそれぞれ入力される。
【０００５】
このトランスファ回路の出力には、出力駆動用のインバータＩＮＶ２２が接続され、ＩＮＶ２２の出力がレジスタ回路の出力となる。レジスタ回路の出力端子には、ラッチパス用のインバータＩＮＶ２３が接続され、インバータＩＮＶ２３の出力には、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４を並列接続したトランスファ回路が接続されている。トランジスタＭ２３，Ｍ２４のゲートには、クロック信号ＣＬＫ、クロック信号ＣＬＫの論理反転信号がそれぞれ入力される。このトランジスタＭ２３，Ｍ２４からなるトランスファ回路の出力は、インバータＩＮＶ２２の入力に接続されている。
【０００６】
このスレーブラッチ回路２２では、クロック信号ＣＬＫが「Ｈ」レベルのとき、トランジスタＭ２１，Ｍ２２がオンし、トランジスタＭ２３，Ｍ２４がオフするので、マスターラッチ回路２１から入力されたデータがインバータＩＮＶ２２を介して出力端子に出力される。一方、クロック信号ＣＬＫが「Ｌ」のときは、トランジスタＭ２１，Ｍ２２がオフとなり、トランジスタＭ２３，Ｍ２４がオンとなるので、この状態に切り換わった瞬間に残っていた出力端子のデータがインバータＩＮＶ２３によって反転されてインバータＩＮＶ２２の入力にフィードバックされる。こうして、２個のインバータＩＮＶ２２，ＩＮＶ２３によるフリップフロップが完成し、データが保持（ラッチ）される。
【０００７】
【発明が解決しようとする課題】
通常の集積回路では、レジスタ回路の次段以降はチップ内部を駆動する回路やチップからデータを出力する駆動バッファであり、大きな負荷を伴うことが多い。また、クロック信号ＣＬＫは、多数存在するレジスタ回路を制御する信号であり、ここも大きな負荷となる。したがって、高速動作を実現するためには、クロック信号ＣＬＫが入力されてから出力データＯＵＴが確定するまでの遅延時間を改善する必要があるが、その条件としてＣＬＫ入力容量を小さくすることが必要であった。しかし、従来のレジスタ回路では、トランジスタＭ２１，Ｍ２２からなるトランスファ回路とインバータＩＮＶ２２にてその遅延と駆動能力が決まってしまうため、トランジスタサイズによる最適化調整によるポイントが最適化の限界であり、データリリース速度を高速化することができないという問題点があった。
同様に、トランジスタＭ２１，Ｍ２２からなるトランスファ回路とインバータＩＮＶ２２とを用いるラッチ回路においても、データリリース速度を高速化することができないという問題点があった。
本発明は、上記課題を解決するためになされたもので、データリリース速度の高速化が可能なレジスタ回路及びラッチ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のレジスタ回路は、マスターラッチ回路と、前記マスターラッチ回路からの出力をラッチして出力端子に出力するスレーブラッチ回路とを備えたレジスタ回路において、
前記スレーブラッチ回路は、前記出力端子に接続されたフリップフロップ回路と、
第１電位の電源と前記出力端子との間に設けられた第１のＰＭＯＳトランジスタと、
前記第１電位より低い第２電位の電源と前記出力端子との間に設けられた第１のＮＭＯＳトランジスタと、
前記マスターラッチ回路の出力と前記第１のＰＭＯＳトランジスタのゲートとの間に設けられクロック信号がそのゲートに印加される第２のＮＭＯＳトランジスタと、
前記マスターラッチ回路の出力と前記第１のＮＭＯＳトランジスタのゲートとの間に設けられ前記クロックの反転信号がそのゲートに印加される第２のＰＭＯＳトランジスタと、
前記スレーブラッチ回路がラッチ状態となるとき、前記第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタが共にオフとなるように、これらトランジスタのゲート電位を固定する手段とを有し、
前記フリップフロップ回路は、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタよりも面積の小さいトランジスタで構成したものである。
このように、トランスファ回路を構成する第２のＮＭＯＳトランジスタの出力と出力駆動用の第１のＰＭＯＳトランジスタのゲートを直接接続し、同トランスファ回路を構成する第２のＰＭＯＳトランジスタの出力と出力駆動用の第１のＮＭＯＳトランジスタのゲートを直接接続し、第２のＮＭＯＳトランジスタで第１のＰＭＯＳトランジスタを駆動し、第２のＰＭＯＳトランジスタで第１のＮＭＯＳトランジスタを駆動し、そして、出力端子に接続されているフリップフロップ回路を構成するトランジスタのサイズを、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタのサイズよりも小さくしているので、従来に比べてデータリリース速度を高速にしている。
また、前記手段は、前記第１電位の電源と前記第１のＰＭＯＳトランジスタとの間に接続され前記クロック信号を入力する第３のＰＭＯＳトランジスタと、前記第２の電位の電源と前記第１のＮＭＯＳトランジスタとの間に接続されそのゲートに前記クロック信号の反転信号が入力される第３のＮＭＯＳトランジスタで構成している。
【０００９】
また、スレーブラッチ回路の１構成例は、第２のＮＭＯＳトランジスタと並列に接続され、そのゲートにクロック信号を反転させた信号が入力される第４のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと並列に接続され、そのゲートにクロック信号が入力される第４のＮＭＯＳトランジスタとを更に備えるものである。第４のＰＭＯＳトランジスタを設けることにより、オフ状態の第１のＰＭＯＳトランジスタのゲート電位を第１電位に固定することができる。第４のＮＭＯＳトランジスタを設けることにより、オフ状態の第１のＮＭＯＳトランジスタのゲート電位を第２電位に固定することができる。
また、スレーブラッチ回路の１構成例は、スレーブラッチ回路の入力端子にコンデンサを設けたものである。これにより、第２のＮＭＯＳトランジスタ（Ｍ３）及び第２のＰＭＯＳトランジスタ（Ｍ４）のソース電位の過渡的な浮き上がり若しくは沈み込みを抑えることができる。
また、スレーブラッチ回路の１構成例は、第２のＮＭＯＳトランジスタと並列に接続された第４のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと並列に接続された第４のＮＭＯＳトランジスタとを更に備え、第４のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートにマスターラッチ回路の出力信号の反転信号を入力したものである。これにより、クロック信号の負荷を増加させることなく、オフ状態の第１のＰＭＯＳトランジスタのゲート電位を第１電位に固定することができ、クロック信号の負荷を増加させることなく、オフ状態の第１のＮＭＯＳトランジスタのゲート電位を第２電位に固定することができる。
【００１１】
また、本発明のラッチ回路は、第１電位の電源と出力端子との間に設けられた第１のＰＭＯＳトランジスタと、
前記第１電位より低い第２電位の電源と前記出力端子との間に設けられた第１のＮＭＯＳトランジスタと、
クロック信号の反転入力端子と前記第１のＰＭＯＳトランジスタのゲートとの間に設けられ、並列接続された第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタとからなる第１のトランスファ回路と、
前記クロック信号の入力端子と前記第１のＮＭＯＳトランジスタのゲートとの間に設けられ、並列接続された第３のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタとからなる第２のトランスファ回路と、
前記第１電位の電源と前記第１のＰＭＯＳトランジスタのゲートとの間に設けられた第４のＰＭＯＳトランジスタと、
前記第２電位の電源と前記第１のＮＭＯＳトランジスタのゲートとの間に設けられた第４のＮＭＯＳトランジスタと、
前記出力端子に接続されたデータホールド用のフリップフロップ回路と、を備え、
前記第２のＮＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、前記第４のＰＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタの各ゲートには入力データを与え、前記第２のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタの各ゲートには入力データを反転させた信号を与え、
前記フリップフロップ回路は、前記第１、第２、第３、第４のＮＭＯＳトランジスタおよび前記第１、第２、第３、第４のＰＭＯＳトランジスタより小面積のトランジスタで構成したものである。
【００１２】
【発明の実施の形態】
［実施の形態の１］
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態となるレジスタ回路の回路図である。
図１のレジスタ回路は、マスターラッチ回路１と、スレーブラッチ回路２とから構成される。
【００１３】
スレーブラッチ回路２は、クロック信号ＣＬＫを論理反転させるインバータＩＮＶ１と、ソースに電源電圧ＶＣＣが与えられ、ドレインがスレーブラッチ回路２の出力端子に接続されたＰＭＯＳトランジスタＭ１と、ソースが接地され、ドレインがスレーブラッチ回路２の出力端子に接続されたＮＭＯＳトランジスタＭ２と、ゲートにクロック信号ＣＬＫが与えられ、ソースがスレーブラッチ回路２の入力端子（マスターラッチ回路１の出力端子）と接続され、ドレインがトランジスタＭ１のゲートと接続されたＮＭＯＳトランジスタＭ３と、ゲートにクロック信号ＣＬＫを論理反転させた信号が与えられ、ソースがスレーブラッチ回路２の入力端子と接続され、ドレインがトランジスタＭ２のゲートと接続されたＰＭＯＳトランジスタＭ４と、ゲートにクロック信号ＣＬＫが与えられ、ソースに電源電圧ＶＣＣが与えられ、ドレインがトランジスタＭ１のゲート及びトランジスタＭ３のドレインと接続されたＰＭＯＳトランジスタＭ５と、ゲートにクロック信号ＣＬＫを論理反転させた信号が与えられ、ソースが接地され、ドレインがトランジスタＭ２のゲート及びトランジスタＭ４のドレインと接続されたＮＭＯＳトランジスタＭ６と、入力がスレーブラッチ回路２の出力端子と接続されたインバータＩＮＶ２と、入力がインバータＩＮＶ２の出力と接続され、出力がスレーブラッチ回路２の出力端子と接続されたインバータＩＮＶ３とを有している。
【００１４】
ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２は、出力駆動用のインバータを構成しており、トランジスタＭ１，Ｍ２の共通ドレインがレジスタ回路（スレーブラッチ回路２）の出力端子となっている。
インバータＩＮＶ２，ＩＮＶ３は、データホールド用のフリップフロップを構成している。このインバータＩＮＶ２，ＩＮＶ３を構成する各トランジスタ（不図示）のサイズは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６のサイズよりも十分に小さいサイズとする。
【００１５】
次に、図１のレジスタ回路の動作を説明する。
マスターラッチ回路１は、クロック信号ＣＬＫが「Ｈ」レベルのとき入力データＩＮの値を保持し（ラッチ）、クロック信号ＣＬＫが「Ｌ」レベルのとき入力データＩＮの値を通過させる（スルー）。なお、マスターラッチ回路１は、入力データＩＮの値を論理反転して出力する。
そして、スレーブラッチ回路２は、クロック信号ＣＬＫが「Ｈ」レベルのときマスターラッチ回路１の出力データの値を通過させ（スルー）、クロック信号ＣＬＫが「Ｌ」レベルのときマスターラッチ回路１の出力データの値を保持する（ラッチ）。
【００１６】
クロック信号ＣＬＫが「Ｈ」レベルのとき、スレーブラッチ回路２では、トランジスタＭ５，Ｍ６が共にオフとなり、トランジスタＭ３若しくはＭ４のいずれかがマスターラッチ回路１の出力データに応じてオンする。
【００１７】
マスターラッチ回路１の出力データが「Ｌ」の場合には、ＮＭＯＳトランジスタＭ３がオン、ＰＭＯＳトランジスタＭ４がオフとなる。これにより、出力駆動用のＰＭＯＳトランジスタＭ１のゲートが「Ｌ」となって、トランジスタＭ１がオンし（トランジスタＭ２はオフ）、レジスタ回路の出力データＯＵＴが「Ｈ」レベルとなる。
【００１８】
一方、マスターラッチ回路１の出力データが「Ｈ」の場合には、ＮＭＯＳトランジスタＭ３がオフ、ＰＭＯＳトランジスタＭ４がオンとなる。これにより、出力駆動用のＮＭＯＳトランジスタＭ２のゲートが「Ｈ」となって、トランジスタＭ２がオンし（トランジスタＭ１はオフ）、レジスタ回路の出力データＯＵＴが「Ｌ」レベルとなる。
【００１９】
なお、インバータＩＮＶ２，ＩＮＶ３で構成されるフリップフロップは、出力データＯＵＴをホールドするラッチ回路として働くため、出力データＯＵＴの反転時にはこのデータ反転を妨げる方向に働くが、インバータＩＮＶ２，ＩＮＶ３を構成している各トランジスタを非常に小さいサイズとしているため、このフリップフロップのデータホールド能力は十分に小さい。したがって、トランジスタＭ１若しくはＭ２のオンにより、出力データＯＵＴの値は確定する。
【００２０】
次に、クロック信号ＣＬＫが「Ｌ」レベルのとき、スレーブラッチ回路２では、トランジスタＭ３，Ｍ４が共にオフとなり、トランジスタＭ５，Ｍ６が共にオンとなるので、ＰＭＯＳトランジスタＭ１のゲートが「Ｈ」、ＮＭＯＳトランジスタＭ２のゲートが「Ｌ」となる。これにより、トランジスタＭ１，Ｍ２が共にオフとなるので、スレーブラッチ回路２の出力端子がハイインピーダンス状態となる。
【００２１】
したがって、スレーブラッチ回路２の出力端子に接続されたデータホールド用のフリップフロップ（ＩＮＶ２，ＩＮＶ３）がその時点で出力端子に残されていたデータを維持する。
【００２２】
クロック信号ＣＬＫが「Ｌ」から「Ｈ」に変化するエッジをトリガにしてデータを取り込むのがレジスタ回路の目的であり、その際のレジスタからの出力速度は、クロック信号ＣＬＫが「Ｈ」に変化してから出力データＯＵＴが出力されるまでの遅延時間で決まる。
【００２３】
本実施の形態では、クロック信号ＣＬＫが「Ｈ」レベルになると、トランジスタＭ３若しくはＭ４の一方がオンし、その先のトランジスタＭ１若しくはＭ２がオンする動作となる。
これに対して、図７に示す従来のレジスタ回路では、トランジスタＭ２１とＭ２２で駆動インバータＩＮＶ２２内のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートを駆動し、駆動インバータＩＮＶ２２のスイッチング時間を通してデータが出力されることになる。
【００２４】
従来のレジスタ回路と比較すると、本実施の形態では、トランジスタＭ３若しくはＭ４によって駆動インバータのＰＭＯＳトランジスタＭ１若しくはＮＭＯＳトランジスタＭ２の一方のゲートのみを駆動するだけとなる。
【００２５】
従来のレジスタ回路では、トランジスタＭ２１，Ｍ２２の両方でインバータＩＮＶ２２を駆動するように見える。しかし、マスターラッチ回路２１の出力データが「Ｈ」の場合は、ＰＭＯＳトランジスタＭ２１が駆動能力のほとんどを受け持ち、同出力データが「Ｌ」の場合は、ＮＭＯＳトランジスタＭ２２が駆動能力のほとんどを受け持つので、トランジスタＭ２１若しくはＭ２２の一方がインバータＩＮＶ２２内のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを駆動することになり、本実施の形態と比べてトランスファ回路での駆動能力はあまり向上しない。
【００２６】
よって、出力駆動用インバータのＰＭＯＳトランジスタＭ１若しくはＮＭＯＳトランジスタＭ２の一方のゲートのみを駆動する本実施の形態のレジスタ回路によれば、高速動作が可能となる。
次に、出力駆動用インバータのスイッチングについて説明する。図７に示す従来のレジスタ回路では、インバータＩＮＶ２２内のＰＭＯＳトランジスタとＮＭＯＳトランジスタの一方がオンするときにもう一方がオンからオフに向かう。この切り換わりの途中では両方のトランジスタがオンする期間が存在し、その引っ張り合いで決まる出力反転しきい値は通常ＶＣＣ／２とされる（ＶＣＣは電源電圧）。
【００２７】
しかし、本実施の形態では、接地電位からしきい値（０．５Ｖ程度）だけゲート電位が上昇すればＮＭＯＳトランジスタＭ２がオンし、ＶＣＣからしきい値だけゲート電位が低下すればＰＭＯＳトランジスタＭ１がオンするので、出力端子に素早くデータを出力することができる。
このとき、データホールド用のフリップフロップがデータ反転を妨げる方向に働くが、フリップフロップのデータホールド能力は十分に小さいので、フリップフロップによる遅延時間はほとんど無視できる。
【００２８】
以上の２つの効果で、クロック信号入力（本実施の形態では立ち上がりのエッジ入力）に応じて出力データＯＵＴが確定する速度、すなわちデータリリース速度は１０〜２０％改善される。
同時に、サイズの大きな出力駆動用インバータのゲート負荷を一方しかドライブしない点と、出力駆動用インバータを構成するＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２の両方がオンする期間が存在しない点から消費電流の低減も可能となる。
【００２９】
また、クロック信号ＣＬＫから見たときの負荷や回路レイアウト上の面積も従来のレジスタ回路と差が無いことが分かる（データホールド用フリップフロップのインバータＩＮＶ２，ＩＮＶ３の分だけ素子数は２個増えるが、面積比率は出力駆動用インバータＭ１，Ｍ２とその前段のトランスファ回路Ｍ３，Ｍ４が支配的なので差としては無視できる）。
【００３０】
［実施の形態の２］
図２は、本発明の第２の実施の形態となるレジスタ回路の回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態のスレーブラッチ回路２ａは、図１のスレーブラッチ回路２に対して、ＰＭＯＳトランジスタＭ１のゲートを駆動するＮＭＯＳトランジスタＭ３に並列接続したＰＭＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ２のゲートを駆動するＰＭＯＳトランジスタＭ４に並列接続したＮＭＯＳトランジスタＭ８とを追加している。
【００３１】
トランジスタＭ７のソース，ドレインは、トランジスタＭ３のソース，ドレインと接続され、トランジスタＭ８のソース，ドレインは、トランジスタＭ４のソース，ドレインと接続されている。
そして、トランジスタＭ７のゲートには、クロック信号ＣＬＫを論理反転させた信号が与えられ、トランジスタＭ８のゲートには、クロック信号ＣＬＫが与えられる。
【００３２】
次に、ＰＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ８の働きを説明する。トランジスタＭ７，Ｍ８は、クロック信号ＣＬＫが「Ｈ」レベルとなって、マスターラッチ回路１の出力データをスレーブラッチ回路２ａからスルーで出力しているとき、オフ状態となっている出力駆動用のトランジスタＭ１若しくはＭ２のゲート電位を補正するものである。
【００３３】
前述のように、クロック信号ＣＬＫが「Ｈ」レベルで、マスターラッチ回路１の出力データが「Ｌ」の場合には、ＰＭＯＳトランジスタＭ１がオンして、レジスタ回路の出力データＯＵＴが「Ｈ」レベルとなる。このとき、ＮＭＯＳトランジスタＭ８がオンすることにより、オフ状態のＮＭＯＳトランジスタＭ２のゲート電位が接地電位に固定される。
【００３４】
実施の形態の１では、このようなトランジスタＭ８が省略されているが、その場合はＰＭＯＳトランジスタＭ４がオフとなっている範囲で、ＮＭＯＳトランジスタＭ２のゲート電位がフローティングとなる。その範囲は、接地電位〜ＰＭＯＳトランジスタＭ４のしきい値電圧まで（０〜約０．５Ｖ）なので、ＮＭＯＳトランジスタＭ２のしきい値電圧以下であれば問題無い。
【００３５】
しかし、ＰＭＯＳトランジスタＭ４のソースの電位が電源電圧ＶＣＣより低い動作条件では、しきい値は絶対値として増加してみえるので、ＮＭＯＳトランジスタＭ２のゲート電位がしきい値を若干超える可能性がある。
ＮＭＯＳトランジスタＭ２のオフ状態の不確実性による微小リーク電流が設計上許容できない場合は、本実施の形態のように、トランジスタＭ８を追加することにより、ＮＭＯＳトランジスタＭ２のオフ状態を確実にすることができる。
【００３６】
一方、ＰＭＯＳトランジスタＭ７についても同様である。すなわち、クロック信号ＣＬＫが「Ｈ」レベルで、マスターラッチ回路１の出力データが「Ｈ」の場合には、ＮＭＯＳトランジスタＭ２がオンして、レジスタ回路の出力データＯＵＴが「Ｌ」レベルとなる。このとき、ＰＭＯＳトランジスタＭ７がオンすることにより、オフ状態のＰＭＯＳトランジスタＭ１のゲート電位がＶＣＣに固定される。
【００３７】
上記と同様に、ＰＭＯＳトランジスタＭ１のオフ状態の不確実性による微小リーク電流が設計上許容できない場合は、本実施の形態のように、トランジスタＭ７を追加することにより、ＰＭＯＳトランジスタＭ１のオフ状態を確実にすることができる。
【００３８】
なお、トランジスタＭ１，Ｍ２のゲート電位を固定することが目的なので、トランジスタＭ７，Ｍ８のサイズは、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６よりも小さいサイズで十分である。トランジスタＭ７，Ｍ８のサイズを小さくすることにより、これらを追加したことによる動作速度の低下の影響は微小で済む。
【００３９】
［実施の形態の３］
図３は、本発明の第３の実施の形態となるレジスタ回路の回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態のスレーブラッチ回路２ｂは、スレーブラッチ回路２ｂの入力端子（マスターラッチ回路１の出力端子）と並列に高速化のためのコンデンサＣを設けたものであり、その他の構成は図１のスレーブラッチ回路２と全く同じである。
【００４０】
出力駆動用インバータを構成するＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２のゲートを駆動するためには、クロック信号ＣＬＫをゲート入力したＮＭＯＳトランジスタＭ３、ＰＭＯＳトランジスタＭ４をオンさせればよいが、これらをオンさせるときの速度はトランジスタＭ３，Ｍ４のオン能力がどれくらい高いかで決まる。
【００４１】
例えば、ＮＭＯＳトランジスタＭ３をオンさせようとした場合、その過程で生じる放電電流により、ＮＭＯＳトランジスタＭ３のソースの電位が浮き上がる。このソース電位の浮き上がりはゲート電圧が低下することを意味するので、このソース電位の浮き上がりをできるだけ抑えることが高速化に効果がある。
【００４２】
同様に、ＰＭＯＳトランジスタＭ４をオンさせようとした場合、ＰＭＯＳトランジスタＭ４のソースの電位が沈み込むので、このソース電位の沈み込みをできるだけ抑えることが高速化に効果がある。
【００４３】
そこで、本実施の形態では、トランジスタＭ３，Ｍ４のソース電位の過渡的な浮き上がり若しくは沈み込みを抑えるために、スレーブラッチ回路２ｂの入力端子（マスターラッチ回路１の出力端子）と並列にコンデンサＣを接続し、ここから充放電の電荷を供給するようにしている。
こうして、データリリース速度を、実施の形態の１よりも高速化することができる。
【００４４】
［実施の形態の４］
図４は、本発明の第４の実施の形態となるレジスタ回路の回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態のスレーブラッチ回路２ｃは、図１のスレーブラッチ回路２に対して、ＰＭＯＳトランジスタＭ１のゲートを駆動するＮＭＯＳトランジスタＭ３に並列接続したＰＭＯＳトランジスタＭ９と、ＮＭＯＳトランジスタＭ２のゲートを駆動するＰＭＯＳトランジスタＭ４に並列接続したＮＭＯＳトランジスタＭ１０と、マスターラッチ回路１の出力データを論理反転させるインバータＩＮＶ４とを追加している。
【００４５】
トランジスタＭ９のソース，ドレインは、トランジスタＭ３のソース，ドレインと接続され、トランジスタＭ１０のソース，ドレインは、トランジスタＭ４のソース，ドレインと接続されている。そして、トランジスタＭ９，Ｍ１０のゲートは、インバータＩＮＶ４の出力と接続されている。
【００４６】
実施の形態の２では、マスターラッチ回路１の出力データをスレーブラッチ回路からスルーで出力しているときに、オフ状態となっている出力駆動用のトランジスタＭ１若しくはＭ２のゲート電位を補正したが、本実施の形態のトランジスタＭ９，Ｍ１０及びＩＮＶ４は、実施の形態の２と同様の効果を得ることを目的としている。
【００４７】
前述のように、クロック信号ＣＬＫが「Ｈ」レベルで、マスターラッチ回路１の出力データが「Ｌ」の場合には、ＰＭＯＳトランジスタＭ１がオンして、レジスタ回路の出力データＯＵＴが「Ｈ」レベルとなる。
このとき、インバータＩＮＶ４の出力が「Ｈ」レベルとなるので、ＮＭＯＳトランジスタＭ１０がオンして、オフ状態のＮＭＯＳトランジスタＭ２のゲート電位が接地電位に固定される。
【００４８】
一方、クロック信号ＣＬＫが「Ｈ」レベルで、マスターラッチ回路１の出力データが「Ｈ」の場合には、ＮＭＯＳトランジスタＭ２がオンして、レジスタ回路の出力データＯＵＴが「Ｌ」レベルとなる。
このとき、インバータＩＮＶ４の出力が「Ｌ」レベルとなるので、ＰＭＯＳトランジスタＭ９がオンして、オフ状態のＰＭＯＳトランジスタＭ１のゲート電位がＶＣＣに固定される。
【００４９】
実施の形態の２では、クロック信号ＣＬＫでゲートが駆動されるトランジスタＭ７，Ｍ８を追加したことにより、実施の形態の１に比べてクロック信号ＣＬＫの負荷が増加している。
これに対して、本実施の形態では、トランジスタＭ９，Ｍ１０をクロック信号ＣＬＫで駆動しないので、クロック信号ＣＬＫの負荷が増加しない。したがって、トランジスタＭ９，Ｍ１０を追加しても、データリリース速度には影響を与えない。
【００５０】
ただし、実施の形態の２と比較してインバータＩＮＶ４の追加が必要となる。素子数と速度とを考慮して、実施の形態の２と本実施の形態のどちらを選択するのが良いかは設計者が判断できる。
【００５１】
［実施の形態の５］
図５は、本発明の第５の実施の形態となるラッチ回路の回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態は、ラッチ回路単体で使用する場合に高速データリリースを可能にする例を示すものである。
【００５２】
図５のラッチ回路２ｄは、出力駆動用のＰＭＯＳトランジスタＭ１と、出力駆動用のＮＭＯＳトランジスタＭ２と、ゲートに入力データＩＮが与えられ、ソースにクロック信号ＣＬＫを論理反転させた信号バーＣＬＫが与えられ、ドレインがＰＭＯＳトランジスタＭ１のゲートと接続されたＮＭＯＳトランジスタＭ３ａと、ゲートに入力データＩＮが与えられ、ソースにクロック信号ＣＬＫが与えられ、ドレインがＮＭＯＳトランジスタＭ２のゲートと接続されたＰＭＯＳトランジスタＭ４ａと、ゲートに入力データＩＮが与えられ、ソースに電源電圧ＶＣＣが与えられ、ドレインがトランジスタＭ１のゲート及びトランジスタＭ３ａのドレインと接続されたＰＭＯＳトランジスタＭ５ａと、ゲートに入力データＩＮが与えられ、ソースが接地され、ドレインがトランジスタＭ２のゲート及びトランジスタＭ４ａのドレインと接続されたＮＭＯＳトランジスタＭ６ａと、インバータＩＮＶ２，ＩＮＶ３と、入力データＩＮを論理反転させるインバータＩＮＶ４と、ゲートがインバータＩＮＶ４の出力と接続され、ソース，ドレインがトランジスタＭ３ａのソース，ドレインと接続されたＰＭＯＳトランジスタＭ９ａと、ゲートがインバータＩＮＶ４の出力と接続され、ソース，ドレインがトランジスタＭ４ａのソース，ドレインと接続されたＮＭＯＳトランジスタＭ１０ａとを有している。
【００５３】
インバータＩＮＶ２，ＩＮＶ３が、データホールド用のフリップフロップを構成し、このインバータＩＮＶ２，ＩＮＶ３を構成する各トランジスタのサイズが、トランジスタＭ１，Ｍ２，Ｍ３ａ，Ｍ４ａ，Ｍ５ａ，Ｍ６ａ，Ｍ９ａ，Ｍ１０ａのサイズよりも小さいことは実施の形態の１と同様である。
【００５４】
このラッチ回路２ｄは、クロック信号ＣＬＫが「Ｈ」レベル、反転信号バーＣＬＫが「Ｌ」レベルのとき、入力データＩＮの値を通過させ（スルー）、クロック信号ＣＬＫが「Ｌ」レベル、反転信号バーＣＬＫが「Ｈ」レベルのとき、入力データＩＮの値を保持する（ラッチ）。
【００５５】
クロック信号ＣＬＫが「Ｈ」レベル（バーＣＬＫが「Ｌ」）で、入力データＩＮが「Ｌ」の場合には、ＮＭＯＳトランジスタＭ３ａがオフ、ＰＭＯＳトランジスタＭ４ａがオン、ＰＭＯＳトランジスタＭ５ａがオン、ＮＭＯＳトランジスタＭ６ａがオフ、ＰＭＯＳトランジスタＭ９ａがオフ、ＮＭＯＳトランジスタＭ１０ａがオフとなる。これにより、出力駆動用のＮＭＯＳトランジスタＭ２がオンし（ＰＭＯＳトランジスタＭ１はオフ）、ラッチ回路２ｄの出力データＯＵＴが「Ｌ」レベルとなる。
【００５６】
一方、クロック信号ＣＬＫが「Ｈ」レベルで、入力データＩＮが「Ｈ」の場合には、ＮＭＯＳトランジスタＭ３ａがオン、ＰＭＯＳトランジスタＭ４ａがオフ、ＰＭＯＳトランジスタＭ５ａがオフ、ＮＭＯＳトランジスタＭ６ａがオン、ＰＭＯＳトランジスタＭ９ａがオフ、ＮＭＯＳトランジスタＭ１０ａがオフとなる。これにより、出力駆動用のＰＭＯＳトランジスタＭ１がオンし（ＮＭＯＳトランジスタＭ２はオフ）、ラッチ回路２ｄの出力データＯＵＴが「Ｈ」レベルとなる。
【００５７】
つまり、本実施の形態では、入力データＩＮによりトランジスタＭ３ａ，Ｍ４ａのうち一方をオンにし、もう一方をオフにすると共に、このオフとなったトランジスタと同じ側にある出力駆動用トランジスタがオフ固定となるようにトランジスタＭ５ａ若しくはＭ６ａをオンにする。
【００５８】
次に、クロック信号ＣＬＫが「Ｌ」レベル（バーＣＬＫが「Ｈ」）で、入力データＩＮが「Ｌ」の場合には、トランジスタＭ３ａ，Ｍ４ａ，Ｍ６ａ，Ｍ９ａがオフ、トランジスタＭ５ａ，Ｍ１０ａがオンとなる。これにより、トランジスタＭ１，Ｍ２が共にオフとなり、ラッチ回路２ｄの出力端子がハイインピーダンス状態となる。したがって、ラッチ回路２ｄの出力端子に接続されたデータホールド用のフリップフロップ（ＩＮＶ２，ＩＮＶ３）がその時点で出力端子に残されていたデータ「Ｌ」を維持する。
【００５９】
また、クロック信号ＣＬＫが「Ｌ」レベルで、入力データＩＮが「Ｈ」の場合には、トランジスタＭ３ａ，Ｍ４ａ，Ｍ５ａ，Ｍ１０ａがオフ、トランジスタＭ６ａ，Ｍ９ａがオンとなる。これにより、トランジスタＭ１，Ｍ２が共にオフとなり、データホールド用のフリップフロップ（ＩＮＶ２，ＩＮＶ３）がその時点で出力端子に残されていたデータ「Ｈ」を維持する。
【００６０】
ラッチ回路２ｄのデータリリース速度は、クロック信号ＣＬＫが「Ｈ」（バーＣＬＫが「Ｌ」）に変化してから出力データＯＵＴが出力されるまでの遅延時間で決まる。
本実施の形態のラッチ回路２ｄでは、クロック信号の反転信号バーＣＬＫを第１のトランスファ回路（トランジスタＭ３ａ，Ｍ９ａ）のソースに直接入力すると共に、クロック信号ＣＬＫを第２のトランスファ回路（トランジスタＭ４ａ，Ｍ１０ａ）のソースに直接入力しているため、高速化が可能となる。
【００６１】
また、クロック信号の反転信号バーＣＬＫをインバータで生成していないため、更なる高速化が可能となる。ただし、実施の形態の１〜４と同様に、バーＣＬＫをインバータで生成してもよい。
【００６２】
なお、実施の形態の１〜４のスレーブラッチ回路では、スルー時に出力駆動用トランジスタＭ１，Ｍ２がインバータとして働くため、マスターラッチ回路１の出力データを論理反転して出力していた。これに対し、本実施の形態のラッチ回路２ｄでは、出力駆動用トランジスタＭ１，Ｍ２がバッファとして働くため、入力データＩＮの値をそのまま出力する。
【００６３】
また、本実施の形態のラッチ回路２ｄにおいて、入力データＩＮとクロック信号ＣＬＫ（バーＣＬＫ）の配線を入れ替えてもよい。この場合には、スルー状態において、入力データＩＮが入力されてから出力データＯＵＴが出力されるまでの遅延時間を短縮することができる。
【００６４】
［実施の形態の６］
図６は、本発明の第６の実施の形態となるレジスタ回路の回路図であり、図１と同一の構成には同一の符号を付してある。
本実施の形態のスレーブラッチ回路２ｅは、図１のスレーブラッチ回路２に対して、フリップフロップの出力（インバータＩＮＶ３の出力）とスレーブラッチ回路２ｅの出力端子との間に、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２を並列に接続したトランスファ回路を追加したものである。
【００６５】
そして、ＰＭＯＳトランジスタＭ１１のゲートにクロック信号ＣＬＫを与え、ＮＭＯＳトランジスタＭ１２のゲートにクロック信号ＣＬＫを論理反転させた信号を与えている。
トランジスタＭ１１，Ｍ１２からなるトランスファ回路は、データホールド用のフリップフロップ（ＩＮＶ２，ＩＮＶ３）により出力データ変化時に流れる若干の貫通電流を完全にカットすることを目的としている。
【００６６】
つまり、スレーブラッチ回路２ｅがスルー状態になるとき、トランスファ回路をオフにする。これにより、出力駆動用のトランジスタＭ１，Ｍ２で出力データＯＵＴを確定している間、データホールド用のフリップフロップは機能しないことになる。したがって、出力データＯＵＴを出力する時点で、貫通電流の心配も一切無くなる。ただし、クロック信号ＣＬＫとその反転信号バーＣＬＫに負荷が若干増えるデメリットがある。
【００６７】
【発明の効果】
本発明によれば、トランスファ回路を構成する第２のＮＭＯＳトランジスタの出力と出力駆動用の第１のＰＭＯＳトランジスタのゲートを直接接続し、同トランスファ回路を構成する第２のＰＭＯＳトランジスタの出力と出力駆動用の第１のＮＭＯＳトランジスタのゲートを直接接続し、第２のＮＭＯＳトランジスタで第１のＰＭＯＳトランジスタを駆動し、第２のＰＭＯＳトランジスタで第１のＮＭＯＳトランジスタを駆動する。これにより、データリリース速度を高速化することができる。また、サイズの大きな第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタのゲート負荷を一方しかドライブしない点と、これらのトランジスタが共にオンする期間が存在しない点から消費電流の低減も可能となる。
【００６８】
また、フリップフロップの出力とレジスタ回路の出力端子との間に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に接続したトランスファ回路を設けることにより、データホールド用のフリップフロップにより出力データ変化時に流れる貫通電流を完全にカットすることができる。
【００６９】
また、第３のＰＭＯＳトランジスタを設けることにより、オフ状態の第１のＰＭＯＳトランジスタのゲート電位を第１電位に固定することができ、第１のＰＭＯＳトランジスタのオフ状態を確実にすることができる。
【００７０】
また、第３のＰＭＯＳトランジスタのゲートにクロック信号を反転させた信号を与える代わりに、マスターラッチ回路の出力データを反転させた信号を与えることにより、クロック信号の負荷を増加させることなく、すなわちデータリリース速度に影響を与えることなく、第１のＰＭＯＳトランジスタのオフ状態を確実にすることができる。
【００７１】
また、第３のＮＭＯＳトランジスタを設けることにより、オフ状態の第１のＮＭＯＳトランジスタのゲート電位を第２電位に固定することができ、第１のＮＭＯＳトランジスタのオフ状態を確実にすることができる。
【００７２】
また、第３のＮＭＯＳトランジスタのゲートにクロック信号を与える代わりに、マスターラッチ回路の出力データを反転させた信号を与えることにより、クロック信号の負荷を増加させることなく、すなわちデータリリース速度に影響を与えることなく、第１のＮＭＯＳトランジスタのオフ状態を確実にすることができる。
【００７３】
また、スレーブラッチ回路の入力端子と並列にコンデンサを設けることにより、第２のＮＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタのソース電位の過渡的な浮き上がり若しくは沈み込みを抑えることができ、データリリース速度を更に高速化することができる。
【００７４】
また、ラッチ回路を、第１のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタとからなる第１のトランスファ回路、第３のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタとからなる第２のトランスファ回路、第４のＰＭＯＳトランジスタ、第４のＮＭＯＳトランジスタから構成することにより、ラッチ回路のデータリリース速度を高速化することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態となるレジスタ回路の回路図である。
【図２】 本発明の第２の実施の形態となるレジスタ回路の回路図である。
【図３】 本発明の第３の実施の形態となるレジスタ回路の回路図である。
【図４】 本発明の第４の実施の形態となるレジスタ回路の回路図である。
【図５】 本発明の第５の実施の形態となるラッチ回路の回路図である。
【図６】 本発明の第６の実施の形態となるレジスタ回路の回路図である。
【図７】 従来のレジスタ回路の回路図である。
【符号の説明】
１…マスターラッチ回路、２、２ａ、２ｂ、２ｃ、２ｅ…スレーブラッチ回路、２ｄ…ラッチ回路、Ｃ…コンデンサ、ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４…インバータ、Ｍ２、Ｍ３、Ｍ６、Ｍ８、Ｍ１０、Ｍ３ａ、Ｍ１０ａ、Ｍ１１…ＮＭＯＳトランジスタ、Ｍ１、Ｍ４、Ｍ５、Ｍ７、Ｍ９、Ｍ４ａ、Ｍ９ａ、Ｍ１２…ＰＭＯＳトランジスタ。
Claims (6)
- マスターラッチ回路と、前記マスターラッチ回路からの出力をラッチして出力端子に出力するスレーブラッチ回路とを備えたレジスタ回路において、
前記スレーブラッチ回路は、前記出力端子に接続されたフリップフロップ回路と、
第１電位の電源と前記出力端子との間に設けられた第１のＰＭＯＳトランジスタと、
前記第１電位より低い第２電位の電源と前記出力端子との間に設けられた第１のＮＭＯＳトランジスタと、
前記マスターラッチ回路の出力と前記第１のＰＭＯＳトランジスタのゲートとの間に設けられクロック信号がそのゲートに印加される第２のＮＭＯＳトランジスタと、
前記マスターラッチ回路の出力と前記第１のＮＭＯＳトランジスタのゲートとの間に設けられ前記クロックの反転信号がそのゲートに印加される第２のＰＭＯＳトランジスタと、
前記スレーブラッチ回路がラッチ状態となるとき、前記第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタが共にオフとなるように、これらトランジスタのゲート電位を固定する手段とを有し、
前記フリップフロップ回路は、前記第１のＰＭＯＳトランジスタおよび前記第１のＮＭＯＳトランジスタよりも面積の小さいトランジスタで構成されていることを特徴とするレジスタ回路。 - 前記手段は、前記第１電位の電源と前記第１のＰＭＯＳトランジスタとの間に接続され前記クロック信号を入力する第３のＰＭＯＳトランジスタと、前記第２の電位の電源と前記第１のＮＭＯＳトランジスタとの間に接続されそのゲートに前記クロック信号の反転信号が入力される第３のＮＭＯＳトランジスタとを備えていることを特徴とする請求項１に記載のレジスタ回路。
- 前記第２のＮＭＯＳトランジスタと並列に接続されそのゲートに前記クロックの反転信号が入力される第４のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタと並列に接続されそのゲートに前記クロック信号が入力される第４のＮＭＯＳトランジスタと、を更に備えたことを特徴とする請求項２に記載のレジスタ回路。
- 前記マスターラッチ回路の出力にコンデンサを設けたことを特徴とする請求項１乃至３のいずれかに記載のレジスタ回路。
- 前記第２のＮＭＯＳトランジスタと並列に接続された第４のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタと並列に接続された第４のＮＭＯＳトランジスタとを更に備え、前記第４のＰＭＯＳトランジスタおよび前記第４のＮＭＯＳトランジスタのゲートに前記マスターラッチ回路の出力信号の反転信号を入力したことを特徴とする請求項２に記載のレジスタ回路。
- 第１電位の電源と出力端子との間に設けられた第１のＰＭＯＳトランジスタと、
前記第１電位より低い第２電位の電源と前記出力端子との間に設けられた第１のＮＭＯＳトランジスタと、
クロック信号の反転入力端子と前記第１のＰＭＯＳトランジスタのゲートとの間に設けられ、並列接続された第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタとからなる第１のトランスファ回路と、
前記クロック信号の入力端子と前記第１のＮＭＯＳトランジスタのゲートとの間に設けられ、並列接続された第３のＮＭＯＳトランジスタと第３のＰＭＯＳトランジスタとからなる第２のトランスファ回路と、
前記第１電位の電源と前記第１のＰＭＯＳトランジスタのゲートとの間に設けられた第４のＰＭＯＳトランジスタと、
前記第２電位の電源と前記第１のＮＭＯＳトランジスタのゲートとの間に設けられた第４のＮＭＯＳトランジスタと、
前記出力端子に接続されたデータホールド用のフリップフロップ回路と、を備え、
前記第２のＮＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、前記第４のＰＭＯＳトランジスタ及び前記第４のＮＭＯＳトランジスタの各ゲートには入力データを与え、前記第２のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタの各ゲートには入力データを反転させた信号を与え、
前記フリップフロップ回路は、前記第１、第２、第３、第４のＮＭＯＳトランジスタおよび前記第１、第２、第３、第４のＰＭＯＳトランジスタより小面積のトランジスタで構成されていることを特徴とするラッチ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147999A JP3789251B2 (ja) | 1999-04-08 | 1999-04-08 | レジスタ回路及びラッチ回路 |
| TW089106361A TW471222B (en) | 1999-04-08 | 2000-04-05 | Register and latch circuits |
| US09/544,786 US6407604B1 (en) | 1999-04-08 | 2000-04-07 | Register and latch circuits |
| KR1020000018406A KR100346002B1 (ko) | 1999-04-08 | 2000-04-08 | 레지스터 및 래치 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147999A JP3789251B2 (ja) | 1999-04-08 | 1999-04-08 | レジスタ回路及びラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000295081A JP2000295081A (ja) | 2000-10-20 |
| JP3789251B2 true JP3789251B2 (ja) | 2006-06-21 |
Family
ID=14301866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10147999A Expired - Fee Related JP3789251B2 (ja) | 1999-04-08 | 1999-04-08 | レジスタ回路及びラッチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6407604B1 (ja) |
| JP (1) | JP3789251B2 (ja) |
| KR (1) | KR100346002B1 (ja) |
| TW (1) | TW471222B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109961B2 (en) | 2002-03-13 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit, latch circuit, display apparatus and electronic equipment |
| US7327169B2 (en) | 2002-09-25 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Clocked inverter, NAND, NOR and shift register |
| KR100951658B1 (ko) * | 2007-11-13 | 2010-04-07 | 주식회사 하이닉스반도체 | 신호 라인 제어 회로 및 그의 제어 방법 |
| US9559671B1 (en) * | 2015-12-17 | 2017-01-31 | Nxp Usa, Inc. | Devices and methods with capacitive storage for latch redundancy |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183771A (ja) * | 1993-12-22 | 1995-07-21 | Fujitsu Ltd | フリップフロップ回路 |
| US5764089A (en) * | 1995-09-11 | 1998-06-09 | Altera Corporation | Dynamic latching device |
| US5767718A (en) * | 1996-09-04 | 1998-06-16 | Etron Technology, Inc. | High speed conditional synchronous one shot circuit |
| US5905393A (en) * | 1997-10-06 | 1999-05-18 | Motorola, Inc. | Unbuffered latch resistant to back-writing and method of operation therefor |
| US6026011A (en) * | 1998-09-23 | 2000-02-15 | Intel Corporation | CMOS latch design with soft error immunity |
-
1999
- 1999-04-08 JP JP10147999A patent/JP3789251B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-05 TW TW089106361A patent/TW471222B/zh not_active IP Right Cessation
- 2000-04-07 US US09/544,786 patent/US6407604B1/en not_active Expired - Fee Related
- 2000-04-08 KR KR1020000018406A patent/KR100346002B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW471222B (en) | 2002-01-01 |
| KR20000077011A (ko) | 2000-12-26 |
| US6407604B1 (en) | 2002-06-18 |
| KR100346002B1 (ko) | 2002-07-26 |
| JP2000295081A (ja) | 2000-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5880608A (en) | Pulsed domino latches | |
| US5920218A (en) | Single-phase edge-triggered dual-rail dynamic flip-flop | |
| US6633188B1 (en) | Sense amplifier-based flip-flop with asynchronous set and reset | |
| JP3980431B2 (ja) | バッファ回路とバッファツリー及び半導体装置 | |
| US5742192A (en) | Circuit for generating a pulse signal to drive a pulse latch | |
| US5821775A (en) | Method and apparatus to interface monotonic and non-monotonic domino logic | |
| US7414436B1 (en) | Limited switch dynamic logic cell based register | |
| US20070008003A1 (en) | Self-biased high speed level shifter circuit | |
| US7187211B2 (en) | P-domino output latch | |
| JP2001244804A (ja) | レベルコンバータ回路 | |
| US7528630B2 (en) | High speed flip-flop | |
| JP3789251B2 (ja) | レジスタ回路及びラッチ回路 | |
| JPH03192915A (ja) | フリップフロップ | |
| US20040036510A1 (en) | Clock signal propagation gate and semiconductor integrated circuit including same | |
| JP3655505B2 (ja) | トライステートバッファ回路 | |
| EP1732226A2 (en) | P-domino register | |
| US6975134B2 (en) | Buffer/driver circuits | |
| US8421514B1 (en) | Hazard-free minimal-latency flip-flop (HFML-FF) | |
| US20050127952A1 (en) | Non-inverting domino register | |
| JPH11103240A (ja) | クロック信号レベル変換機能付ラッチ回路及びフリップフロップ回路 | |
| JPH10335992A (ja) | 半導体集積回路装置 | |
| US10566959B1 (en) | Sense amplifier flip-flop and method for fixing setup time violations in an integrated circuit | |
| US7061265B2 (en) | Circuit for controlling leakage | |
| JP3565257B2 (ja) | フリップフロップ回路 | |
| KR100305710B1 (ko) | 고속출력변환 기능을 가지는 전류감지형 씨모스 플립플롭 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050726 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060328 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100407 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110407 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120407 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120407 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130407 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140407 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |