KR100951658B1 - 신호 라인 제어 회로 및 그의 제어 방법 - Google Patents

신호 라인 제어 회로 및 그의 제어 방법 Download PDF

Info

Publication number
KR100951658B1
KR100951658B1 KR1020070115477A KR20070115477A KR100951658B1 KR 100951658 B1 KR100951658 B1 KR 100951658B1 KR 1020070115477 A KR1020070115477 A KR 1020070115477A KR 20070115477 A KR20070115477 A KR 20070115477A KR 100951658 B1 KR100951658 B1 KR 100951658B1
Authority
KR
South Korea
Prior art keywords
level
data
unit
predetermined time
input data
Prior art date
Application number
KR1020070115477A
Other languages
English (en)
Other versions
KR20090049278A (ko
Inventor
노광명
이재진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070115477A priority Critical patent/KR100951658B1/ko
Priority to US12/170,206 priority patent/US8225417B2/en
Priority to TW097129735A priority patent/TWI397919B/zh
Priority to JP2008282606A priority patent/JP2009124704A/ja
Publication of KR20090049278A publication Critical patent/KR20090049278A/ko
Application granted granted Critical
Publication of KR100951658B1 publication Critical patent/KR100951658B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

신호 라인 제어 회로를 개시한다. 개시된 본 발명의 신호 라인 제어 회로는, 신호 라인을 통해 데이터 전송시, 상기 데이터가 천이하는 경우 소정 시간 이후에는 외부 공급 전압보다는 낮고 접지 전압 보다는 높은 레벨로 상기 데이터의 신호 레벨을 조정하는 데이터 레벨 조정부를 포함한다.
데이터, 신호 전송, 지연

Description

신호 라인 제어 회로 및 그의 제어 방법{Signal Line Controlling Circuit and Controlling Method Thereof}
본 발명은 신호 라인 제어 회로 및 그의 제어 방법에 관한 것으로서, 보다 구체적으로는 데이터를 전송하는 신호 라인 제어 회로 및 그의 제어 방법에 관한 것이다.
일반적으로 회로부 또는 전자 장치간 데이터 전송에 있어서, 신호 전송 라인이 길어짐으로 인하여 데이터 신호 전달이 지연될 수 있다.
예를 들어, 반도체 집적 회로에 입력되는 외부 명령이 리드(read) 또는 라이트(write) 명령일 경우 이에 응답하여 글로벌 입출력(GIO: Global Input Output) 라인을 구동시키며 데이터를 리드하거나 라이트한다.
보다 구체적으로 설명하면, 데이터를 라이트(write) 하는 동작은, 데이터 입출력 패드로 데이터가 입력되면, 데이터 입력 버퍼를 통해 입력 데이터를 멀티플렉싱하는 회로에 제공한다. 그리하여 입력 데이터는 다중화되어 다수의 드라이버에 제공되어 각각의 글로벌 입출력 라인(Global IO Line)에 로딩(loading)된다. 따라서, 각각의 데이터는 뱅크(bank)와 메모리 셀 블록까지 연결된 로컬 입출력 라 인(Local IO Line)에 전달되고, 어드레스에 의해 선택된 셀에 쓰여지게 된다.
이와 반대로, 데이터를 리드(read)하는 동작은, 셀의 데이터가 각각의 비트 라인 센스 앰프에 의해 증폭되어 로컬 입출력 라인으로 전달된다. 이후, 다시 입출력 센스 앰프에 의해 글로벌 입출력 라인을 통하여 파이프 레지스터에 전달되어 데이터 입출력 패드를 통해 출력 데이터가 제공된다. 그러나, 이러한 글로벌 입출력 라인은 모든 뱅크에 공유된 구조이므로 데이터 전달시 신호의 로딩은 상당히 크다.
특히, 최근 반도체 메모리 장치의 고집적화에 따라 칩 면적이 증가되면서 글로벌 입출력 라인의 길이는 더욱 길어진다. 이로써, 데이터를 라이트하거나 리드시 글로벌 입출력 라인의 큰 로딩으로 인하여 데이터가 풀 스윙(full swing)하며 천이될 때 신호 지연이 발생되어 고속 동작을 만족시키기 어려운 점이 있다. 또한, 데이터 천이시 큰 스윙폭으로 인하여 전류의 소모를 증가시킨다.
본 발명의 기술적 과제는 신호 전송을 고속화하는 신호 라인 제어 회로를 제공하는 것이다.
본 발명의 다른 기술적 과제는 신호 전송을 고속화하는 신호 라인 제어 회로의 제어 방법을 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 신호 라인 제어 회로는 신호 라인을 통해 데이터 전송시, 상기 데이터가 천이하는 경우 소정 시간 이후에는 외부 공급 전압보다는 낮고 접지 전압 보다는 높은 레벨로 상기 데이터의 신호 레벨을 조정하는 데이터 레벨 조정부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 신호 라인 제어 회로는 신호 라인을 통해 데이터 전송시, 상기 데이터의 천이시에는 외부 공급 전압 또는 접지 전압 레벨로 천이되되, 상기 천이되는 스윙폭은 상기 외부 공급 전압과 접지 전압의 전위차인 풀 스윙폭보다 작은 스윙폭으로 천이되도록 제어하는 데이터 레벨 조정부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 신호 라인 제어 회로는 신호 라인을 통해 데이터 전송시, 상기 데이터가 외부 공급 전압 레벨로 천이되면 소정 구간 이후에는 상기 외부 공급 전압보다는 강하된 레벨로 조정하고, 상기 데이터가 접지 전압 레벨로 천이되면 소정 시간 이후에는 상기 접지 전압 보다는 승압된 레벨로 조정하는 데이터 레벨 조정부를 포함한다.
본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 신호 라인 제어 회로의 제어 방법은, 신호 라인을 통해 데이터 전송시, 상기 데이터 천이하는 소정 구간 동안은 천이된 레벨을 유지하는 단계 및 상기 소정 구간 이후에는 상기 데이터의 천이된 레벨보다는 낮거나 높은 레벨로 상기 데이터의 전압 레벨을 조정하는 단계를 포함한다.
본 발명의 일 실시예의 신호 라인 제어 회로 및 그의 제어 방법은 긴 신호 라인으로 데이터 전송시 신호의 지연을 감소시킬 수 있다. 즉, 데이터를 처리해야 하는 소정 시간 동안만 풀 스윙 레벨로 구동하도록 하며, 소정 시간 이후에는 풀 스윙 레벨보다 작은 스윙 레벨로 구동 및 대기하도록 한다. 이로써, 데이터의 천이시 고속화 동작을 도모할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 신호 라인 제어 회로(1)의 블록도이다. 도 1을 참조하면, 신호 라인 제어 회로(1)는 데이터 레벨 조정부(10) 및 데이터 처리부(20; Data processing unit)를 포함한다. 이러한 신호 라인 제어 회로(1)는 신호 라인을 통해 데이터(Data) 전송시, 데이터가 천이하는 경우 소정 시간 이후에는 천이된 레벨보다 강하하거나 승압된 레벨로 조정하여, 다음 데이터의 천이시 천이 속도를 고속화시킬 수 있다.
우선, 본 발명의 일 실시예에 따른 데이터 레벨 조정부(10)는 데이터(Data)를 수신하되, 데이터 처리부(20)를 경유하여 출력되는 데이터(Data)의 레벨을 조정한다. 여기서, 데이터(Data)는 데이터 처리부(20)를 기준으로 입력 데이터로서 이해할 수 있다.
데이터 처리부(20)는 데이터(Data)를 수신하여 필요한 동작을 수행하는 개념적인 회로부로 예시한다. 이에 대해서는 다음의 도면을 참조하여 상술하기로 한다.
도 2는 도 1에 따른 상세한 회로도이다.
우선, 데이터 레벨 조정부(10)는 지연기(11), 반전부(12), 스위칭부(13) 및 저항부(14)를 포함한다.
지연기(11)는 수신된 데이터(Data)를 소정 시간 동안 지연시킨다. 여기서의 소정 시간은 데이터 처리부(20)가 데이터(Data)에 대해 적정한 동작을 수행할 수 있는 시간이다. 따라서, 지연기(11)는 리플리커 회로일 수 있다. 즉, 지연기(11)는 데이터 처리부(20)에서의 데이터(Data)를 동작시키는 시간을 보상한다. 다시 말하면, 데이터 레벨 조정부(10)의 데이터(Data) 레벨을 조정하는 시점은 데이터 처리부(20)에서의 동작이 소정 수행된 이후가 된다. 따라서, 지연기(11)는 도시하지 않았으나 소정의 시간을 만족하도록 복수의 지연 소자를 포함할 수 있다.
반전부(12)는 지연기(11)의 출력된 신호를 수신하여 반전시킨다. 이러한 반전부(12)는 풀업 소자(PU) 및 풀다운 소자(PD)를 포함한다. 풀업 소자(PU)는 반전부(12)에 수신된 로우 레벨에 응답하여 하이 레벨을 제공한다. 풀다운 소자(PD)는 반전부(12)에 수신된 하이 레벨에 응답하여 로우 레벨을 제공한다. 풀업 소자(PU) 는 지연기(11)의 출력 신호를 수신하는 게이트, 외부 공급 전압(VDD)을 인가받는 소스, 풀다운 소자(PD)와 연결된 드레인을 포함한다. 풀다운 소자(PD)는 지연기(11)의 출력 신호를 수신하는 게이트, 접지 전압(VSS)과 연결된 소스, 풀업 소자(PU)와 연결된 드레인을 포함한다. 이와 같이, 반전부(12)는 지연기(11)를 통해 수신되는 데이터(Data)의 레벨을 반전시켜, 이후 데이터(Data)의 천이 레벨보다 낮거나 높은 레벨로 조정할 수 있다.
스위칭부(13)는 반전부(12)의 출력단과 연결되며, 테스트 모드 신호(TM_EN)에 응답하여 반전부(12)의 출력 신호를 전송시킨다. 이러한 스위칭부(13)는 인버터(INV) 및 전송 게이트(TR)를 포함한다. 그리하여, 활성화된 하이 레벨의 테스트 모드 신호(TM_EN)를 수신하면 전송 게이트(TR)가 턴온되어 반전부(12)의 출력 신호를 전송시킬 수 있다. 여기서, 테스트 모드 신호(TM_EN)는 MRS(Mode Register Set)나 퓨즈로부터 제공될 수 있으며, 스위칭부(13)를 활성화시키는 인에이블 신호로서 예시한다.
저항부(14)는 스위칭부(13)의 출력단과 연결되는 저항 소자(R)를 포함한다. 한편, 스위칭부(13)가 턴온되면 저항부(14)는 풀업 및 풀다운 소자(PU, PD)의 드레인과 연결되는 것으로 간주할 수 있다. 이로써, 저항 소자(R)는 반전부(12)에서 출력되는 신호의 전류 흐름을 간섭(interference)하는 소자이다. 다시 말하면, 저항부(14)는 반전부(12)에서 제공되는 신호의 레벨을 약화시킨다. 따라서, 저항 소자(R)의 저항 크기는 반전부(12)에서 제공되는 신호의 레벨을 약화시킬 수 있는 소정의 저항 크기를 갖도록 구비할 수 있다.
전술한 바와 같이, 데이터 처리부(20)는 데이터(Data)를 수신하여 필요한 동작을 수행하는 회로부이다. 예를 들어, 반도체 집적 회로의 경우, 데이터 처리부(20)는 리드 동작을 수행하는 데이터 출력 제어부, 또는 라이트 동작을 수행하는 데이터 입력 제어부가 될 수 있다. 즉, 데이터 처리부(20)는 적용하는 회로부에 따라 각각의 기능(function)을 수행하는 다양한 회로부일 수 있다. 다만, 데이터 처리부(20)는 긴 신호 라인 또는 신호 버스를 통해 전송되는 데이터(Data)에 대해 실질적으로 내부 회로에서 필요한 적절한 동작을 수행하는 회로부이면 가능하다.
계속해서 신호 라인 제어 회로(1)의 동작을 설명하기로 한다.
우선, 활성화된 테스트 모드 신호(TM_EN)에 응답하여 스위칭부(13)가 턴온되고, 신호 라인을 통해 전송된 데이터(Data)가 하이 레벨인 경우를 설명하기로 한다.
도 2 를 참조하면, 전송되는 데이터(Data)가 외부 공급 전압(VDD) 레벨의 하이 레벨이므로 노드 a가 하이 레벨로 된다. 데이터 처리부(20)에서는 외부 공급 전압(VDD) 레벨인 하이 레벨의 데이터(Data)에 대해 회로 동작을 수행한다. 한편, 지연기(11)는 이러한 데이터 처리부(20)의 동작 수행 시간만큼 데이터(Data)를 지연시켜 반전부(12)에 제공한다.
도3은 일정 지연 시간이 지난 후 데이터 레벨 조정 부의 동작을 설명하기 위한 회로도이다. 도3에서 데이터(Data)는 신호 구동 블록의 풀업 소자(미도시) 에 의해서 하이 레벨로 구동되고 있는 상태로 예시한다. 따라서, 하이 레벨의 데이터(Data)를 수신한 반전부(12)의 풀다운 소자(PD)가 응답하여 저항 소자(R)을 통하 여 데이터(Data)를 로우 레벨로 구동하고 있다. 최종적인 데이터(Data)의 레벨은 신호 구동 블록의 풀업 소자(미도시)의 구동 능력과 반전부(12) 풀다운 소자(PD)의 구동 능력 및 저항 소자(R)의 저항 값에 의해서 결정된다. 이로써, 외부 공급 전압(VDD)의 레벨보다는 조금 낮은 하이 레벨로 조정될 수 있다.
한편, 신호 라인을 통해 전송된 데이터(Data)가 로우 레벨인 경우를 설명하기로 한다.
도 2 를 참조하면, 전송되는 데이터(Data)가 접지 전압(VSS) 레벨의 로우 레벨이므로 노드 a가 로우 레벨로 된다. 데이터 처리부(20)에서는 접지 전압(VSS) 레벨인 로우 레벨의 데이터(Data)에 대해 회로 동작을 수행한다. 데이터(Data) 처리 동작이 완료되는 소정 시간 이후 로우 레벨의 데이터(Data)를 수신한 반전부(12)의 풀업 소자(PU)가 응답한다.
도4는 일정 지연 시간이 지난 후 데이터 레벨 조정 부의 동작을 설명하기 위한 회로도이다. 도4에서 데이터(Data)는 신호 구동 블록의 풀다운 소자(미도시)에 의해서 로우 레벨로 구동되고 있는 상태로 예시한다. 따라서, 로우 레벨의 데이터(Data)를 수신한 반전부(12)의 풀업 소자(PU)가 응답하여 저항 소자(R)을 통하여 데이터(Data)를 하이 레벨로 구동하고 있다. 최종적인 데이터(Data)의 레벨은 신호 구동 블록의 풀다운 소자(미도시)의 구동 능력과 반전부(12) 풀업 소자(PU)의 구동 능력 및 저항 소자(R)의 저항 값에 의해 결정되어, 접지 전압(VSS)의 레벨보다는 조금 높은 로우 레벨로 조정될 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면, 데이터의 신호 천이시에는 외부 공급 전압(VDD) 또는 접지 전압(VSS) 레벨로 스윙하나, 소정 시간 이후(데이터 처리부(20)의 동작에 필요한 최소 시간)에는 풀 스윙보다는 작은 스윙폭으로 구동하도록 제어할 수 있다. 즉, 데이터 처리부(20)는 외부 공급 전압(VDD) 또는 접지 전압(VSS) 레벨의 데이터(Data)로써 동작 수행을 한다. 이는 통상의 데이터 처리부(20)의 동작을 보장하기 위함이다. 즉, 데이터 처리부(20)의 동작 수행을 하기 위해서는 보다 확실한 로우 레벨, 또는 하이 레벨의 데이터(Data)가 필요하다. 하지만, 데이터 처리부(20)에서의 동작 수행이 안정된 시점 이후에는, 다음(next) 데이터 천이시 풀 스윙 레벨보다는 작은 스윙폭으로 구동시킴으로써 데이터 천이 속도를 고속화하도록 한다.
종래에는, 긴 신호선으로 전송된 데이터(Data) 천이시, 예를 들어 접지 전압(VSS) 레벨부터 외부 공급 전압(VDD)레벨까지 풀 스윙하려면 라이징 타임(rising time) 및 폴링 타임(falling time)이 컸다. 하지만, 본 발명의 일 실시예에 따르면 데이터(Data)를 필요한 동작 회로에서 동작 수행한 소정 시간 이후에는 데이터(Data) 전압 레벨을 후(後) 조정(post- charge)한다. 즉, 데이터 처리부(20)에서의 동작 이후의 대기되는 데이터(Data) 레벨은 외부 공급 전압(VDD)보다는 강하된 레벨로, 접지 전압(VSS)보다는 승압된 레벨로 조정함으로써 데이터(Data) 천이 속도를 개선할 수 있다. 여기서, 대기되는 데이터(Data) 레벨을 2원화 하는 것으로 예시하나 이에 제한되지 않는다. 예를 들어, 대기되는 데이터 레벨을 외부 공급 전압(VDD)과 접지 전압(VSS)의 1/2 전위차 즉, 1/2 VDD (half VDD)의 동일한 레벨로 조정하도록 할 수 있음도 물론 가능하다.
도 5내지 도 6은 이러한 데이터 레벨 조정부(10)가 적용되는 다양한 실시예를 보여주는 블록도들이다.
우선, 도 5는 데이터의 입력 및 출력을 제어하는 반도체 집적 회로의 개념적인 블록도이다.
도 5를 참조하면, 반도체 집적 회로는 데이터 입력부(100), 메모리 셀 블록(200) 및 데이터 출력부(300)를 포함한다.
우선, 데이터 입력부(100)는 데이터 입력 버퍼(110) 및 데이터 입력 제어부(120)를 포함한다. 그리하여, 데이터 입력부(100)는 입력 데이터(Din)를 수신하여 글로벌 라인(GIO)으로 전송한다.
보다 구체적으로, 라이트 시에는 데이터 입출력 패드(DQ 패드)로부터 입력 데이터(Din)가 제공된다. 데이터 입력 버퍼(110)를 통해 입력 데이터(Din)는 데이터 입력 제어부(120)에 제공된다. 도시하지 않았으나, 데이터 입력 제어부(120)는 입력 데이터(Din)를 다중화시키는 멀티플렉서(미도시)를 통해 다수의 입력 드라이버(미도시)에 제공한다. 그리하여, 입력 데이터(Din)는 글로벌 입출력 라인(GIO)에 로딩(loading)된다. 따라서, 입력 데이터(Din)는 메모리 셀 블록(200)의 뱅크(미도시)에 연결된 로컬 입출력 라인(Local IO Line)에 전달되고, 어드레스에 의해 선택된 셀에 쓰여지게 된다.
한편, 메모리 셀 블록(200) 내의 라이트 드라이버 드라이버 제어부(250)는 본 발명의 일 실시예에 따른 데이터 레벨 조정부(10)를 포함한다. 그리하여, 글로벌 입출력 라인(GIO)으로부터 전송된 입력 데이터(Din)의 신호 레벨이 데이터 레벨 조정부(10)에 의해 조정될 수 있다. 입력 데이터(Din)의 신호 레벨이 조정됨으로써 긴 신호선인 글로벌 입출력 라인(GIO)에 의해 전송되는 데이터의 스윙 속도가 개선될 수 있다.
메모리 셀 블록(200)에 라이트 된 데이터를 리드할 경우, 메모리 셀 블록(200)내의 비트 라인 센스 앰프(미도시)에 의해 증폭되고 다시 입출력 센스 앰프 회로부(260)에 의해 증폭되어 글로벌 입출력 라인(GIO)에 데이터를 로딩한다. 이러한 데이터는 데이터 출력 제어부(310)의 파이프 레지스터(미도시)에 전달되어 데이터 출력 버퍼(320)를 경유해 버퍼링됨으로써 입출력 패드(DQ 패드)를 통해 출력 데이터(Dout)가 제공된다. 이 경우에도 데이터 레벨 조정부(10)가 글로벌 입출력 라인(GIO)의 데이터 레벨을 조정하여 풀 스윙 레벨보다는 작은 스윙폭으로 구동하도록 제어한다. 따라서, 로딩이 큰 글로벌 입출력 라인(GIO)의 데이터의 신호 레벨이 조정됨으로써 글로벌 입출력 라인(GIO)의 데이터 스윙 속도가 개선될 수 있다.
도 6은 본 발명의 일 실시예에 따른 데이터 레벨 조정부(10)가 포함된 클럭 신호 회로부의 블록도이다.
클럭 신호 회로부는 클럭 구동부(400) 및 클럭 수신부(500)를 포함한다. 클럭 수신부(500)는 데이터 레벨 조정부(10)를 포함한다. 여기서의 클럭 수신부(500)는 클럭 신호(CLK)를 수신하여 여러 기능을 제어하는 회로부로 예시한다.
전술한 바와 같이, 신호 라인을 통해 전송되는 클럭 신호에 대해서도 동일한 스킴(scheme)을 적용할 수 있다. 즉, 클럭 구동부(400)에서 생성된 클럭 신호(CLK)를 클럭 수신부(500)가 수신한다. 이 경우에도, 데이터 레벨 조정부(10)는 클럭 신 호(CLK) 천이되고 소정 시간 이후에는 천이된 레벨보다 낮거나 높은 레벨로 조정하여 다음의 데이터 천이시 천이 속도를 개선하도록 할 수 있다.
도 7은 종래 및 본 발명의 일 실시예에 따른 데이터 천이시의 전압 레벨을 나타낸 파형도이다.
종래(○1)의 데이터는 로우 레벨은 접지 전압(VSS) 레벨을, 하이 레벨은 외부 공급 전압(VDD) 레벨을 갖는다. 그리하여, 데이터 천이시에는 로우 레벨에서 하이 레벨로, 또는 하이 레벨에서 로우 레벨로 풀 스윙 하였다. 따라서, 풀 스윙으로 데이터 천이시 라이징 타임(tr1; rising time) 및 폴링 타임(tf1; falling time)이 컸다.
하지만 본 발명의 일 실시예(○2)에 따른 데이터는 접지 전압(VSS)보다는 높은 레벨(여기서는 제 1 레벨이라고 도시함)로 대기하고 있다가, 외부 공급 전압(VDD) 레벨로 천이한다. 이때, 데이터는 데이터 처리부(도 2의 20 참조)에서 데이터를 처리하는 동안의 소정 구간 동안은 외부 공급 전압(VDD)레벨을 유지한다. 소정 시간 이후에는 외부 공급 전압(VDD)보다는 낮은 레벨(여기서는 제 2 레벨이라고 도시함)로 대기하도록 한다. 다시 데이터가 로우 레벨로 천이시, 데이터를 처리하는 동안의 소정 구간 동안은 접지 전압(VSS)레벨을 유지한다. 소정 시간 이후에는 접지 전압(VSS)보다는 높은 제 1 레벨로 대기하도록 한다. 따라서, 본 발명의 일 실시예에 따른 데이터 천이되는 스윙폭은 종래보다 작은 스윙폭을 가짐을 알 수 있다. 이로써, 종래보다는 천이하는 스윙폭이 작으므로 데이터의 천이시 라이징 타임(tr2) 및 폴링 타임(tf2)이 고속화된다. 도 7에 도시된 바와 같이 종래보다 본 발명의 일 실시예에 따른 데이터 천이 동작의 라이징 타임(△tr) 및 폴링 타임(△tf)만큼 개선됨을 알 수 있다.
여기서는 제 1 레벨과 제 2 레벨을 각각 다른 소정의 전압을 갖는 것으로 예시하였다. 그러나, 전술한 바와 같이, 제 1 레벨과 제 2 레벨이 예를 들어, 1/2 VDD 레벨의 동일한 레벨일 수도 있음은 물론이다.
이와 같이, 본 발명의 일 실시예에 따르면, 테스트 모드가 활성화 되는 구간 동안, 신호 라인을 통해 데이터 전송시, 데이터 천이하는 소정 구간 동안은 천이된 레벨을 유지한다. 소정 시간 이후에는 데이터의 천이 레벨보다는 낮거나 높은 레벨로 상기 데이터의 레벨을 조정한다. 예를 들어, 데이터가 외부 공급 전압 레벨로 천이되면 상기 외부 공급 전압보다는 강하된 레벨로 조정하고, 데이터가 접지 전압 레벨로 천이되면 상기 접지 전압보다는 승압된 레벨로 조정할 수 있다. 다시 말하면, 데이터의 천이시에는 외부 공급 전압 또는 접지 전압 레벨로 천이되되, 천이되는 스윙폭이 외부 공급 전압과 접지 전압의 전위차인 풀 스윙폭보다 작은 스윙폭으로 천이되도록 제어할 수 있다. 이로써, 데이터 천이 속도가 개선되고, 천이되는 스윙폭이 작아짐으로 인하여 과도한 전류가 흐르는 것을 방지할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부 터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 신호 라인 제어 회로의 블록도,
도 2는 도 1에 따른 상세한 회로도,
도 3 및 도 4는 데이터의 전압 레벨에 따른 신호 라인 제어 회로의 동작 설명을 나타내는 등가 회로도,
도 5 및 도 6은 도 1에 따른 신호 라인 제어 회로가 적용된 다른 실시예들의 블록도, 및
도 7은 종래 및 본 발명의 일 실시예에 따른 데이터의 전압 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 데이터 레벨 조정부 11 : 지연기
12 : 반전부 13 : 스위칭부
14 : 저항부 20 : 데이터 처리부

Claims (21)

  1. 초기 제공된 입력 데이터를, 소정 시간 후에 외부 공급 전압보다는 낮고 접지 전압 보다는 높은 레벨로 전압 조정하여, 초기 레벨과는 다른 레벨의 상기 입력 데이터를 제공하는 데이터 레벨 조정부를 포함하는 신호 라인 제어 회로.
  2. 제 1항에 있어서,
    상기 데이터 레벨 조정부는,
    상기 입력 데이터 천이시, 상기 데이터를 상기 소정 시간 지연시키는 지연기;
    상기 지연기의 출력 신호를 반전 시키는 반전부;
    상기 반전부의 출력 신호를 전송하는 스위칭부; 및
    상기 스위칭부의 출력단과 연결되는 저항부를 포함하는 신호 라인 제어 회로.
  3. 제 2항에 있어서,
    상기 지연기는 상기 소정 시간을 만족시키도록 복수의 지연 소자를 포함하는 신호 라인 제어 회로.
  4. 제 2항에 있어서,
    상기 반전부는,
    상기 반전부에 수신되는 로우 레벨의 신호에 응답하는 풀업 소자; 및
    상기 반전부에 수신되는 하이 레벨의 신호에 응답하는 풀다운 소자를 포함하는 신호 라인 제어 회로.
  5. 제 2항에 있어서,
    상기 스위칭부는 테스트 모드 신호에 응답하여 턴온되는 신호 라인 제어 회로.
  6. 제 2항에 있어서,
    상기 저항부는 상기 반전부의 출력 신호의 전류 흐름을 간섭(interference)하는 신호 라인 제어 회로.
  7. 입력 데이터를 일정 시간동안 외부 공급 전압 또는 접지 전압으로 유지시키다가 소정 시간 후에 상기 입력 데이터의 스윙폭을 상기 외부 공급 전압보다는 낮고 상기 접지 전압 보다는 높은 레벨 사이에서 스윙하도록 조정하는 데이터 레벨 조정부를 포함하는 신호 라인 제어 회로.
  8. 제 7항에 있어서,
    상기 데이터 레벨 조정부는,
    상기 입력 데이터 천이시, 상기 데이터를 소정 시간 지연시키는 지연기;
    상기 지연기의 출력 신호를 반전 시키는 반전부;
    상기 반전부의 출력 신호를 전송하는 스위칭부; 및
    상기 스위칭부의 출력단과 연결되는 저항부를 포함하는 신호 라인 제어 회로.
  9. 제 8항에 있어서,
    상기 지연기는 상기 소정 시간을 만족시키도록 복수의 지연 소자를 포함하는 신호 라인 제어 회로.
  10. 제 8항에 있어서,
    상기 반전부는,
    상기 반전부에 수신되는 로우 레벨의 신호에 응답하는 풀업 소자; 및
    상기 반전부에 수신되는 하이 레벨의 신호에 응답하는 풀다운 소자를 포함하는 신호 라인 제어 회로.
  11. 제 8항에 있어서,
    상기 스위칭부는 테스트 모드 신호에 응답하여 턴온되는 신호 라인 제어 회로.
  12. 제 8항에 있어서,
    상기 저항부는 상기 반전부의 출력 신호의 전류 흐름을 간섭(interference)하는 신호 라인 제어 회로.
  13. 입력 데이터가 일정 시간동안 외부 공급 전압 레벨로 제공되면 소정 시간 후에 상기 입력 데이터를 상기 외부 공급 전압보다 강하된 레벨로 조정하여 유지하고, 상기 입력 데이터가 상기 일정 시간동안 접지 전압 레벨로 제공되면 상기 소정 시간 후에 상기 입력 데이터를 상기 접지 전압보다 승압된 레벨로 조정하여 유지하는 데이터 레벨 조정부를 포함하는 신호 라인 제어 회로.
  14. 제 13항에 있어서,
    상기 데이터 레벨 조정부는,
    상기 입력 데이터 천이시, 상기 데이터를 상기 소정 시간 지연시키는 지연기;
    상기 지연기의 출력 신호를 반전 시키는 반전부;
    상기 반전부의 출력 신호를 전송하는 스위칭부; 및
    상기 스위칭부의 출력단과 연결되는 저항부를 포함하는 신호 라인 제어 회로.
  15. 제 14항에 있어서,
    상기 지연기는 상기 소정 시간을 만족시키도록 복수의 지연 소자를 포함하는 신호 라인 제어 회로.
  16. 제 14항에 있어서,
    상기 반전부는,
    상기 반전부에 수신되는 로우 레벨의 신호에 응답하는 풀업 소자; 및
    상기 반전부에 수신되는 하이 레벨의 신호에 응답하는 풀다운 소자를 포함하는 신호 라인 제어 회로.
  17. 제 14항에 있어서,
    상기 스위칭부는 테스트 모드 신호에 응답하여 턴온되는 신호 라인 제어 회로.
  18. 제 14항에 있어서,
    상기 저항부는 상기 반전부의 출력 신호의 전류 흐름을 간섭(interference)하는 신호 라인 제어 회로.
  19. 일정 시간동안 입력 데이터 제공시, 소정 시간 동안은 제공된 레벨을 유지하는 단계; 및
    상기 소정 시간 이후에 상기 입력 데이터의 레벨은 초기에 제공된 상기 입력 데이터의 레벨보다는 낮거나 높은 레벨로 상기 입력 데이터의 전압 레벨을 조정하는 단계를 포함하는 신호 라인 제어 회로의 제어 방법.
  20. 제 19항에 있어서,
    상기 입력 데이터의 레벨을 조정하는 단계는, 상기 데이터가 외부 공급 전압 레벨로 제공되면 상기 외부 공급 전압보다는 강하된 레벨로 조정하는 신호 라인 제어 회로의 제어 방법.
  21. 제 19항에 있어서,
    상기 입력 데이터의 레벨을 조정하는 단계는, 상기 입력 데이터가 접지 전압 레벨로 제공되면 상기 접지 전압보다는 승압된 레벨로 조정하는 신호 라인 제어 회로의 제어 방법.
KR1020070115477A 2007-11-13 2007-11-13 신호 라인 제어 회로 및 그의 제어 방법 KR100951658B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070115477A KR100951658B1 (ko) 2007-11-13 2007-11-13 신호 라인 제어 회로 및 그의 제어 방법
US12/170,206 US8225417B2 (en) 2007-11-13 2008-07-09 Circuit for controlling signal line transmitting data and method of controlling the same
TW097129735A TWI397919B (zh) 2007-11-13 2008-08-05 控制信號線傳輸資料之電路及其控制方法
JP2008282606A JP2009124704A (ja) 2007-11-13 2008-10-31 データを伝送する信号ラインの制御回路及びその制御方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070115477A KR100951658B1 (ko) 2007-11-13 2007-11-13 신호 라인 제어 회로 및 그의 제어 방법

Publications (2)

Publication Number Publication Date
KR20090049278A KR20090049278A (ko) 2009-05-18
KR100951658B1 true KR100951658B1 (ko) 2010-04-07

Family

ID=40623578

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070115477A KR100951658B1 (ko) 2007-11-13 2007-11-13 신호 라인 제어 회로 및 그의 제어 방법

Country Status (4)

Country Link
US (1) US8225417B2 (ko)
JP (1) JP2009124704A (ko)
KR (1) KR100951658B1 (ko)
TW (1) TWI397919B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140137569A (ko) * 2013-05-23 2014-12-03 에스케이하이닉스 주식회사 반도체 장치
KR102032230B1 (ko) * 2013-08-01 2019-10-16 에스케이하이닉스 주식회사 반도체 장치
KR102694728B1 (ko) * 2022-07-18 2024-08-13 주식회사 피델릭스 전송 데이터 신호의 스윙폭을 감소하여 전류 소모를 저감하는 반도체 메모리 장치의 데이터 전송 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030078310A (ko) * 2002-03-29 2003-10-08 주식회사 하이닉스반도체 출력신호폭을 조절하기 위한 입력버퍼를 구비한 반도체 장치

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04363912A (ja) * 1991-06-04 1992-12-16 Sony Corp バッファ回路
JPH08106783A (ja) 1994-10-04 1996-04-23 Fujitsu Ltd 信号線制御回路及び半導体集積回路装置
US5701090A (en) * 1994-11-15 1997-12-23 Mitsubishi Denki Kabushiki Kaisha Data output circuit with reduced output noise
JPH0955651A (ja) * 1995-08-15 1997-02-25 Toshiba Corp 論理回路
JP2743878B2 (ja) * 1995-08-30 1998-04-22 日本電気株式会社 入力バッファ回路
JPH09214315A (ja) * 1996-02-08 1997-08-15 Toshiba Corp 出力バッファ、半導体集積回路、及び出力バッファの駆動能力調整方法
JPH11112297A (ja) * 1997-10-06 1999-04-23 Nec Corp ラッチ回路及びこのラッチ回路を有する半導体集積回路
US6097230A (en) * 1997-12-08 2000-08-01 Texas Instruments Deutschland Gmbh Clock-independent latch setup-and-hold time in a combined D-type latch and flip-flop
JP3076300B2 (ja) * 1998-04-20 2000-08-14 日本電気アイシーマイコンシステム株式会社 出力バッファ回路
JP3789251B2 (ja) * 1999-04-08 2006-06-21 Ｎｅｃエレクトロニクス株式会社 レジスタ回路及びラッチ回路
JP3530422B2 (ja) * 1999-06-16 2004-05-24 Ｎｅｃエレクトロニクス株式会社 ラッチ回路とレジスタ回路
JP2001036400A (ja) * 1999-07-23 2001-02-09 Oki Electric Ind Co Ltd 縦続接続型インバータ回路及びリミティングアンプ
TW546615B (en) * 2000-11-22 2003-08-11 Hitachi Ltd Display device having an improved voltage level converter circuit
JP3866594B2 (ja) * 2002-03-15 2007-01-10 Ｎｅｃエレクトロニクス株式会社 遅延回路と半導体記憶装置及び半導体記憶装置の制御方法
JP3635466B2 (ja) * 2002-09-30 2005-04-06 日本テキサス・インスツルメンツ株式会社 レベルシフト回路
KR100486301B1 (ko) * 2003-01-27 2005-04-29 삼성전자주식회사 전력 소비를 감소시키는 종단 회로.
US6724224B1 (en) * 2003-04-07 2004-04-20 Pericom Semiconductor Corp. Bus relay and voltage shifter without direction control input
US6825691B1 (en) * 2003-06-05 2004-11-30 International Business Machines Corporation Apparatus and method for a radiation resistant latch with integrated scan
JP3984222B2 (ja) * 2003-12-15 2007-10-03 株式会社東芝 信号レベル変換回路
EP1638142A3 (en) 2004-09-20 2006-09-13 Samsung Electronics Co.,Ltd. SRAM cell with stacked thin-film transistors
KR100930408B1 (ko) * 2008-01-18 2009-12-08 주식회사 하이닉스반도체 입력회로를 가지는 반도체 집적회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030078310A (ko) * 2002-03-29 2003-10-08 주식회사 하이닉스반도체 출력신호폭을 조절하기 위한 입력버퍼를 구비한 반도체 장치

Also Published As

Publication number Publication date
TW200921695A (en) 2009-05-16
KR20090049278A (ko) 2009-05-18
TWI397919B (zh) 2013-06-01
JP2009124704A (ja) 2009-06-04
US8225417B2 (en) 2012-07-17
US20090122621A1 (en) 2009-05-14

Similar Documents

Publication Publication Date Title
JP4326919B2 (ja) オンチップｄｃ電流消耗を最小化できるｏｄｔ回路とｏｄｔ方法及びそれを具備するメモリ装置を採用するメモリシステム
KR100543915B1 (ko) 메모리소자의 데이터 입력장치
KR100605590B1 (ko) 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100500921B1 (ko) 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
CN111433849A (zh) 用于存储器装置的连续写入操作的间隙检测
US7986569B2 (en) Semiconductor device
US7595663B2 (en) Interface circuit
KR20110111218A (ko) 온-다이 터미네이션 회로, 데이터 출력 버퍼 및 반도체 메모리 장치
KR100684904B1 (ko) 온 다이 종단 회로를 포함한 반도체 메모리 장치 및 그것의온 다이 종단 방법
KR20040022905A (ko) 글로벌 입출력(ｇｉｏ) 라인에 리피터를 구비하는 반도체메모리 장치
CN110299910B (zh) 数据传输器件和包括数据传输器件的半导体器件
KR100668755B1 (ko) 반도체 장치
KR100951658B1 (ko) 신호 라인 제어 회로 및 그의 제어 방법
US7668036B2 (en) Apparatus for controlling GIO line and control method thereof
JP2004135098A (ja) 出力データのスルーレート制御方式
US8754688B2 (en) Signal output circuit and semiconductor device including the same
KR20120044668A (ko) 반도체 메모리 장치 및 그를 포함하는 반도체 시스템
JP2011135436A (ja) 半導体装置
US20060115016A1 (en) Methods and apparatus for transmitting and receiving data signals
US7834675B2 (en) Clock control circuit and semiconductor memory device using the same
KR100862314B1 (ko) 반도체 메모리 소자
US11900982B2 (en) Semiconductor device
KR100337205B1 (ko) 데이타 센스앰프 구동장치
US10586574B2 (en) Word line cache mode
KR100826644B1 (ko) 컬럼선택신호의 펄스폭 조절 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130225

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee