KR20030078310A - 출력신호폭을 조절하기 위한 입력버퍼를 구비한 반도체 장치 - Google Patents

출력신호폭을 조절하기 위한 입력버퍼를 구비한 반도체 장치 Download PDF

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Abstract

본 발명은 입력신호를 전달받아 보다 고속으로 전달하며, 출력신호의 스윙폭을 줄여 파워바운싱 문제를 해결한 입력버퍼를 구비한 반도체 장치를 제공하기 위한 것으로, 이를 위한 본 발명은 전원전압 레벨 또는 접지전원 레벨를 가지는 입력신호를 기준신호와 비교하여 상기 전원전압 레벨보다는 작고 상기 접지전원 레벨보다는 큰 레벨의 출력신호로 변환하기 위한 입력버퍼 수단; 상기 입력버퍼 수단의 출력신호를 소정의 시간동안 지연시키기 위한 딜레이수단; 및 상기 딜레이부의 출력신호를 입력받아 상기 전원전압 레벨 또는 접지전원 레벨를 가지는 신호로 변환하여 출력하기 위한 센스앰프수단을 구비하는 것을 반도체 장치가 제공된다.

Description

출력신호폭을 조절하기 위한 입력버퍼를 구비한 반도체 장치{Semiconductor device with input buffer for controlling output signal width}
본 발명은 반도체 장치에 관한 것으로, 특히 입력되는 신호의 폭을 조절하여출력하는 입력버퍼를 구비한 반도체 장치에 관한 것이다.
일반적으로 반도체 칩에서는 외부에서 입력되는 신호의 레벨이 하이레벨 또는 로우레벨인지를 인식하는 버퍼 회로를 사용한다. 이러한 버퍼 회로는 CMOS 인버터 방식의 입력 버퍼와 차동 타입의 입력 버퍼등의 방식이 사용되고 있다.
CMOS 인버터 방식의 입력 버퍼는 트랜지스터의 문턱전압을 이용하여 DRAM 외부에서 입력되는 신호의 레벨이 하이 또는 로우인지를 인식하는 방식이고, 차동 타입의 입력 버퍼는 내부에서 만들어지는 기준전압(VREF)을 기준으로 하여 하이 또는로우인지를 인식하는 방식이다.
도1은 종래기술에 의한 입력버퍼를 구비한 반도체 장치를 회로도이다.
도1을 참조하여 살펴보면, 종래의 입력버퍼를 구비한 반도체 장치는 기준신호(Vref)와 입력신호(Data)의 차이를 감지하여 출력하는 입력버퍼부(10)와, 입력버퍼부(10)의 출력신호를 지연시켜 출력하는 딜레이부(20)와, 딜레이부(20)의 출력에 따라 두 입력신호(A,/A)의 신호차를 감지 증폭하여 출력하는 센스앰프부(30)로 구성된다.
입력버퍼부(10)는 기준신호(Vref)와 입력신호(Data)를 게이트로 각각 입력받는 앤모스트랜지스터(MN1,MN2)와, 인에블신호(enable)를 반전하여 게이트로 입력받으며 일측이 앤모스트랜지스터(MN1,MN2)의 일측에 공통으로 연결되고, 타측이 접지전원 공급단과 연결된 앤모스트랜지스터(MN3)와, 전원전압 공급단과 앤모스트랜지스터(MN1)의 타측을 연결하며 게이트가 앤모스트랜지스터(MN1)의 타측에 다이오드 접속된 피모스트랜지스터(MP2)와, 전원전압 공급단과 앤모스트랜지스터(MN2)의 타측을 연결하며 피모스트랜지스터(MP2)와 전류미러를 형성하는 피모스트랜지스터(MP3)와, 게이트로 반전된 인에블신호(enable)를 입력받으며 전원전압 공급단과 앤모스트랜지스터(MN1)의 타측을 연결하는 피모스트랜지스터(MP1)와, 게이트로 반전된 인에블신호(enable)를 입력받으며 전원전압 공급단과 앤모스트랜지스터(MN2)의 타측을 연결하는 피모스트랜지스터(MP4)로 구성된다.
딜레이부(20)은 입력버퍼부(10)의 출력신호(dn)를 입력받아 반전시키는 인버터(I2)와, 인버터(I2)의 출력을 반전하여 센스앰프(30)의 제2 출력신호(/lat_in)로 출력하는 인버터(I11)와, 인버터(I11)의 출력을 반전하여 센스앰프(30)의 제1 출력신호(lat_in)로 출력하는 인버터(I12)와, 인버터(I2)의 출력을 지연시켜 출력하기 위해 인버터(I2)의 출력과 인버터(I11)의 입력에 연결된 인버터 체인(I3 ~ I10)과, 지연시키는 값을 조정하기 위해 인버터(I2)의 출력과 인버터(I11)의 입력에 연결된 스위치(S1)와, 인버터(I10)의 출력과 인버터(I11)의 입력에 연결된 스위치(S8)와, 인버터(I4,I6,I8)의 출력과 노드(N1)를 각각 연결하는 스위치(S2,S4,S6)와, 인버터(I5)의 출력과 접지전원 공급단에 스위치(S3,S9)를 통해 각각 연결된 캐패시터(C1,C2)와, 인버터(I7)의 출력과 접지전원공급단에 스위치(S5,S10)를 통해 각각 연결된 캐패시터(C3,C4)와, 인버터(I9)의 출력과 접지전원 공급단에 스위치(S7,S11)를 통해 각각 연결된 캐패시터(C1,C2)로 구성된다.
센스앰프부(30)는 딜레이부(20)의 제1 및 제2 출력신호(lat_in,/lat_in)를 게이트로 각각 입력받는 앤모스트랜지스터(MN5,MN6)와, 앤모스트랜지스터(MN5,MN6)의 일측과 접지전원 공급단을 연결하며 게이트로 클럭신호(clk)를 입력받는 앤모스트랜지스터(MN7)와, 전원전압 공급단과 앤모스트랜지스터(MN5,MN6)의 타측과 연결된 래치부(31)와, 래치부(31)의 출력노드(N2,N3)를 프리차지하기 위해 게이트로 클럭신호를 입력받으며 전원전압 공급단과 래치부(31)의 출력노드(N2,N3)를 각각 연결하는 피모스트랜지스터(MP5,MP6)와, 게이트로 클럭신호(clk)를 입력받으며 래치부(31)의 출력노드(N2,N3)를 연결하는 피모스트랜지스터(MP7)와 노드(N2,N3)의 전압 레벨을 반전하여 출력하는 인버터(I13,I14)로 구성된다.
래치부(31)는 게이트가 노드(N2)에 연결되고 일측으로 전원전압공급단에 연결되고 타측으로 노드(N3)과 연결된 피모스트랜지스터(MP9)와, 게이트가 노드(N3)에 연결되고 일측으로 전원전압 공급단과 연결되고 타측으로 노드(N2)과 연결된 피모스트랜지스터(MP8)와, 게이트가 노드(N2)에 연결되고 노드(N3)와 앤모스트랜지스터(MN6)의 타측을 연결하는 앤모스트랜지스터(MN4)와, 게이트가 노드(N3)에 연결되고 노드(N2)와 앤모스트랜지스터(MN6)의 타측을 연결하는 앤모스트랜지스터(MN4)로 구성된다.
이하 도1에 도시된 반도체 장치의 동작에 대해서 설명한다.
먼저, 입력버퍼부(10)의 인에이블신호(enable)가 디스에이블 상태일 때, 즉 하이 상태일 때에는 피모스트랜지스터(MP1,MP4)는 턴온상태이고, 앤모스트랜지스터(MN3)는 턴오프상태이어서 입력신호(Data)에 상관없이 출력은 일정한 상태이다.
이후, 인에이블 신호(enable)가 로우로 입력되면, 피모스트랜지스터(MP1,MP4)는 턴오프상태로 되고, 앤모스트랜지스터(MN3)는 턴온상태로 된다. 이 때 입력버퍼부(10)의 기준신호(Vref)에 일정한 전압이 입력된 상태에서, 입력신호(Data)가 기준신호(Vref)보다 큰 전압이 입력되면 출력신호(dn)는 로우로 출력되고, 입력신호(Data)가 기준신호(Vref)보다 작은 전압이 입력되면 출력신호(dn)는 하이로 출력된다.
딜레이부(20)는 입력버퍼부(10)의 출력(dn)을 입력받아 소정의 지연시간동안 지연시킨 다음 센스앰프부(30)로 출력신호(lat_in,/lat_in)를 보낸다. 여기서 지연시간의 조정은 스위치(S1~ S11)에 의해 조정된다.
통상적인 동기식 디램에서는 입력클럭은 클럭드라이버등의 소자로 인해 지연시간을 가지고 디랩내부로 입력되고, 데이터 신호는 지연시간 없이 바로 입력되기 때문에 타이임에서 차이가 난다. 여기서 차동비교부(10)와 센스앰프부(30) 사이에 딜레이부(20)를 구비한 것은 지연시간을 가지는 클럭신호와 지연시간을 가지지 않은 데이터 신호와의 타이밍 조절을 위한 것이다.
계속해서 센스앰프부(30)에서는 클럭신호(clk)가 로우일 때에는 피모스트랜지스터(MP5,MP6)에 턴온되어 노드(N2,N3)가 전원전압으로 프리차지되고, 클럭신호(clk)가 하이일 때에는 앤모스트랜지스터(MN7)가 턴온되어 센싱동작을 하게 된다.
그러나, 전술한 입력버퍼는 차동비교부(10)에서 입력신호(Data)를 입력받아 CMOS 래벨, 즉 전원전압 레벨 또는 접지전압 레벨로 출력하기 때문에 차동비교부(10)의 출력신호(dn)의 스윙폭이 큰 관계로 데이터의 전달 속도가 느려지고, 파워 바운싱(Power bouncing)이 발생한다. 파워 바운싱(Power bouncing)에의한 전류 변화량이 크기 때문에 입력신호(Data)를 입력받는 차동비교부(10)의 동작마진이 줄어드는 문제점이 발생한다.
본 발명은 입력신호를 전달받아 보다 고속으로 전달하며, 출력신호의 스윙폭을 줄여 파워바운싱 문제를 해결한 입력버퍼를 구비한 반도체 장치를 제공함을 목적으로 한다.
도1은 종래기술에 의한 입력버퍼를 구비한 반도체 장치를 나타내는 회로도.
도2는 본 발명의 바람직한 실시예에 따른 입력버퍼를 구비한 반도체 장치를 나타내는 회로도.
* 도면의 주요 부분에 대한 부호설명
R1 ~ R10 : 저항
IN1 ~ IN3 : 인버터
MP1 ~ MP5 : 피모스 트랜지스터
MN1 ~ MN18 : 앤모스 트랜지스터
상기의 목적을 달성하기 위한 본 발명은 전원전압 레벨 또는 접지전원 레벨를 가지는 입력신호를 기준신호와 비교하여 상기 전원전압 레벨보다는 작고 상기 접지전원 레벨보다는 큰 레벨의 출력신호로 변환하기 위한 입력버퍼 수단; 상기 입력버퍼 수단의 출력신호를 소정의 시간동안 지연시키기 위한 딜레이수단; 및 상기 딜레이부의 출력신호를 입력받아 상기 전원전압 레벨 또는 접지전원 레벨를 가지는 신호로 변환하여 출력하기 위한 센스앰프수단을 구비하는 것을 반도체 장치가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 바람직한 실시예에 따른 입력버퍼를 구비한 반도체 장치를 나타내는 회로도이다.
도2를 참조하여 살펴보면, 본 실시예에 따른 입력버퍼를 구비한 반도체 장치는 전원전압 레벨 또는 접지전원 레벨를 가지는 입력신호(Data)를 기준신호(Vref)와 비교하여 전원전압 레벨보다는 작고 접지전원 레벨보다는 큰 레벨의 출력신호(A,/A)로 변환하기 위한 입력버퍼부(100)와, 입력버퍼부의 출력신호를 소정의 시간동안 지연시키기 위한 딜레이부(200)와, 딜레이부(200)의 출력신호(lat_in,/lat_in)를 입력받아 전원전압 레벨 또는 접지전원 레벨를 가지는 신호로 변환하여 출력하기 위한 센스앰프부(300)로 이루어진다.
입력버퍼부(100)는 입력신호(Data) 및 기준신호(Vref)를 입력받는 차동입력부(110)와, 입력신호(Data) 및 기준신호(Vref)에 따라 전원전압 레벨보다는 작고 접지전원 레벨보다는 큰 레벨의 출력신호(A,/A)로 조절하기 위한 부하단(120)과, 차동입력부(110)의 옵셋 전류량을 정하는 전류원(130)으로 구성된다.
차동입력부(110)는 부하단(120)과 전류원(130)을 연결하며 게이트로 입력신호(Data)를 입력받는 제1 모스트랜지스터(MN2)와 부하단(120)과 전류원(130)을 연결하며 게이트로 기준신호(Vref)를 입력받는 제2 모스트랜지스터(MN1)로 구성된다.
부하단(120)은 전원전압 공급단과 제1 및 제 2 모스트랜지스터(MN2,MN1)의 일측에 각각 연결된 제1 및 제2 저항(R1,R2)로 구성된다.
전류원(130)은 일정한 바이어스 전류(Ibias)를 입력받아 전압을 분배하며 게이트로 반전된 인에이블 신호(enable)를 입력받는 모스트랜지스터(MP3,MN4)와, 모스트랜지스터(MP3,MN4)에 의해 분배된 전압을 게이트로 입력받으며 일측이 제1 및 제2 모스트랜지스터(MN2,MN1)의 타측과 공통으로 접속되고, 타측은 접지전원 공급단과 접속된 앤모스 트랜지스터(MN5)로 구성된다.
딜레이부(200)는 신호를 입력받아 단위지연시간만큼 지연시시키기 위한 다수개의 단위딜레이(221,222,223,224,224)와, 입력버퍼부(100)의 출력신호(A,/A)가 소정의 지연시간을 가지고 센스앰프부(300)로 출력(lat_in,/lat_in)되도록 하기 위해 입력버퍼부(100)의 출력과 센스앰프(300)의 입력사이에 다수개의 단위딜레이(221,222,223,224,224)를 선택적으로 연결하는 스위치부(220)로 구성된다.
센스앰프부(300)는 딜레이부(200)의 출력신호(lat_in,/lat_in)를 게이트로 각각 입력받는 앤모스트랜지스터(MN16,MN17)와, 앤모스트랜지스터(MN16,MN17)의 일측과 접지전원 공급단을 연결하며 게이트로 클럭신호(clk)를 입력받는 앤모스트랜지스터(MN18)와, 전원전압 공급단과 앤모스트랜지스터(MN16,MN17)의 타측과 연결된 래치부(310)와, 래치부(310)의 출력노드(N2,N3)를 프리차지하기 위해 게이트로 클럭신호를 입력받으며 전원전압 공급단과 래치부(310)의 출력노드(N2,N3)를 각각 연결하는 피모스트랜지스터(MP2,MP3)와, 게이트로 클럭신호(clk)를 입력받으며 래치부(310)의 출력노드(N2,N3)를 연결하는 피모스트랜지스터(MP1)와 노드(N2,N3)의 전압 레벨을 반전하여 출력하는 인버터(IN2,IN3)로 구성된다.
이하 도2를 참조하여 전술한 실시예에 따른 입력버퍼를 구비한 반도체 장치의 동작을 설명한다.
먼저, 입력버퍼부(100)의 인에이블신호(enable)가 디스에이블 상태일 때, 즉 하이 일 때일 때에는 앤모스트랜지스터(MN3,MN4)가 턴 오프가 되어, 앤모스트랜지스터(MN5)가 턴오프가 되어 입력버퍼부(100)는 디스에이블 상태이다.
이어서, 인에이블 신호(enable)가 로우로 입력되면, 피모스트랜지스터(MP3,MP4)는 턴온상태가 되어, 앤모스트랜지스터(MN5)는 턴온상태로 된다.
이 때 입력버퍼부(100)의 기준신호(Vref)에 일정한 전압이 입력된 상태에서, 입력신호(Data)에 따라 출력신호(A,/A)가 출력된다. 이 때 통상적으로 입력신호(Data)는 CMOS 레벨, 즉 접지전압 또는 전원전압 레벨로 입력되는데 입력버퍼부(100)의 출력신호(A,/A)는 이보다 적은 스윙을 가지는 로우스윙의 레벨로 출력된다.
딜레이부(200)는 입력버퍼부(100)의 출력(dn)을 입력받아 소정의 지연시간동안 지연시킨 다음 센스앰프부(300)로 출력신호(lat_in,/lat_in)를 보낸다. 여기서 지연시간의 조정은 스위치부(220)의 스위치(S1~ S11)에 의해 조정된다. 예컨대 스위치부(220)의 스위치(S3,S4,S5,S6)가 턴온되어 있고, 나머지 스위치는 턴오프되어 있다면 딜레이부(200)의 제1 및 제2 단위딜레이(221, 222)까지 입력버퍼부(100)와 연결되어, 입력버퍼부(100)의 출력신호(A,/A)는 제1 및 제2 단위딜레이에 해당하는 지연시간을 가지고 센스앰프부(300)로 출력된다.
계속해서 센스앰프부(30)에서는 클럭신호(clk)가 로우일 때에는 피모스트랜지스터(MP2,MP3)에 턴온되어 노드(N2,N3)가 전원전압으로 프리차지되고,클럭신호(clk)가 하이일 때에는 앤모스트랜지스터(MN18)가 턴온되어 센싱동작을 하여 된다. 여기서는 딜레이부(200)의 출력신호(lat_in,/lat_in)가 CMOS레벨 보다는 작은 스윙폭을 가지더라도, 출력되는 신호(Vout, /Vout)는 CMOS레벨의 출력을 가지게 된다.
따라서 CMOS레벨을 가지고 데이터가 입력버퍼부(100)로 입력되도라도 내부적으로는 CMOS레벨보다는 스윙폭을 가지고 신호가 전달되고, 센스앰프부(300)에서 신호가 최종적으로 출력될 때에는 CMOS레벨로 출력되기 때문에 보다 고속으로 데이터를 전달할 수 있으며, 또한 파워 바운싱을 줄일 수 있다.
결국 전술한 입력버퍼에 의해 CMOS 레벨로 입력되는 신호의 폭을 CMOS 레벨 보다 작은 스윙폭을 가지는 신호로 전환하여 전달함으로서 데이터의 전달 스피드와 파워 바운신을 줄일 수 있으며, 이에 따라 입력신호의 타이밍 마진을 개선시킬 수있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 입력버퍼로 인해 파워바운싱을 줄이고 보다 고속으로 신호 전달이 가능해짐으로서 반도체 장치의 성능을 향상시킬 수 있다.

Claims (6)

  1. 전원전압 레벨 또는 접지전원 레벨를 가지는 입력신호를 기준신호와 비교하여 상기 전원전압 레벨보다는 작고 상기 접지전원 레벨보다는 큰 레벨의 출력신호로 변환하기 위한 입력버퍼 수단;
    상기 입력버퍼 수단의 출력신호를 소정의 시간동안 지연시키기 위한 딜레이수단;
    상기 딜레이수단의 출력신호를 입력받아 상기 전원전압 레벨 또는 접지전원 레벨를 가지는 신호로 변환하여 출력하기 위한 센스앰프수단
    을 구비하는 것을 반도체 장치.
  2. 제 1 항에 있어서,
    입력버퍼 수단은
    상기 입력신호 및 상기 기준신호를 입력받는 차동입력부;
    상기 입력신호 및 상기 기준신호에 따라 상기 전원전압 레벨보다는 작고 상기 접지전원 레벨보다는 큰 레벨의 출력신호로 조절하기 위한 부하단; 및
    상기 차동입력부의 옵셋 전류량을 결정하는 전류원을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 차동입력부는
    상기 부하단과 상기 전류원을 연결하며 게이트로 상기 입력신호를 입력받는 제1 모스트랜지스터; 및
    상기 부하단과 상기 전류원을 연결하며 게이트로 상기 기준신호를 입력받는 제2 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 부하단은
    전원전압 공급단과 상기 제1 및 제 2 모스트랜지스터의 일측에 각각 연결된 제1 및 제2 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 전류원은
    일정한 바이어스 전류를 입력받아 전압을 분배하는 전압분배수단; 및
    상기 전압분배수단의 출력을 게이트로 입력받으며 일측이 상기 제1 및 제2 모스트랜지스터의 타측과 공통으로 접속되고, 타측은 접지전원 공급단과 접속된 앤모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 딜레이수단은
    신호를 입력받아 단위지연시간만큼 지연시키기 위한 다수개의 단위딜레이; 및
    상기 입력버퍼수단의 출력신호가 소정의 지연시간을 가지고 상기 센스앰프로 출력되도록 하기 위해 다수개의 상기 단위딜레이를 선택적으로 연결하는 스위치부를 구비하는것을 특징으로 하는 반도체 장치.
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