JP5089094B2

JP5089094B2 - 出力ドライバ

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Description

本発明は、半導体設計技術に関し、更に詳細には、安定したスルーレートを維持できる出力ドライバに関する。

一般に、ＤＲＡＭ内の出力ドライバは駆動能力をできる限り、大きく設計しているが、これはＤＲＡＭとシステムとの間で高速データを伝送するためである。

そのため、高速データの伝送が保障できる出力ドライバの最小スルーレート値が存在し、すべてのＰＶＴが変動する場合にも出力ドライバのスルーレート値は最小値よりも大きく維持されなければならない。

一方、出力ドライバのスルーレートが大き過ぎると、出力ドライバの電流消費が瞬間的に大きくなり、パワーラインの抵抗とインダクタンス効果によって駆動電圧の電圧降下が生じたり、不安定なレベルを有することになったりする。また、スルーレートが増加すれば、ＤＲＡＭとシステムとの間の伝送線に不完全なターミネーションによる反射波効果もやはり大きくなり、ＳＩ(ＳｉｇｎａｌＩｎｔｅｇｒｉｔｙ）の品質低下が発生する。

したがって、出力ドライバのスルーレートが持てる最大値も限定される。

そのため、出力ドライバの設計時には、すべてのＰＶＴ(Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ)が変動する場合にも、スルーレートが最大値及び最小値の範囲内に存在するように考慮しなければならない。

図１は、従来の技術に係る半導体メモリ素子内の出力ドライバを示す図である。

同図に示すように、従来の技術に係る出力ドライバは、プリプルアップ駆動信号ｐｒｅ＿ＵＰに応答してドライブするためのプリプルアップドライブ部２０と、プリプルダウン駆動信号ｐｒｅ＿ＤＮｂに応答してドライブするためのプリプルダウンドライブ部３０と、プリプルアップドライブ部２０及びプリプルダウンドライブ部３０の出力信号に応答し、データを駆動するためのドライブ部１０とを備える。

具体的に説明すれば、ドライブ部１０は、プリプルアップドライブ部２０の出力信号をゲート入力とし、電源電圧ＶＤＤＱの供給端に自身のソース端が接続されたＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ１のドレイン端と出力ノードＡとの間に配置されたパッシブ素子の第１抵抗Ｒ１と、プリプルダウンドライブ部３０の出力信号をゲート入力とし、接地電圧ＶＳＳＱの供給端に自身のソース端が接続されたＮＭＯＳトランジスタＮＭ１と、ＮＭＯＳトランジスタＮＭ１のドレイン端と出力ノードＡとの間に配置されたパッシブ素子の第２抵抗Ｒ２とを備える。

また、プリプルアップドライブ部２０は、プリプルアップ駆動信号ｐｒｅ＿ＵＰをゲート入力とし、電源電圧ＶＤＤＱの供給端と自身の出力ノードＢとの間にソースドレイン経路を有するＰＭＯＳトランジスタＰＭ２と、プリプルアップ駆動信号ｐｒｅ＿ＵＰをゲート入力とし、接地電圧ＶＳＳＱの供給端に自身のソース端が接続されたＮＭＯＳトランジスタＮＭ２と、ＮＭＯＳトランジスタＮＭ２のドレイン端と出力ノードＢとの間に配置されたパッシブ素子の抵抗Ｒ３とを備える。

さらに、プリプルダウンドライブ部３０も同様の回路的具現を有し、パッシブ素子の抵抗Ｒ４がＰＭＯＳトランジスタＰＭ３と出力ノードＣとの間に配置される点のみ異なっている。

このように、従来の技術に係る出力ドライバは、プリプルアップドライブ部、プリプルダウンドライブ部２０、３０及びドライブ部１０を介してデータを出力する。

このとき、従来の技術に係る出力ドライバは、ＰＶＴの変動に応じるスルーレートの変化を最小化するために、パッシブ素子の抵抗Ｒ１〜Ｒ４をＭＯＳトランジスタＰＭ１、ＮＭ１、ＮＭ２、ＰＭ３と出力ノードＡ、Ｂ、Ｃとの間に位置させる。これは、パッシブ素子の抵抗Ｒ１〜Ｒ４が、ＭＯＳトランジスタのようなアクティブ素子に比べてＰＶＴ変動が小さいという特性を利用したものであって、パッシブ素子の抵抗を挿入することによる平均的なスルーレートの減少は、ＭＯＳトランジスタの大きさを大きくすることで補う。

しかし、従来の技術に係る出力ドライバは、スルーレートの変動を最小化するために、アクティブ素子よりも少ない変動特性を有するパッシブ素子の抵抗を用いるが、ＰＶＴの変動下で抵抗によるスルーレートの変動に影響を受けることに変わりはないという問題点が依然として残る。

本発明は、上記した従来の問題を解決するためになされたものであって、その目的は、ＰＶＴが変動する場合にも安定したスルーレートを維持できる出力ドライバを提供することにある。

上記目的を達成するための本発明の一側面に係る出力ドライバは、プリプルアップドライブ信号に応答し、プリプルアップドライブ動作を行うためのプリプルアップドライブ部と、プリプルダウンドライブ信号に応答し、プリプルダウンドライブ動作を行うためのプリプルダウンドライブ部と、前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の出力信号に応答し、データを駆動するためのドライブ部と、前記ドライブ部のスルーレート変動を感知し、前記プリプルアップドライブ部及びプリプルダウンドライブ部を制御するためのスルーレート補償制御部とを備えたことを特徴とする。また、前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の駆動力が、調節可能であることを特徴とする。また、前記スルーレート補償制御部が、周辺条件による前記ドライブ部のスルーレート変化を感知するためのスルーレート感知部と、前記スルーレート感知部の出力信号をデジタル信号化して出力するための変換部と、前記変換部の出力信号に応じて、複数のスルーレート補償信号を出力するための信号生成部とを備え、前記スルーレート感知部が、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＭＯＳトランジスタと同じトランジスタを備えることを特徴とする。また、前記スルーレート感知部が、第１内部電源電圧と接地電圧との間に複数の抵抗を直列接続して、１つの接続ノードにかかる電圧を出力信号として出力し、前記複数の抵抗のうちの１つは、そのゲートで外部電源電圧を受信し、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＭＯＳトランジスタと同じ素子で具現されることを特徴とする。また、スルーレート感知部が、前記第１内部電源電圧と第１出力ノードとの間に接続されたパッシブ素子の第１抵抗と、前記外部電源電圧をゲート入力とし、前記第１出力ノードに自身のドレイン端が接続された第１ＮＭＯＳトランジスタと、感知開始信号をゲート入力とし、前記第１ＮＭＯＳトランジスタのソース端と前記接地電圧の供給端との間にドレインソース経路を有する第２ＮＭＯＳトランジスタとを備え、前記感知開始信号が、前記スルーレート感知部による電流消費を低減させるために、前記スルーレート感知部を必要とする場合のみに動作するようにする信号であることを特徴とする。また、前記第１ＮＭＯＳトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＮＭＯＳトランジスタと同じ特性を有することを特徴とする。また、前記第１ＮＭＯＳトランジスタが、第１ＰＭＯＳトランジスタに代えられ、前記第１ＰＭＯＳトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＰＭＯＳトランジスタと同じ特性を有することを特徴とする。また、前記変換部が、複数の基準電圧を供給するための基準電圧供給部と、前記複数の基準電圧と前記スルーレート感知部の出力信号のそれぞれを比較し、複数の出力信号として出力するための比較部とを備えたことを特徴とする。また、前記基準電圧供給部が、前記第１内部電源電圧と前記接地電圧との間に直列接続された複数の抵抗を備え、前記抵抗の各接続ノードにかかる電圧を前記基準電圧として出力することを特徴とする。また、前記比較部が、前記複数の基準電圧のうちの１つと前記スルーレート感知部の出力信号を差動入力とする複数の差動増幅器を備えたことを特徴とする。また、前記ドライブ部が、前記プリプルアップドライブ部の出力信号をゲート入力とし、第２電源電圧の供給端に自身のソース端が接続された第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレイン端と第２出力ノードとの間に配置されたパッシブ素子の第２抵抗と、前記プリプルダウンドライブ部の出力信号をゲート入力とし、前記接地電圧の供給端に自身のソース端が接続された第３ＮＭＯＳトランジスタと、前記第３ＮＭＯＳトランジスタのドレイン端と前記第２出力ノードとの間に配置されたパッシブ素子の第３抵抗とを備えたことを特徴とする。また、前記ドライブ部が、前記プリプルアップドライブ部の出力信号をゲート入力とし、電源電圧の供給端に自身のソース端が接続されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのドレイン端と出力ノードとの間に配置されたパッシブ素子の第１抵抗と、前記プリプルダウンドライブ部の出力信号をゲート入力とし、前記接地電圧の供給端に自身のソース端が接続されたＮＭＯＳトランジスタと、前記ＮＭＯＳトランジスタのドレイン端と前記出力ノードとの間に配置されたパッシブ素子の第２抵抗とを備えたことを特徴とする。また、前記プリプルアップドライブ部が、第１駆動信号を反転させてプルアップ駆動信号として出力するためのインバータ部と、前記複数のスルーレート補償信号に応答し、前記インバータの駆動電源を選択的に供給するための駆動電源供給部とを備えたことを特徴とする。また、前記インバータ部が、前記第１駆動信号をゲート入力とし、前記駆動電源供給部と出力ノードとの間に接続された複数のＰＭＯＳトランジスタと、前記第１駆動信号をゲート入力とし、前記駆動電源供給部と前記出力ノードとの間に接続された複数のＮＭＯＳトランジスタとを備えたことを特徴とする。また、前記駆動電源供給部が、反転された前記スルーレート補償信号をゲート入力とし、第３電源電圧の供給端と前記インバータ部との間に並列接続された複数のＰＭＯＳトランジスタと、前記スルーレート補償信号をゲート入力とし、前記インバータ部と接地電圧の供給端との間に並列接続された複数のＮＭＯＳトランジスタとを備えたことを特徴とする。

本発明の他の側面に係る出力ドライバは、スルーレート変動を感知して複数のスルーレート補償信号を生成するためのスルーレート補償制御部と、前記複数のスルーレート補償信号に応答して駆動されるドライバのサイズを調節して出力信号をドライブするためのプリプルアップドライブ部と、前記複数のスルーレート補償信号に応答して駆動されるドライバのサイズを調節して出力信号をドライブするためのプリプルダウンドライブ部と、前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の出力信号に応答し、データを駆動するためのドライブ部とを備えたことを特徴とする。また、前記スルーレート補償制御手段が、プロセスや、周辺温度、外部電源電圧などの外部環境の変動による前記出力ドライバのスルーレート変化を感知するためのスルーレート感知部と、前記スルーレート感知部の出力信号をデジタル信号化して出力するための変換部と、前記変換部の出力信号に応じて、前記複数のスルーレート補償信号のアクティブ数を調節して出力するための信号生成部とを備えたことを特徴とする。また、前記プリプルアップドライブ部が、第１駆動信号を反転させてプルアップ駆動信号として出力するためのインバータ部と、前記複数のスルーレート補償信号に応答し、前記インバータの駆動電源を前記インバータ部に選択的に供給するための駆動電源供給部とを備えたことを特徴とする。また、前記インバータ部が、前記第１駆動信号をゲート入力とし、前記駆動電源供給部と出力ノードとの間に接続された複数のＰＭＯＳトランジスタと、前記第１駆動信号をゲート入力とし、前記駆動電源供給部と前記出力ノードとの間に接続された複数のＮＭＯＳトランジスタとを備えたことを特徴とする。また、前記駆動電源供給部が、反転された前記スルーレート補償信号をゲート入力とし、第６電源電圧の供給端と前記インバータ部との間に並列接続された複数のＰＭＯＳトランジスタと、前記スルーレート補償信号をゲート入力とし、前記インバータ部と接地電圧の供給端との間に並列接続された複数のＮＭＯＳトランジスタとを備えたことを特徴とする。また、前記スルーレート感知部が、第４内部電源電圧と前記接地電圧との間に複数の抵抗を直列接続し、１つの接続ノードにかかる電圧を出力信号として出力し、前記複数の抵抗のうちの１つが前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＭＯＳトランジスタと同じ素子で具現されることを特徴とする。また、前記スルーレート感知部が、前記第４内部電源電圧と第１出力ノードとの間に接続されたパッシブ素子の第１抵抗と、前記外部電源電圧をゲート入力とし、前記第１出力ノードに自身のドレイン端が接続された第１ＮＭＯＳトランジスタと、感知開始信号をゲート入力とし、前記第１ＮＭＯＳトランジスタのソース端と前記接地電圧の供給端との間にドレインソース経路を有する第２ＮＭＯＳトランジスタを備え、前記感知開始信号が前記スルーレート感知部による電流消費を減少させるために、前記スルーレート感知部を必要とする場合のみに動作するようにする信号であることを特徴とする。また、前記第１ＮＭＯＳトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＮＭＯＳトランジスタと同じ特性を有することを特徴とする。また、前記第１ＮＭＯＳトランジスタが、第１ＰＭＯＳトランジスタに代えられ、前記第１ＰＭＯＳトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＰＭＯＳトランジスタと同じ特性を有することを特徴とする。また、前記変換部が、複数の基準電圧を供給するための基準電圧供給部と、前記複数の基準電圧と前記スルーレート感知部の出力信号のそれぞれを比較して複数の出力信号として出力するための比較部とを備えたことを特徴とする。また、前記基準電圧供給部が、前記第４内部電源電圧と前記接地電圧との間に直列接続された複数の抵抗を備え、前記抵抗の各接続ノードにかかる電圧を前記基準電圧として出力することを特徴とする。また、前記比較部が、前記複数の基準電圧のうちの１つと前記スルーレート感知部の出力信号を差動入力とする複数の差動増幅器を備えたことを特徴とする。また、前記ドライブ部が、前記プリプルアップドライブ部の出力信号をゲート入力とし、前記第５電源電圧の供給端に自身のソース端が接続された第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレイン端と第２出力ノードとの間に配置されたパッシブ素子の第２抵抗と、前記プリプルダウンドライブ部の出力信号をゲート入力とし、前記接地電圧の供給端に自身のソース端が接続された第３ＮＭＯＳトランジスタと、前記第３ＮＭＯＳトランジスタのドレイン端と前記第２出力ノードとの間に配置されたパッシブ素子の第３抵抗とを備えたことを特徴とする。

前述した本発明によれば、ＰＶＴ変動に応じる出力ドライバのスルーレート変動を抑制することによって、出力信号の品質を向上させ、かつ出力ドライバの駆動電圧を安定して提供することができる。これにより、ＤＲＡＭの高速動作を可能にするという効果を奏する。

以下、添付図面を参照しつつ本発明の一実施形態を説明する。

図２は、本発明に係る半導体メモリ素子内の出力ドライバを示す図である。

同図に示すように、本発明に係る出力ドライバは、ＰＶＴ変動によるＭＯＳトランジスタのスルーレート変動を感知してスルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］を生成するためのスルーレート補償制御部４００と、スルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］に応じて、駆動能力を調節し、プリプルアップ駆動信号ｐｒｅ＿ＵＰに応じた駆動を行うためのプリプルアップドライブ部２００と、スルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］に応じて、駆動能力を調節し、プリプルダウン駆動信号ｐｒｅ＿ＤＮｂに応じた駆動を行うためのプリプルダウンドライブ部３００と、プリプルアップドライブ部２００及びプリプルダウンドライブ部３００の出力信号に応答し、データを駆動するためのドライブ部１００とを備える。

ドライブ部１００は、プリプルアップドライブ部２００の出力信号ＵＰｂをゲート入力とし、電源電圧ＶＤＤＱ（第２電源電圧または第３電源電圧または第５電源電圧または第６電源電圧）の供給端に自身のソース端が接続されたＰＭＯＳトランジスタＰＭ４と、ＰＭＯＳトランジスタＰＭ４のドレイン端と出力ノードＤとの間に配置されたパッシブ素子の第１抵抗Ｒ５と、プリプルダウンドライブ部３００の出力信号ＤＮをゲート入力とし、接地電圧ＶＳＳＱの供給端に自身のソース端が接続されたＮＭＯＳトランジスタＮＭ４と、ＮＭＯＳトランジスタＮＭ４のドレイン端と出力ノードＤとの間に配置されたパッシブ素子の第２抵抗Ｒ６とを備える。

このように、本発明に係る出力ドライバは、ドライブ部１００のスルーレートの変動に影響を与えるプリプルアップドライブ部２００及びプリプルダウンドライブ部３００の駆動能力をＰＶＴ変動に応じて変動させることにより、ＰＶＴ変動によるドライブ部１００のスルーレートの変化を抑制できる。

プリプルアップドライブ部２００及びプリプルダウンドライブ部３００の駆動能力の調節は、スルーレート補償制御部４００により制御されるが、これについては、以下の図面を参照して、詳細に説明する。

図３は、図２のスルーレート補償制御部４００を示す内部回路図である。

同図に示すように、スルーレート補償制御部は４００は、ＰＶＴ変動によるＭＯＳトランジスタのスルーレート変化を感知するための感知部４２０、４４０と、感知部４２０、４４０の出力信号に応じて、複数のスルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］の数を調節して生成するための信号生成部４６０とを備える。

感知部４２０、４４０は、プリプルアップドライブ部及びプリプルダウンドライブ部２００、３００内のＭＯＳトランジスタと同様のトランジスタを用いてスルーレートの変動を感知するためのスルーレート感知部４２０と、スルーレート感知部４２０の出力信号をデジタル信号化して出力するための変換部４４０とを備える。

詳細に説明すれば、スルーレート感知部４２０は、内部電源電圧ＶＩＮＴ（第１内部電源電圧または第４内部電源電圧）と接地電圧ＶＳＳＱとの間に複数の抵抗を直列接続して１つの接続ノードにかかる電圧を出力信号として出力し、抵抗のうちの１つは、プリプルアップドライブ部２００及びプリプルダウンドライブ部３００内のＭＯＳトランジスタと同じ素子で具現される。

スルーレート感知部４２０は、内部電源電圧ＶＩＮＴと出力ノードとの間に接続されたパッシブ素子の抵抗Ｒ７と、外部電源ＶＤＤをゲート入力とし、出力ノードに自身のドレイン端が接続されたＮＭＯＳトランジスタＮＭ５と、感知開始信号ＳＥＮをゲート入力とし、ＮＭＯＳトランジスタＮＭ５のソース端と接地電圧ＶＳＳＱの供給端との間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ６とを備える。

因みに、外部電源ＶＤＤを印加されるＮＭＯＳトランジスタＮＭ５は、プリプルアップドライブ部２００及びプリプルダウンドライブ部３００内のＮＭＯＳトランジスタと同じ特性を有することを特徴とする。一方、ＮＭＯＳトランジスタＮＭ５は、ＰＭＯＳトランジスタに代えられ、このときのＰＭＯＳトランジスタはプリプルアップドライブ部２００及びプリプルダウンドライブ部３００内のＰＭＯＳトランジスタと同じ特性を有するように考慮されなければならない。

また、感知開始信号ＳＥＮは、スルーレート感知部４２０の電流消費を低減するために必要な周期の間にのみ駆動されるようにするための制御信号である。

変換部４４０は、複数の基準電圧を供給するための基準電圧供給部４４２と、基準電圧供給部４４２の複数の基準電圧とスルーレート感知部４２０の出力信号のそれぞれを比較して、複数の出力信号として出力するための比較部４４４とを備える。

詳細に説明すれば、基準電圧供給部４４２は、内部電源電圧ＶＩＮＴと接地電圧ＶＳＳＱとの間に直列接続された抵抗Ｒ８、Ｒ９、Ｒ１０を備え、比較部４４４は複数の基準電圧のうちの１つとスルーレート感知部４２０の出力信号を差動入力として有する複数の差動増幅器ＤＡＭ１、ＤＡＭ２を備える。

信号生成部４６０は、変換部４４０の複数の出力信号に応じて、プリプルアップドライブ部２００及びプリプルダウンドライブ部３００のサイズを調節する複数のスルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］を生成する。これは、基本ロジック及びそれを格納できるラッチで構成される。

上述したように、スルーレート補償制御部４００は、プリプルアップドライブ部２００及びプリプルダウンドライブ部３００内のＭＯＳトランジスタと同じ素子をスルーレート感知部４２０内で用いるため、プリプルアップドライブ部２００及びプリプルダウンドライブ部３００内の素子の特性や、外部電源のレベル、及び周辺温度、プロセスによるスルーレートの変動を感知できる。また、外部環境に関係なく安定したレベルを維持する内部電源電圧ＶＩＮＴを感知部４２、４４０の駆動電源として用いるので、外部電源ＶＤＤによる影響を排除した状況下で外部電源ＶＤＤによるＭＯＳトランジスタのスルーレート変化をより正確に感知できる。

因みに、上述した変換部４４０内の抵抗と比較器の数は、スルーレート補償制御部４００の敏感度によって異なり得る。

図４は、本発明の一実施形態に係る信号生成部を示す細部回路図である。

信号生成部４６０は、ロジック部４６２、ラッチ部４６４、及び複数のトランスファーゲートＴＧ１、ＴＧ２、ＴＧ３を備える。ロジック部４６２は、変換部４４０の出力ＣＯＭＰ＿ＯＵＴ１、ＣＯＭＰ＿ＯＵＴ２と外部電圧ＶＤＤとを論理組み合わせて、複数の論理信号を出力する。ラッチ部４６４は、前記複数の論理信号をラッチし、スルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］を出力する。それぞれのトランスファーゲートＴＧ１、ＴＧ２、ＴＧ３は、スルーレート制御信号対ＳＲ＿ＬＡＴ、ＳＲ＿ＬＡＴＢに応答し、該当論理信号を伝達する。

同図に示すように、信号生成部４６０が変換部４４０の出力ＣＯＭＰ＿ＯＵＴ１、ＣＯＭＰ＿ＯＵＴ２を受信し、３対のスルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］を出力する場合、論理部４６２は、３つのＮＡＮＤゲートＮＤ１、ＮＤ２、ＮＤ３を含む。第１ＮＡＮＤゲートＮＤ１の２つの入力端は、共通に外部電圧ＶＤＤを受信する。第１ＮＡＮＤゲートＮＤ１は、前記外部電圧ＶＤＤを論理組み合わせする。第２ＮＡＮＤゲートＮＤ２は、外部電圧ＶＤＤと変換部４４０の第２出力ＣＯＭＰ＿ＯＵＴ２を論理組み合わせする。第３ＮＡＮＤゲートＮＤ３は、外部電圧ＶＤＤと変換部４４０の第１出力ＣＯＭＰ＿ＯＵＴ１を論理組み合わせする。ラッチ部４６４、複数のラッチを備え、それぞれのラッチは、該当論理信号をラッチする。ラッチ部４６４にラッチされた値は、スルーレート制御信号ＳＲ＿ＬＡＴが論理レベルハイである場合、リフレッシュされる。

表１は、図４に示された信号生成部の動作を整理した表である。

外部電圧ＶＤＤは、そのレベルに応じて、「Ｌｏｗ」、「Ｍｉｄｄｌｅ」、及び「Ｈｉｇｈ」に区分される。外部電圧ＶＤＤのレベルが「Ｌｏｗ」の場合、変換部４４０の第１及び第２出力ＣＯＭＰ−ＯＵＴ１、ＣＯＭＰ＿ＯＵＴ２全てがロジックハイレバルを有する。外部電圧ＶＤＤのレベルが「Ｍｉｄｄｌｅ」の場合、変換部４４０の第１出力ＣＯＭＰ＿ＯＵＴ１は、ロジックローレベルを有し、第２出力ＣＯＭＰ＿ＯＵＴ２は、ロジックハイレバルを有する。

最後に、外部電圧ＶＤＤのレベルが「Ｈｉｇｈ」の場合、変換部４４０の第１及び第２出力ＣＯＭＰ−ＯＵＴ１、ＣＯＭＰ＿ＯＵＴ２全てがロジックローレベルを有する。換言すれば、外部電圧ＶＤＤのレベルが「Ｌｏｗ」の場合には、第１から第３スルーレート補償信号ＥＮ［１：３］全てがロジックハイレバルに非アクティブになる。外部電圧ＶＤＤのレベルが「Ｍｉｄｄｌｅ」の場合には、第１及び第２スルーレート補償信号ＥＮ［１：２］がロジックハイレバルにアクティブになる。外部電圧ＶＤＤのレベルが「Ｈｉｇｈ」の場合には、第１スルーレート補償信号ＥＮ［１］がロジックハイレバルにアクティブになる。

図５は、図２のプリプルアップドライブ部２００を示す内部回路図である。

同図に示すように、プリプルアップドライブ部２００は、プリプルアップ駆動信号ｐｒｅ＿ＵＰを反転させてプルアップ駆動信号ＵＰｂとして出力するために並列接続された複数のインバータと、複数のスルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］に応答して各インバータの駆動電源を供給するための駆動電源供給部２２０とを備える。
または、同図に示すように、プリプルアップドライブ部２００は、プリプルアップ駆動信号ｐｒｅ＿ＵＰを反転させてプルアップ駆動信号ＵＰｂとして出力するために並列接続された複数のインバータと、複数のスルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］に応答して各インバータの駆動電源を選択的に供給するための駆動電源供給部２２０とを備える。

因みに、上述したプリプルアップドライブ部内のインバータの数は、所望のスルーレートの変動幅によって調節できる。

プリプルアップドライブ部２００を具体的に説明すれば、プリプルアップ駆動信号ｐｒｅ＿ＵＰをゲート入力とし、自身のドレイン端が出力ノードに接続された第１〜第３ＰＭＯＳトランジスタＰＭ８〜ＰＭ１０と、プリプルアップ駆動信号ｐｒｅ＿ＵＰをゲート入力とし、自身のドレイン端が出力ノードに接続された第１〜第３ＮＭＯＳトランジスタＮＭ７〜ＮＭ９と、該当反転されたスルーレート補償信号ＥＮｂ［１：３］をゲート入力とし、電源電圧ＶＤＤＱの供給端と第１〜第３ＰＭＯＳトランジスタＰＭ８〜ＰＭ１０のソース端との間にそれぞれソースドレイン経路を有する第４〜第６ＰＭＯＳトランジスタＰＭ５〜ＰＭ７と、該当スルーレート補償信号ＥＮ［１：３］をゲート入力とし、接地電圧ＶＳＳＱの供給端と第１〜第３ＮＭＯＳトランジスタＮＭ７〜ＮＭ９のソース端と出力ノードとの間にそれぞれドレインソース経路を有する第４〜第６ＮＭＯＳトランジスタＮＭ１０〜ＮＭ１２とを備える。

動作を簡略に説明すれば、プリプルアップドライブ部２００は、プリプルアップ駆動信号ｐｒｅ＿ＵＰを反転させてプルアップ駆動信号ＵＰｂとして出力する。このとき、スルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］の数に応じてアクティブになるインバータの数が変わるので、出力されるプルアップ駆動信号ＵＰｂの持つスルーレートが調節される。

一方、プリプルダウンドライブ部は、プリプルダウン駆動信号により駆動される点を除けば、プリプルアップドライブ部と同じ回路的具現を有するので、これについての詳細は、省略する。

次に、図２〜図５に示す出力ドライバの動作を簡略に説明する。

まず、外部電源ＶＤＤのレベルが小さかったり、ＭＯＳトランジスタの駆動能力が小さかったりして、スルーレートが小さくなれば、感知部４２０、４４０がそれを感知して変動に対応するレベルの出力信号をアクティブにする。

続いて、信号生成部４６０は、感知部の出力信号のレベルに応答してアクティブになるスルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］の数を増加させる。

したがって、プリプルアップドライブ部２００及びプリプルダウンドライブ部３００内のアクティブになるインバータの数が増加して、それぞれのプルダウン駆動信号ＵＰｂ及びプルアップ駆動信号ＤＮのスルーレートが増加する。

一方、外部電源ＶＤＤのレベルが大きかったり、ＭＯＳトランジスタの駆動能力が大きかったりして、スルーレートが大きくなる状況の下ではスルーレート補償制御部４００がスルーレート補償信号ＥＮ［１：３］、ＥＮｂ［１：３］の数を減少させるので、プリプルアップドライブ部２００及びプリプルダウンドライブ部３００内のアクティブになるインバータの数が減少する。

そのため、上述した本発明に係る出力ドライバは同じ素子を用いて外部電源及び温度などによるスルーレートの変化を感知して、それを相殺するようにプリプルアップドライブ部及びプリプルダウンドライブ部のサイズを調節することで、駆動力を調節する。

したがって、ＰＶＴ変動による出力ドライバのスルーレート変動を抑制でき、出力信号のＳＩ品質の向上及び出力ドライバの駆動電圧の安全性を確保する。

なお、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係る半導体メモリ素子内の出力ドライバを示す図である。本発明の他の実施形態に係る半導体メモリ素子内の出力ドライバを示す図である。図２のスルーレート補償制御部を示す内部回路図である。本発明の一実施形態に係る信号生成部を示す細部回路図である。図２のプリプルアップドライブ部を示す内部回路図である。

符号の説明

１００ドライブ部
２００プリプルアップドライブ部
３００プリプルダウンドライブ部
４００スルーレート補償制御部

Claims

プリプルアップドライブ信号に応答し、プリプルアップドライブ動作を行うためのプリプルアップドライブ部と、
プリプルダウンドライブ信号に応答し、プリプルダウンドライブ動作を行うためのプリプルダウンドライブ部と、
前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の出力信号に応答し、データを駆動するためのドライブ部と、
前記ドライブ部のスルーレート変動を感知し、前記プリプルアップドライブ部及びプリプルダウンドライブ部を制御するためのスルーレート補償制御部とを備え、
前記スルーレート補償制御部が、
周辺条件による前記ドライブ部のスルーレート変化を感知するためのスルーレート感知部と、
複数の基準電圧を供給するための基準電圧供給部と、
前記複数の基準電圧と前記スルーレート感知部の出力信号のそれぞれを比較して複数の出力信号として出力するための比較部とを備えたことを特徴とする出力ドライバ。
前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の駆動力が、調節可能であることを特徴とする請求項１に記載の出力ドライバ。
前記スルーレート補償制御部が、
前記比較部の出力信号に応じて、複数のスルーレート補償信号を出力するための信号生成部と、
をさらに備え、前記スルーレート感知部が、
前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＭＯＳトランジスタと同じトランジスタを備えることを特徴とする請求項２に記載の出力ドライバ。
前記スルーレート感知部が、
第１内部電源電圧ＶＩＮＴと接地電圧ＶＳＳＱとの間に複数の抵抗を直列接続して、第１出力ノードにかかる電圧を出力信号として出力し、前記複数の抵抗のうちの１つは、そのゲートで外部電源電圧ＶＤＤを受信し、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のトランジスタと同じ素子で具現されることを特徴とする請求項３に記載の出力ドライバ。
スルーレート感知部が、
前記第１内部電源電圧ＶＩＮＴと前記第１出力ノードとの間に接続されたパッシブ素子の第１抵抗と、
前記外部電源電圧ＶＤＤをゲート入力とし、前記第１出力ノードに自身のドレイン端が接続された第１ＮＭＯＳトランジスタと、
感知開始信号をゲート入力とし、前記第１ＮＭＯＳトランジスタのソース端と前記接地電圧ＶＳＳＱの供給端との間にドレインソース経路を有する第２ＮＭＯＳトランジスタと
を備え、前記感知開始信号が、前記スルーレート感知部による電流消費を低減させるために、前記スルーレート感知部を必要とする場合のみに動作するようにする信号であることを特徴とする請求項４に記載の出力ドライバ。
前記第１ＮＭＯＳトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＮＭＯＳトランジスタと同じ特性を有することを特徴とする請求項５に記載の出力ドライバ。
前記第１ＮＭＯＳトランジスタが、第１ＰＭＯＳトランジスタに代えられ、前記第１ＰＭＯＳトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＰＭＯＳトランジスタと同じ特性を有することを特徴とする請求項５に記載の出力ドライバ。
前記基準電圧供給部が、前記第１内部電源電圧ＶＩＮＴと前記接地電圧ＶＳＳＱとの間に直列接続された複数の抵抗を備え、前記抵抗の各接続ノードにかかる電圧を前記基準電圧として出力することを特徴とする請求項１に記載の出力ドライバ。
前記比較部が、前記複数の基準電圧のうちの１つと前記スルーレート感知部の出力信号を差動入力とする複数の差動増幅器を備えたことを特徴とする請求項１に記載の出力ドライバ。
前記ドライブ部が、
前記プリプルアップドライブ部の出力信号をゲート入力とし、第２電源電圧ＶＤＤＱの供給端に自身のソース端が接続された第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレイン端と第２出力ノードとの間に配置されたパッシブ素子の第２抵抗と、
前記プリプルダウンドライブ部の出力信号をゲート入力とし、前記接地電圧ＶＳＳＱの供給端に自身のソース端が接続された第３ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタのドレイン端と前記第２出力ノードとの間に配置されたパッシブ素子の第３抵抗と
を備えたことを特徴とする請求項９に記載の出力ドライバ。
前記ドライブ部が、
前記プリプルアップドライブ部の出力信号をゲート入力とし、電源電圧ＶＤＤＱの供給端に自身のソース端が接続されたＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレイン端と出力ノードとの間に配置されたパッシブ素子の第１抵抗と、
前記プリプルダウンドライブ部の出力信号をゲート入力とし、接地電圧ＶＳＳＱの供給端に自身のソース端が接続されたＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのドレイン端と前記出力ノードとの間に配置されたパッシブ素子の第２抵抗と
を備えたことを特徴とする請求項３に記載の出力ドライバ。
前記プリプルアップドライブ部が、
第１駆動信号を反転させてプルアップ駆動信号として出力するためのインバータ部と、
前記複数のスルーレート補償信号に応答し、前記インバータの駆動電源を選択的に供給するための駆動電源供給部と
を備えたことを特徴とする請求項１１に記載の出力ドライバ。
前記インバータ部が、
前記第１駆動信号をゲート入力とし、前記駆動電源供給部と出力ノードとの間に接続された複数のＰＭＯＳトランジスタと、
前記第１駆動信号をゲート入力とし、前記駆動電源供給部と前記出力ノードとの間に接続された複数のＮＭＯＳトランジスタと
を備えたことを特徴とする請求項１２に記載の出力ドライバ。
前記駆動電源供給部が、反転された前記スルーレート補償信号をゲート入力とし、前記電源電圧ＶＤＤＱの供給端と前記インバータ部との間に並列接続された複数のＰＭＯＳトランジスタと、
前記スルーレート補償信号をゲート入力とし、前記インバータ部と前記接地電圧ＶＳＳＱの供給端との間に並列接続された複数のＮＭＯＳトランジスタと
を備えたことを特徴とする請求項１３に記載の出力ドライバ。
スルーレート変動を感知し、複数のスルーレート補償信号を生成するためのスルーレート補償制御部と、
前記複数のスルーレート補償信号に応答し、駆動されるドライバのサイズを調節して出力信号をドライブするためのプリプルアップドライブ部と、
前記複数のスルーレート補償信号に応答し、駆動されるドライバのサイズを調節して出力信号をドライブするためのプリプルダウンドライブ部と、
前記プリプルアップドライブ部及び前記プリプルダウンドライブ部の出力信号に応答し、データを駆動するためのドライブ部とを備え、
前記スルーレート補償制御部が、
周辺条件による前記ドライブ部のスルーレート変化を感知するためのスルーレート感知部と、
複数の基準電圧を供給するための基準電圧供給部と、
前記複数の基準電圧と前記スルーレート感知部の出力信号のそれぞれを比較して複数の出力信号として出力するための比較部とを備えたことを特徴とする出力ドライバ。
前記スルーレート補償制御部が、
前記比較部の出力信号に応じて、前記複数のスルーレート補償信号のアクティブ数を調節して出力するための信号生成部と
をさらに備えたことを特徴とする請求項１５に記載の出力ドライバ。
前記プリプルアップドライブ部が、
第１駆動信号を反転させてプルアップ駆動信号として出力するためのインバータ部と、
前記複数のスルーレート補償信号に応答し、前記インバータの駆動電源を前記インバータ部に選択的に供給するための駆動電源供給部と
を備えたことを特徴とする請求項１６に記載の出力ドライバ。
前記インバータ部が、
前記第１駆動信号をゲート入力とし、前記駆動電源供給部と出力ノードとの間に接続された複数のＰＭＯＳトランジスタと、
前記第１駆動信号をゲート入力とし、前記駆動電源供給部と前記出力ノードとの間に接続された複数のＮＭＯＳトランジスタと
を備えたことを特徴とする請求項１７に記載の出力ドライバ。
前記駆動電源供給部が、反転された前記スルーレート補償信号をゲート入力とし、
電源電圧ＶＤＤＱの供給端と前記インバータ部との間に並列接続された複数のＰＭＯＳトランジスタと、
前記スルーレート補償信号をゲート入力とし、前記インバータ部と接地電圧ＶＳＳＱの供給端との間に並列接続された複数のＮＭＯＳトランジスタと
を備えたことを特徴とする請求項１８に記載の出力ドライバ。
前記スルーレート感知部が、
第４内部電源電圧ＶＩＮＴと接地電圧ＶＳＳＱとの間に複数の抵抗を直列接続し、第１出力ノードにかかる電圧を出力信号として出力し、前記複数の抵抗のうちの１つが前記プリプルアップドライブ部及びプリプルダウンドライブ部内のトランジスタと同じ素子で具現されることを特徴とする請求項１６に記載の出力ドライバ。
前記スルーレート感知部が、
前記第４内部電源電圧ＶＩＮＴと前記第１出力ノードとの間に接続されたパッシブ素子の第１抵抗と、
前記外部電源電圧ＶＤＤをゲート入力とし、前記第１出力ノードに自身のドレイン端が接続された第１ＮＭＯＳトランジスタと、
感知開始信号をゲート入力とし、前記第１ＮＭＯＳトランジスタのソース端と前記接地電圧ＶＳＳＱの供給端との間にドレインソース経路を有する第２ＮＭＯＳトランジスタを備え、前記感知開始信号が前記スルーレート感知部による電流消費を減少させるために、前記スルーレート感知部を必要とする場合のみに動作するようにする信号であることを特徴とする請求項２０に記載の出力ドライバ。
前記第１ＮＭＯＳトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＮＭＯＳトランジスタと同じ特性を有することを特徴とする請求項２１に記載の出力ドライバ。
前記第１ＮＭＯＳトランジスタが、第１ＰＭＯＳトランジスタに代えられ、前記第１ＰＭＯＳトランジスタが、前記プリプルアップドライブ部及びプリプルダウンドライブ部内のＰＭＯＳトランジスタと同じ特性を有することを特徴とする請求項２２に記載の出力ドライバ。
前記基準電圧供給部が、前記第４内部電源電圧ＶＩＮＴと前記接地電圧ＶＳＳＱとの間に直列接続された複数の抵抗を備え、前記抵抗の各接続ノードにかかる電圧を前記基準電圧として出力することを特徴とする請求項１５に記載の出力ドライバ。
前記比較部が、前記複数の基準電圧のうちの１つと前記スルーレート感知部の出力信号を差動入力とする複数の差動増幅器を備えたことを特徴とする請求項１５に記載の出力ドライバ。
前記ドライブ部が、
前記プリプルアップドライブ部の出力信号をゲート入力とし、電源電圧ＶＤＤＱの供給端に自身のソース端が接続されたＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレイン端と出力ノードとの間に配置されたパッシブ素子の第１抵抗と、
前記プリプルダウンドライブ部の出力信号をゲート入力とし、接地電圧ＶＳＳＱの供給端に自身のソース端が接続されたＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのドレイン端と前記出力ノードとの間に配置されたパッシブ素子の第２抵抗と
を備えたことを特徴とする請求項１５に記載の出力ドライバ。