JP6100460B2

JP6100460B2 - 半導体装置

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Description

本発明は、スルーレート制御信号発生回路を搭載した半導体装置に関する。

近年、例えば、受信側で出力波形の立ち上がりと立下りとにおける遅延時間が同一になるように、入力されるスルーレート制御信号に応じて出力回路のスルーレートを制御するスルーレート制御回路を備える半導体装置が開示されている（例えば、特許文献１を参照）。

特開２００５−１８２９９４号公報

上述のような半導体装置において、データの出力を制御する出力バッファに供給される電源には、出力するデータパターンによって電源ノイズが発生する。このように、電源ノイズが発生しやすいデータ制御系回路に供給される電源は、電源ノイズの伝搬を抑制するために他の回路に供給される電源とは独立して設けられている。しかしながら、このような半導体装置は、スルーレート制御信号を生成する回路の電源と、スルーレート制御信号を受ける出力バッファの電源とが互いに異なるために、出力バッファに供給される電源にノイズが発生した場合に、出力バッファのスルーレートを正確に制御することができないという問題があった。

本発明の一実施形態は、第１の電源ライン及び第２の電源ラインを介して供給される電源電圧によって動作して、接続されている出力端子を前記第１の電源ライン及び前記第２の電源ラインの電圧の少なくとも一方にドライブする際のスルーレートを、入力されるスルーレート制御信号に応じて制御するドライバ回路と、前記第１の電源ライン及び前記第２の電源ラインとは独立して設けられている第３の電源ライン及び第４の電源ラインを介して供給される電源電圧によって動作して、前記スルーレート制御信号の基になる制御信号を発生する制御回路と、前記第１の電源ライン及び前記第２の電源ラインを介して供給される電源電圧によって動作して、前記基となる制御信号に基づいて前記スルーレート制御信号を発生させるとともに、発生させた前記スルーレート制御信号を前記ドライバ回路に供給する電圧変換回路とを備える半導体装置である。

本発明によれば、半導体装置は、出力制御回路の電源とは独立した電源によって動作するモードデコーダ制御回路（制御回路）によって、基になる制御信号（例えば、プレスルーレート制御信号）を生成することができる。例えば、本発明に係る半導体装置は、出力制御回路が有するドライバ回路とは異なる電源ラインを介して供給される電源電圧で動作するモードデコーダ制御回路（制御回路）から発生される制御信号を、ドライバ回路と同一の電源ラインを介して供給される電源電圧で動作する電圧変換回路を介してスルーレート制御信号としてドライバ回路に入力することによって、第１の電源ライン及び第２の電源ラインで発生する電源ノイズがスルーレート制御信号にも同じように発生する。つまり、本実施形態の半導体装置は、スルーレートを制御する際の出力制御回路の動作による電源電圧の変動の影響を低減させることができる。すなわち、本実施形態の半導体装置は、スルーレートを正確に制御することができる。

本発明の第１の実施形態に係る半導体装置の構成の一例を説明するブロック図である。本実施形態におけるデータ入出力回路の構成の一例を示すブロック図である。本実施形態における電圧変換回路の構成の一例を示す回路図である。本実施形態における出力バッファの構成の一例を示す回路図である。本実施形態における電圧低下が発生した場合の半導体装置の動作波形の一例を示すグラフである。従来の構成における電圧低下が発生した場合の半導体装置の動作波形の一例を示すグラフである。本発明の第２の実施形態に係る半導体装置の構成の一例を説明するブロック図である。本実施形態における半導体装置のデータ入出力回路の構成の一例を説明する回路図である。本実施形態における電圧上昇が発生した場合の半導体装置の動作波形の一例を示すグラフである。従来の構成における電圧上昇が発生した場合の半導体装置の動作波形の一例を示すグラフである。

［第１の実施形態］
以下、図面に基づき、本発明の第１の実施形態を説明する。
図１は、本発明の第１の実施形態に係る半導体装置１の構成の一例を説明するブロック図である。
本実施形態の半導体装置１は、入力初段１１と、コマンド／アドレスデコーダ１２と、Ｘデコーダ１３と、Ｙデコーダ１４と、メモリセルアレイ１５と、リード／ライトアンプ１６と、ＦＩＦＯ回路１８と、モードデコーダ制御回路１９と、内部電圧発生回路２１と、ヒューズ回路２５と、データ入出力回路３０とを有している。

入力初段１１は、例えば、アドレス信号及びコマンドの入力回路であり、バンクアドレス入力端子ＢＡを介してバンクアドレス信号、アドレス入力端子ＡＤＤを介してアドレス信号、及びコマンド入力端子ＣＭＤを介してコマンドが半導体装置１の外部からそれぞれ入力される。ここで、コマンドとは、例えば、外部からメモリセルアレイ１５への書き込みを指示するライトコマンドや、メモリセルアレイ１５から外部への読み出しを指示するリードコマンドである。また、入力初段１１は、入力されたバンクアドレス信号と、アドレス信号と、コマンドとをコマンド／アドレスデコーダ１２に出力する。

コマンド／アドレスデコーダ１２は、入力初段１１から入力されるバンクアドレス信号及びアドレス信号をラッチして、ラッチしたアドレスをデコードするとともに、入力初段１１から入力されるコマンドをラッチして、ラッチしたコマンドをデコードする。また、コマンド／アドレスデコーダ１２は、アドレスをデコードした結果を、ローアドレス信号及びカラムアドレス信号を含む内部アドレス信号として、Ｘデコーダ１３及びＹデコーダ１４に出力する。ここで、ローアドレス信号は、メモリセルアレイ１５の行（ロー）を選択するための内部アドレス信号であり、カラムアドレス信号は、メモリセルアレイ１５の列（カラム）を選択するための内部アドレス信号である。また、コマンド／アドレスデコーダ１２は、コマンドをデコードした結果を内部コマンド信号として、それぞれ後述するＸデコーダ１３、Ｙデコーダ１４及びモードデコーダ制御回路１９に出力する。

メモリセルアレイ１５は、ビット線ＢＬやワード線ＷＬが設けられており、ワード線ＷＬとビット線ＢＬの交差部には、それぞれメモリセルＭＣとしての、例えば、トランジスタ及びストレージキャパシタが設けられている。

Ｘデコーダ１３は、コマンド／アドレスデコーダ１２から入力される内部アドレス信号のうちの、ローアドレス信号が入力される回路である。また、Ｘデコーダ１３は、入力されたローアドレス信号をデコードして、デコードした結果に応じてメモリセルアレイ１５が有するワード線ＷＬのうちの、いずれかのワード線ＷＬを選択する。

Ｙデコーダ１４は、コマンド／アドレスデコーダ１２から入力される内部アドレス信号のうちの、カラムアドレス信号が入力される回路である。また、Ｙデコーダ１４は、入力されたカラムアドレス信号をデコードして、デコードした結果に応じてメモリセルアレイ１５が有するビット線ＢＬのうちの、いずれかのビット線ＢＬを選択する。

リード／ライトアンプ１６は、リードモードの読み出し動作において、Ｘデコーダ１３及びＹデコーダ１４によって選択されたメモリセルＭＣからデータを読み出して、読み出したデータをＦＩＦＯ回路１８に転送する。また、リード／ライトアンプ１６は、ライトモードの書き込み動作において、ＦＩＦＯ回路１８から出力されるデータを取得して、取得したデータを、Ｘデコーダ１３及びＹデコーダ１４によって選択されたメモリセルＭＣに書き込む。

ＦＩＦＯ回路１８は、例えば、シフトレジスタを有しており、リードモードの読み出し動作において、リード／ライトアンプ１６によってメモリセルＭＣから読み出されたデータを順次、データ入出力回路３０に転送する。また、ＦＩＦＯ回路１８は、ライトモードの書き込み動作において、データ入出力回路３０によって出力されるデータを順次、リード／ライトアンプ１６に転送する。

ヒューズ回路２５は、例えば、プログラミング可能な不揮発性メモリ回路である。ヒューズ回路２５には、データ入出力回路３０を動作させた場合に、データ入出力回路３０のスルーレートが最適になる条件が予め記憶されている。

モードデコーダ制御回路１９は、内部アドレス信号及び内部コマンド信号に応じたプレスルーレート制御信号ＳＰを、データ入出力回路３０に出力する。本実施形態のモードデコーダ制御回路１９は、例えば、バーストレングス、レイテンシやスルーレートなどのパラメータに基づいて、ヒューズ回路２５に記憶されているプレスルーレート制御信号ＳＰのうちから、パラメータに適合するプレスルーレート制御信号ＳＰを選択し、選択したプレスルーレート制御信号ＳＰをデータ入出力回路３０に出力する。ここで、プレスルーレート制御信号ＳＰは、例えば、テストモード時においてスルーレートが最適になる条件を決定して、ヒューズ回路２５にその条件をプログラミングし、そのプログラミングされた情報に基づいて出力される信号である。

内部電圧発生回路２１は、電圧変換回路であって、第３の電源ラインＬ３を介して第３の接続端子Ｔ３に、第４の電源ラインＬ４を介して第４の接続端子Ｔ４に、それぞれ接続されている。また、内部電圧発生回路２１は、第３の接続端子Ｔ３を介して供給される電源電圧ＶＤＤ（第３の電源電圧。例えば、１．２［Ｖ］。）と、第４の接続端子Ｔ４を介して供給される接地電圧ＶＳＳ（第４の電源電圧。例えば、０［Ｖ］。）とから、不図示のメモリセル動作電源ＶＡＲＹを発生させる。

データ入出力回路３０は、データ端子ＴＤＱ０〜ＴＤＱ７に接続されており、リードモードの読み出し動作において、リード／ライトアンプ１６によって読み出されたメモリセルＭＣのデータを、ＦＩＦＯ回路１８を介して取得し、取得したデータに応じた出力データ信号ＳＤＱ０〜ＳＤＱ７をデータ端子ＴＤＱ０〜ＴＤＱ７に出力する。また、データ入出力回路３０は、ライトモードの書き込み動作において、データ端子ＴＤＱ０〜ＴＤＱ７を介して入力されるデータ信号をＦＩＦＯ回路１８を介してリード／ライトアンプ１６に出力する。また、データ入出力回路３０は、第１の電源ラインＬ１を介して第１の接続端子Ｔ１に、第２の電源ラインＬ２を介して第２の接続端子Ｔ２に、それぞれ接続されており、電源電圧ＶＤＤＱ及びＶＳＳＱが其々供給されている。

次に、図２を参照して、データ入出力回路３０の構成について説明する。
図２は、本実施形態におけるデータ入出力回路３０の構成の一例を示すブロック図である。データ入出力回路３０に供給される電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱの間にはコンデンサ３６が設けられている。

データ入出力回路３０は、データ端子ＴＤＱ０〜ＴＤＱ７にそれぞれ対応するデータ入出力回路３０−０〜３０−７を含んでいる。データ入出力回路３０−０〜３０−７は、それぞれ同一の構成であるため、以下、データ入出力回路３０−０について説明する。データ入出力回路３０−０は、電圧変換回路３１と、出力バッファ３２と、入力バッファ３５とを有している。

入力バッファ３５は、データ端子ＴＤＱ０とＦＩＦＯ回路１８とに接続されており、ライトモードの書き込み動作において、データ端子ＴＤＱ０に入力されるデータ信号をＦＩＦＯ回路１８に出力する。
出力バッファ３２は、ドライバ回路３３（例えば、Ｐ側ドライバ回路３３Ｐ及びＮ側ドライバ回路３３Ｎ）と、出力制御回路３４とを有している。出力バッファ３２については、図４を参照して後述する。

次に、図３を参照して、電圧変換回路３１の構成について説明する。
図３は、本実施形態における電圧変換回路３１の構成の一例を示す回路図である。
電圧変換回路３１には、Ｐ側電圧変換回路３１Ｐと、Ｎ側電圧変換回路３１Ｎとが含まれている。また、本実施形態のプレスルーレート制御信号ＳＰには、Ｐ側プレスルーレート制御信号ＳＰＰと、Ｎ側プレスルーレート制御信号ＳＰＮとが含まれている。また、本実施形態のスルーレート制御信号ＳＳには、Ｐ側スルーレート制御信号ＳＳＰと、Ｎ側スルーレート制御信号ＳＳＮとが含まれている。ここで、Ｐ側とＮ側との回路は同一の構成であるため、以下、Ｐ側の回路について説明する。
Ｐ側電圧変換回路３１Ｐは、電源電圧ＶＤＤＱ（第１の電源電圧。例えば、１．２［Ｖ］。）と、接地電圧ＶＳＳＱ（第２の電源電圧。例えば、０［Ｖ］。）によって動作する電圧変換回路である。また、Ｐ側電圧変換回路３１Ｐは、電源電圧ＶＤＤ（第３の電源電圧）と、接地電圧ＶＳＳ（第４の電源電圧）とに応じたＰ側プレスルーレート制御信号ＳＰＰの信号レベル（例えば、振幅）を、電源電圧ＶＤＤＱ（第１の電源電圧）と、接地電圧ＶＳＳＱ（第２の電源電圧）とに応じたＰ側スルーレート制御信号ＳＳＰの信号レベルに変換して、出力バッファ３２にＰ側スルーレート制御信号ＳＳＰを出力する。

次に、図４を参照して、出力バッファ３２の詳細な構成について説明する。
図４は、本実施形態における出力バッファ３２の構成の一例を示す回路図である。
出力バッファ３２は、ドライバ回路３３（例えば、Ｐ側ドライバ回路３３Ｐ及びＮ側ドライバ回路３３Ｎ）と、出力制御回路３４とを有している。
出力制御回路３４は、ドライバ回路３３に接続されており、ＦＩＦＯ回路１８から供給されるデータ信号ＳＤ０（例えば、Ｐ側データ信号ＳＤＰ０及びＮ側データ信号ＳＤＮ０）に応じた出力データ信号ＳＤＱ０を、データ端子ＴＤＱ０に出力する。本実施形態の出力制御回路３４は、例えば、Ｐ側データ信号ＳＤＰ０及びＮ側データ信号ＳＤＮ０がともにＨｉｇｈである場合には、データ端子ＴＤＱ０に出力する出力データ信号ＳＤＱ０をＨｉｇｈにする。また、出力制御回路３４は、例えば、Ｐ側データ信号ＳＤＰ０及びＮ側データ信号ＳＤＮ０がともにＬｏｗである場合には、データ端子ＴＤＱ０に出力する出力データ信号ＳＤＱ０をＬｏｗにする。また、出力制御回路３４は、例えば、Ｐ側データ信号ＳＤＰ０がＬｏｗであり、Ｎ側データ信号ＳＤＮ０がＨｉｇｈである場合には、例えば、データ端子ＴＤＱ０を高インピーダンス状態にして、データ端子ＴＤＱ０からＨｉｇｈ及びＬｏｗのいずれの出力データ信号ＳＤＱ０も出力しない。

ドライバ回路３３には、Ｐ側ドライバ回路３３Ｐと、Ｎ側ドライバ回路３３Ｎとが含まれている。また、出力制御回路３４には、Ｐ側出力制御回路３４Ｐと、Ｎ側出力制御回路３４Ｎとが含まれている。ここで、Ｐ側とＮ側との回路は対称となる構成であるため、以下、Ｐ側の回路について説明する。

Ｐ側ドライバ回路３３Ｐは、Ｐ側スルーレート調整回路３３１Ｐと、Ｐ側バッファ回路３３２Ｐとを有している。
Ｐ側バッファ回路３３２Ｐは、Ｐ側データ信号ＳＤＰ（例えば、Ｐ側データ信号ＳＤＰ０）が入力され、入力されたＰ側データ信号ＳＤＰ０のスルーレートが制御された出力信号であるＰ側ドライブ信号ＮＥＴ０Ｐを出力する。
Ｐ側スルーレート調整回路３３１Ｐは、Ｐ側バッファ回路３３２Ｐに接続されており、入力されるスルーレート制御信号ＳＳに応じて、Ｐ側バッファ回路３３２Ｐのスルーレートを制御する。本実施形態のＰ側スルーレート調整回路３３１Ｐは、例えば、Ｐ側バッファ回路３３２Ｐに対して、それぞれが並列に接続された複数の制御トランジスタ（例えば、ＮＭＯＳ制御トランジスタ）を有している。そして、Ｐ側スルーレート調整回路３３１Ｐは、入力されるスルーレート制御信号ＳＳに含まれており、複数の制御トランジスタに其々対応する複数のＯＮ／ＯＦＦ制御信号に応じて、制御トランジスタのＯＮ／ＯＦＦを設定することによって、Ｐ側バッファ回路３３２Ｐの出力端子ＴＰを流れる電流量を制御して、Ｐ側ドライブ信号ＮＥＴ０Ｐのスルーレートを制御する。

例えば、Ｐ側スルーレート制御信号ＳＳＰがゲートに入力されるＮＭＯＳ制御トランジスタのうち、ＯＮするトランジスタが多いほど出力端子ＴＰに流れる電流量が大きくなるためＰ側ドライブ信号ＮＥＴ０Ｐのスルーレート（傾き）が大きくなる。一方、ＮＭＯＳ制御トランジスタのうちＯＮするトランジスタが少ないほどＰ側ドライブ信号ＮＥＴ０Ｐスルーレート（傾き）が小さくなる。このように、ＯＮする制御トランジスタの数に応じてスルーレートを制御している。上述したようにＯＮする制御トランジスタの数はモードデコーダ制御回路１９
が制御しており、予めテストモードにてスルーレートが最適になるようにＯＮするトランジスタの数を決めている。
このようにして、ドライバ回路３３は、出力制御回路３４が出力する出力信号のスルーレートを制御する。なお、Ｎ側の回路についても同様である。

ここで再び、図１を参照して、各回路の電源の構成について説明する。図１に示すように、本実施形態においては、データ入出力回路３０（及びデータ入出力回路３０に含まれている回路）は、第１の接続端子Ｔ１を介して供給される電源電圧ＶＤＤＱ（第１の電源電圧）と、第２の接続端子Ｔ２を介して供給される接地電圧ＶＳＳＱ（第２の電源電圧）とによって動作する。ここで、第１の接続端子Ｔ１は、第１の電源ラインＬ１に接続されており、第１の電源ラインＬ１に供給される第１の電源電圧が半導体装置１の外部から入力される電源入力端子である。また、第２の接続端子Ｔ２は、第２の電源ラインＬ２に接続されており、第２の電源ラインＬ２に供給される第２の電源電圧が半導体装置１の外部から入力される電源入力端子である。
また、本実施形態においては、入力初段１１と、コマンド／アドレスデコーダ１２と、リード／ライトアンプ１６と、ＦＩＦＯ回路１８と、モードデコーダ制御回路１９と、内部電圧発生回路２１とは、第３の接続端子Ｔ３を介して供給される電源電圧ＶＤＤ（第３の電源電圧）と、第４の接続端子Ｔ４を介して供給される接地電圧ＶＳＳ（第４の電源電圧）とによって動作する。ここで、第３の接続端子Ｔ３は、第３の電源ラインＬ３に接続されており、第３の電源ラインＬ３に供給される第３の電源電圧が半導体装置１の外部から入力される電源入力端子である。また、第４の接続端子Ｔ４は、第４の電源ラインＬ４に接続されており、第４の電源ラインＬ４に供給される第４の電源電圧が半導体装置１の外部から入力される電源入力端子である。
このように、データ入出力回路３０には、他の回路への電源ノイズの伝搬を抑制するために、他の回路とは独立してデータ入出力回路３０用の電源電圧ＶＤＤＱ、接地電圧ＶＳＳＱが供給されている。

次に、図５を参照して、本実施形態の半導体装置１の動作について説明する。
図５は、本実施形態における、電圧低下が発生した場合の半導体装置１の動作波形の一例を示すグラフである。
同図において、半導体装置１は、Ｐ側スルーレート制御信号ＳＳＰをＬｏｗにして、ＮＭＯＳ制御トランジスタがＯＦＦするように制御している。
Ｐ側データ信号ＳＤＰ０をＬｏｗ（つまり、接地電圧ＶＳＳの電位）からＨｉｇｈ（つまり、電源電圧ＶＤＤの電位）に変化させた場合（図５（ａ）の波形ＷＳ１を参照）に、第１の電源ラインＬ１及び第２の電源ラインＬ２の電圧は図５（ｂ）に示す波形ＷＮ１Ｄ及び波形ＷＮ１Ｓのように変化することがある。これは、データ信号の入出力を制御するデータ入出力回路３０は、一度に多数のデータ信号の入出力を制御することがあり、この場合には、データパターンに応じた電源ノイズが発生しやすいためである。例えば、データ出力端子ＴＤＱ０〜ＴＤＱ７にそれぞれ対応する各データ入出力回路３０から出力されるデータ信号が、一斉にＬｏｗからＨｉｇｈに変わる際には電源電圧ＶＤＤＱが下がり、さらにカップリングノイズによって接地電圧ＶＳＳＱの電位も下がることがある。また、例えば、当該データ出力端子（ＴＤＱ０）以外のデータ出力端子（ＴＤＱ１〜ＴＤＱ７）にそれぞれ対応する各データ入出力回路３０から出力されるデータ信号が、一斉にＨｉｇｈからＬｏｗに変わる際にリンギングによる電源ノイズにより接地電位ＶＳＳＱの電位が下がることもある。

ここで、本実施形態のデータ入出力回路３０は、上述したように、電圧変換回路３１を有している。この電圧変換回路３１（例えば、Ｐ側電圧変換回路３１Ｐ）は、電源電圧ＶＤＤ（第３の電源電圧）と、接地電圧ＶＳＳ（第４の電源電圧）とに応じた信号レベル（例えば、振幅）にするＰ側プレスルーレート制御信号ＳＰＰを、電源電圧ＶＤＤＱ（第１の電源電圧）と、接地電圧ＶＳＳＱ（第２の電源電圧）とに応じた信号レベルにするＰ側スルーレート制御信号ＳＳＰに変換して出力バッファ３２に出力する。したがって、電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱの電位が下がる場合には、図５（ｃ）の波形ＷＳＳＰ１に示すように、電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱの電位の低下に応じて、Ｐ側スルーレート制御信号ＳＳＰの電位も低下する。

つまり、制御トランジスタのソース電源となる接地電圧ＶＳＳＱに電源ノイズが発生して電位が低下（ＷＮ１Ｓ）したとしても、スルーレート制御信号ＳＳＰの動作電圧を接地電圧ＶＳＳＱに変換しているため、スルーレート制御信号ＳＳＰにも同様に電源ノイズが発生して電位が低下（ＷＳＳＰ１）するため、ドライバ回路３３が有する制御トランジスタのゲート―ソース間電圧が変動せずに、出力端子ＴＰに流れる電流量を正確に制御することができ、図５（ｄ）の波形ＷＶ１に示すように、ドライブ信号ＮＥＴ０（例えば、Ｐ側ドライブ信号ＮＥＴ０Ｐ）を正確に制御することができる。つまり、本実施形態の半導体装置１は、スルーレートを正確に制御することができる。
これにより、本実施形態のデータ入出力回路３０は、図５（ｅ）の波形ＷＤ１に示すように、出力データ信号ＳＤＱ（例えば、出力データ信号ＳＤＱ０）のスルーレートを正確に制御することができる。

ここで、仮に、本実施形態の電圧変換回路３１とドライバ回路３３とを有していない半導体装置との比較を行う。例えば、電圧変換回路３１を有していない半導体装置において、ドライバ回路３３にプレスルーレート制御信号ＳＰ（例えば、Ｐ側プレスルーレート制御信号ＳＰＰ）がそのまま入力される場合を考える。つまり、例えば、Ｐ側プレスルーレート制御信号ＳＰＰを電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱに応じた信号レベルに変換せずに電源電圧ＶＤＤ及び接地電圧ＶＳＳに応じた信号レベルのまま制御トランジスタに入力する例を考える。
図６は、従来の構成における電圧低下が発生した場合の半導体装置の動作波形の一例を示すグラフである。
図５（ａ）において示した場合と同様、Ｐ側データ信号ＳＤＰ０をＬｏｗ（つまり、接地電圧ＶＳＳの電位）からＨｉｇｈ（つまり、電源電圧ＶＤＤの電位）に変化させた場合（図６（ａ）の波形ＷＳ３を参照）に、接地電圧ＶＳＳＱに電源ノイズが発生して第１の電源ラインＬ１及び第２の電源ラインＬ２の電圧は図６（ｂ）に示す波形ＷＮ３のように変化することがある。
このとき、プレスルーレート制御信号ＳＰ（例えば、Ｐ側プレスルーレート制御信号ＳＰＰ）は、電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱとは独立した電源電圧ＶＤＤ及び接地電圧ＶＳＳに応じた信号レベルにされているため、図６（ｃ）に示すように、Ｐ側プレスルーレート制御信号ＳＰＰには電位の変化が発生しない。

このとき、ドライバ回路３３が有する制御トランジスタの接地電圧ＶＳＳＱの電位は低下するが、制御トランジスタのゲートに入力されるＰ側プレスルーレート制御信号ＳＰＰの電位は変化しないことになる。これにより、制御トランジスタのゲート―ソース間電圧に変動が発生して（例えばこの場合、制御トランジスタのソース電源となる接地電圧ＶＤＤＱの電位は下がるがゲートに入力されるＰ側プレスルーレート制御信号ＳＰＰの電位は低下しないため、制御トランジスタがＯＮする方向に動作するため）、出力端子ＴＰに流れる電流量が変化する。これにより、図６（ｄ）の波形ＷＶ３に示すように、ドライブ信号ＮＥＴ０（例えば、Ｐ側ドライブ信号ＮＥＴ０Ｐ）が、正確な波形ＷＶ１からずれてしまう。つまり、この例における半導体装置は、スルーレートを正確に制御することができない。
したがって、この例におけるデータ入出力回路３０は、図６（ｅ）の波形ＷＤ３に示すように、出力データ信号ＳＤＱ（例えば、出力データ信号ＳＤＱ０）のスルーレートを正確には（つまり、波形ＷＤ１に示すようには）制御することができない。

一方、図５を参照して説明したように本実施形態の半導体装置１は、電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱの変動が発生しても、制御トランジスタのゲート―ソース間電圧が変動しないため、出力端子ＴＰに流れる電流量を正確に制御することができる。つまり、本実施形態の半導体装置１は、スルーレートを正確に制御することができる。

以上説明したように、本実施形態の半導体装置１は、ドライバ回路３３と、モードデコーダ制御回路１９（制御回路）と、電圧変換回路３１とを有している。このドライバ回路３３は、第１の電源ラインＬ１及び第２の電源ラインＬ２を介して供給される電源電圧によって動作して、接続されている出力端子（例えば、データ出力端子ＤＱ０〜ＤＱ７）を第１の電源ラインＬ１及び第２の電源ラインＬ２の電圧の少なくとも一方にドライブする際のスルーレートを、入力されるスルーレート制御信号に応じて制御する。また、この制御回路（モードデコーダ制御回路１９）は、第１の電源ラインＬ１及び第２の電源ラインＬ２とは独立して設けられている第３の電源ラインＬ３及び第４の電源ラインＬ４を介して供給される電源電圧によって動作して、スルーレート制御信号の基になる制御信号（例えば、プレスルーレート制御信号ＳＰ）を発生する。また、この電圧変換回路３１は、第１の電源ラインＬ１及び第２の電源ラインＬ２を介して供給される電源電圧によって動作して、基となる制御信号（例えば、プレスルーレート制御信号ＳＰ）に基づいてスルーレート制御信号ＳＳを発生させるとともに、発生させたスルーレート制御信号ＳＳをドライバ回路３３に供給する。

これにより、本実施形態の半導体装置１は、出力制御回路３４の電源とは独立した電源によって動作するモードデコーダ制御回路１９（制御回路）によって、基になる制御信号（例えば、プレスルーレート制御信号ＳＰ）を生成することができる。このため、本実施形態の半導体装置１は、出力制御回路３４の動作による電源電圧の変動の影響を低減させて、基になる制御信号（例えば、プレスルーレート制御信号ＳＰ）を生成することができる。つまり、本実施形態の半導体装置１は、スルーレートを正確に制御することができる。

また、本実施形態の半導体装置１が有するモードデコーダ制御回路１９（制御回路）は、基になる制御信号（例えば、プレスルーレート制御信号ＳＰ）を、第３の電源ラインＬ３及び第４の電源ラインＬ４を介して供給される電源電圧に応じた信号レベル（例えば、振幅）にして発生させ、電圧変換回路３１は、スルーレート制御信号ＳＳを、第１の電源ラインＬ１及び第２の電源ラインＬ２を介して供給される電源電圧に応じた信号レベルにして発生させる。

これにより、本実施形態の半導体装置１は、電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱの変動が発生しても、これら電源電圧の変動に応じた電位のスルーレート制御信号ＳＳによってスルーレートの制御を行う。したがって、本実施形態の半導体装置１は、制御トランジスタのゲート―ソース間電圧が変動しないため、出力端子ＴＰに流れる電流量を正確に制御することができる。つまり、本実施形態の半導体装置１は、スルーレートを正確に制御することができる。

また、本実施形態の半導体装置１は、第１の接続端子Ｔ１と、第２の接続端子Ｔ２と、第３の接続端子Ｔ３と、第４の接続端子Ｔ４とを有している。この第１の接続端子Ｔ１は、第１の電源ラインＬ１に接続されており、第１の電源ラインＬ１に供給される電源電圧ＶＤＤＱ（第２の電源電圧）が入力される。また、この第２の接続端子Ｔ２は、第２の電源ラインＬ２に接続されており、第２の電源ラインＬ２に供給される接地電圧ＶＳＳＱ（第２の電源電圧）が入力される。また、この第３の接続端子Ｔ３は、第３の電源ラインＬ３に接続されており、第３の電源ラインＬ３に供給される電源電圧ＶＤＤ（第３の電源電圧）が入力される。また、この第４の接続端子Ｔ４は、第４の電源ラインＬ４に接続されており、第４の電源ラインＬ４に供給される接地電圧ＶＳＳ（第４の電源電圧）が入力される。これにより、本実施形態の半導体装置１は、それぞれの電源ラインを分離して各回路に接続することができるため、電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱの変動が発生した場合に、プレスルーレート制御信号ＳＰの電位への影響を低減することができる。さらに、本実施形態の半導体装置１は、その内部に電源電圧変換回路を有していなくてもよく、回路を小型化することができる。

[第２の実施形態]
次に、図面に基づき、本発明の第２の実施形態を説明する。なお、上述した第１の実施形態と同様の構成については説明を省略する。
図７は、本発明の第２の実施形態に係る半導体装置１の構成の一例を説明するブロック図である。
本実施形態の半導体装置１は、内部電圧発生回路２１ａと、レベル変換回路２０（変換回路）と、第２のレベル変換回路１７とを有している。
内部電圧発生回路２１ａは、第３の電源ラインＬ３と、第４の電源ラインＬ４とに接続されており、第３の電源ラインＬ３を介して供給される電源電圧ＶＤＤを第５の電源電圧ＶＰＥＲＩに変換して、変換した第５の電源電圧ＶＰＥＲＩを、第５の電源ラインＬ５を介して、コマンド／アドレスデコーダ１２、リード／ライトアンプ１６及びモードデコーダ制御回路１９（制御回路）の電源電圧としてモードデコーダ制御回路１９（制御回路）に供給する変換回路である。
第２のレベル変換回路１７は、リード／ライトアンプ１６と、ＦＩＦＯ回路１８との間における信号の電圧レベルを変換する。
レベル変換回路２０（変換回路）は、モードデコーダ制御回路１９から出力される、第５の電源電圧ＶＰＥＲＩ及び接地電圧ＶＳＳに応じた信号レベル（例えば、振幅）を有するプレスルーレート制御信号ＳＰの信号レベルを、電源電圧ＶＤＤ及び接地電圧ＶＳＳに応じた信号レベルに変換する。また、レベル変換回路２０（変換回路）は、電源電圧ＶＤＤ及び接地電圧ＶＳＳによって動作する。ここで、レベル変換回路２０（変換回路）の電源電圧を電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱにしたとすると、電源電圧ＶＤＤＱに含まれているノイズによって正確にレベル変換ができなくなる。そこで、レベル変換回路２０（変換回路）の動作電源は、含まれるノイズが電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱに比べて少ない、電源電圧ＶＤＤ及び接地電圧ＶＳＳにしている。
また、本実施形態のコマンド／アドレスデコーダ１２と、リード／ライトアンプ１６とは、第５の電源電圧ＶＰＥＲＩ及び接地電圧ＶＳＳによって動作する。

また、本実施形態の半導体装置１のデータ入出力回路３０は、図８に示すように、デカップリングコンデンサ３６を有している。
図８は、本実施形態における半導体装置１のデータ入出力回路３０の構成の一例を説明する回路図である。
デカップリングコンデンサ３６は、第１の電源ラインＬ１と、第２の電源ラインＬ２とに接続されており、電源電圧ＶＤＤＱと接地電圧ＶＳＳＱとの間をデカップリングすることによって、電源電圧ＶＤＤＱと接地電圧ＶＳＳＱとの間の電位差を安定化させる。例えば、本実施形態のデカップリングコンデンサ３６は、接地電圧ＶＳＳＱが上昇した場合には、上昇した接地電圧ＶＳＳＱの電位に応じて、電源電圧ＶＤＤＱの電位を上昇させる。

次に、図９を参照して、本実施形態の半導体装置１の動作について説明する。
図９は、本実施形態における、電圧上昇が発生した場合の半導体装置１の動作波形の一例を示すグラフである。
同図において、半導体装置１は、Ｐ側スルーレート制御信号ＳＳＰをＨｉｇｈにして、ＮＭＯＳ制御トランジスタがＯＮするように制御している。
Ｐ側データ信号ＳＤＰ０をＬｏｗ（つまり、接地電圧ＶＳＳの電位）からＨｉｇｈ（つまり、電源電圧ＶＤＤの電位）に変化させた場合（図９（ａ）の波形ＷＳ２を参照）に、当該データ信号（ＳＤ０）以外のデータ信号（ＳＤ１〜ＳＤ７）がＨｉｇｈからＬｏｗに変化した場合、第１の電源ラインＬ１及び第２の電源ラインＬ２の電圧は図９（ｂ）に示す波形ＷＮ２Ｄ及び波形ＷＮ２Ｓのように変化することがある。これは、データ信号の入出力を制御するデータ入出力回路３０は、一度に多数のデータ信号の入出力を制御するため、データパターンに応じた電源ノイズが発生しやすいためである。また、本実施形態の半導体装置１は、デカップリングコンデンサ３６を介して第１の電源ラインＬ１と第２の電源ラインＬ２とが接続されているため、一方の電源電圧の上昇に伴って、他方の電源電圧も上昇する。例えば、当該データ出力端子（ＴＤＱ０）に対応するデータ入出力回路３０から出力されるデータがＬｏｗからＨｉｇｈに変わり、当該データ出力端子以外（ＴＤＱ１〜ＴＤＱ７）にそれぞれ対応するデータ入出力回路３０から出力されるデータがＨｉｇｈからＬｏｗに変わる際には、接地電圧ＶＳＳＱの電位の上昇に伴って、電源電圧ＶＤＤＱの電位が上昇する。

ここで、本実施形態のデータ入出力回路３０は、上述したように、電圧変換回路３１を有している。この電圧変換回路３１（例えば、Ｐ側電圧変換回路３１Ｐ）は、電源電圧ＶＤＤ（第３の電源電圧）と、接地電圧ＶＳＳ（第４の電源電圧）とを信号レベル（例えば、振幅）にするＰ側プレスルーレート制御信号ＳＰＰを、電源電圧ＶＤＤＱ（第１の電源電圧）と、接地電圧ＶＳＳＱ（第２の電源電圧）とに応じた信号レベルにするＰ側スルーレート制御信号ＳＳＰに変換して出力バッファ３２に出力する。したがって、電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱの電位が上がる場合には、図９（ｃ）の波形ＷＳＳＰ２に示すように、電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱの電位の上昇に応じて、Ｐ側スルーレート制御信号ＳＳＰの電位も上昇する。

このとき、本実施形態のドライバ回路３３は、制御トランジスタの接地電圧ＶＳＳＱの電位上昇に応じて、制御トランジスタのゲートに入力されるＰ側スルーレート制御信号ＳＳＰの電位も上昇することになる。このように、本実施形態のドライバ回路３３は、制御トランジスタのゲート―ソース間電圧が変動しないため、出力端子ＴＰに流れる電流量を正確に制御することができ、図９（ｄ）の波形ＷＶ２に示すように、ドライブ信号ＮＥＴ０（例えば、Ｐ側ドライブ信号ＮＥＴ０Ｐ）のスルーレートを正確に制御することができる。つまり、本実施形態の半導体装置１は、スルーレートを正確に制御することができる。
これにより、本実施形態のデータ入出力回路３０は、図９（ｅ）の波形ＷＤ２に示すように、接地電圧ＶＳＳＱが上昇した場合においても、出力データ信号ＳＤＱ（例えば、出力データ信号ＳＤＱ０）を正確に制御することができる。

ここで、仮に、本実施形態の電圧変換回路３１とドライバ回路３３とデカップリングコンデンサ３６とを有していない半導体装置を考える。例えば、電圧変換回路３１を有していない半導体装置において、ドライバ回路３３にプレスルーレート制御信号ＳＰ（例えば、Ｐ側プレスルーレート制御信号ＳＰＰ）が入力される場合を考える。
図１０は、従来の構成における電圧上昇が発生した場合の半導体装置の動作波形の一例を示すグラフである。
図９（ａ）において示した場合と同様、Ｐ側データ信号ＳＤＰ０をＬｏｗ（つまり、接地電圧ＶＳＳの電位）からＨｉｇｈ（つまり、電源電圧ＶＤＤの電位）に変化させた場合（図１０（ａ）の波形ＷＳ４を参照）に、当該以外のデータ信号（ＳＤ１〜ＳＤ７）がＨｉｇｈからＬｏｗに変化した場合、第１の電源ラインＬ１及び第２の電源ラインＬ２の電圧は図１０（ｂ）に示す波形ＷＮ４Ｄ及び波形ＷＮ４Ｓのように変化することがある。
このとき、プレスルーレート制御信号ＳＰ（例えば、Ｐ側プレスルーレート制御信号ＳＰＰ）は、電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱとは独立した電源電圧ＶＤＤ及び接地電圧ＶＳＳに応じた信号レベルとしているため、図１０（ｃ）に示すように、Ｐ側プレスルーレート制御信号ＳＰＰに電位の変化が発生しない。

このとき、ドライバ回路３３は、制御トランジスタの接地電圧ＶＳＳＱの電位が上昇するが、制御トランジスタのゲートに入力されるＰ側スルーレート制御信号ＳＳＰの電位は変化しないことになる。これにより、制御トランジスタのゲート―ソース間電圧に変動が発生して、（例えば、制御トランジスタがＯＦＦする方向に動作して）、出力端子ＴＰに流れる電流量が変化するため、図１０（ｄ）の波形ＷＶ４に示すように、ドライブ信号ＮＥＴ０（例えば、Ｐ側ドライブ信号ＮＥＴ０Ｐ）が、正確な波形ＷＶ２からずれてしまう。つまり、この例における半導体装置は、スルーレートを正確に制御することができない。
これにより、この例におけるデータ入出力回路３０は、図１０（ｅ）の波形ＷＤ４に示すように、出力データ信号ＳＤＱ（例えば、出力データ信号ＳＤＱ０）を正確には（つまり、波形ＷＤ２に示すようには）制御することができない。

一方、図９を参照して説明したように本実施形態の半導体装置１は、電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱの変動が発生しても、制御トランジスタのゲート―ソース間電圧が変動しないため、出力端子ＴＰに流れる電流量を正確に制御することができる。つまり、本実施形態の半導体装置１は、スルーレートを正確に制御することができる。

以上説明したように、本実施形態の半導体装置１は、内部電圧発生回路２１ａを有している。この内部電圧発生回路２１ａは、第３の電源ラインＬ３と、第４の電源ラインＬ４とに接続されており、第３の電源ラインＬ３を介して供給される電源電圧ＶＤＤを第５の電源電圧ＶＰＥＲＩに変換して、変換した第５の電源電圧ＶＰＥＲＩをコマンド／アドレスデコーダ１２、リード／ライトアンプ１６及びモードデコーダ制御回路１９（制御回路）の電源電圧として各回路に供給する。これにより、本実施形態の半導体装置１は、コマンド／アドレスデコーダ１２、リード／ライトアンプ１６及びモードデコーダ制御回路１９（制御回路）を電源電圧ＶＤＤよりも、例えば低い電圧によって動作させることができる。したがって、本実施形態の半導体装置１は、これらの回路における発熱を低減することができる。つまり、本実施形態の半導体装置１は、電源電圧ＶＤＤによって動作させる場合に比べて、消費電力を低減することができる。

また、本実施形態の半導体装置１は、一端が第１の電源ラインＬ１に接続され、他端が第２の電源ラインＬ２に接続されているデカップリングコンデンサ３６を有している。これにより、本実施形態の半導体装置１は、接地電圧ＶＳＳＱの電位に変化に応じて電源電圧ＶＤＤＱを変動させることができるため、電源電圧ＶＤＤＱに応じた電圧によって出力されるスルーレート制御信号ＳＳを、接地電圧ＶＳＳＱの電位に変動に応じて変動させることができる。したがって、本実施形態の半導体装置１は、接地電圧ＶＳＳＱの電位に変動が生じても、制御トランジスタのゲート―ソース間電圧が変動しないため、出力端子ＴＰに流れる電流量を正確に制御することができる。つまり、本実施形態の半導体装置１は、スルーレートを正確に制御することができる。

以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。また、以上の説明においては、半導体装置１としてのＤＲＡＭ（Dynamic Random Access Memory）を例にして説明したが、これに限られない。例えば、半導体装置１は、ＳＲＡＭ（Static Random Access Memory）、ＰＲＡＭ（Phase change RAM）、フラッシュメモリなどであってもよい。

１…半導体装置、１９…モードデコーダ制御回路（制御回路）、２０…レベル変換回路（変換回路）、３１…電圧変換回路、３３…ドライバ回路、３６…デカップリングコンデンサ、Ｌ１…第１の電源ライン、Ｌ２…第２の電源ライン、Ｌ３…第３の電源ライン、Ｌ４…第４の電源ライン、ＴＤＱ…出力端子、Ｔ１…第１の接続端子、Ｔ２…第２の接続端子、Ｔ３…第３の接続端子、Ｔ４…第４の接続端子

Claims

出力端子と、
前記出力端子に接続され、第１の電源ライン及び第２の電源ラインを介して供給される電源電圧によって動作して、前記出力端子を前記第１の電源ライン及び前記第２の電源ラインの電圧の少なくとも一方にドライブする際のスルーレートを、スルーレート制御信号に応じて制御するドライバ回路と、
前記第１の電源ライン及び前記第２の電源ラインとは独立して設けられている第３の電源ライン及び第４の電源ラインを介して供給される電源電圧によって動作して、前記スルーレート制御信号の基になる制御信号を発生する制御回路と、
前記第１の電源ライン及び前記第２の電源ラインを介して供給される電源電圧によって動作して、前記基となる制御信号に基づいて前記スルーレート制御信号を発生させるとともに、発生させた前記スルーレート制御信号を前記ドライバ回路に供給する電圧変換回路と、
を備え、前記第１の電源ライン及び前記第２の電源ラインを介して供給される前記電源電圧のレベルは、前記第３の電源ライン及び前記第４の電源ラインを介して供給される前記電源電圧のレベルと等しい、半導体装置。
前記制御回路は、
前記基になる制御信号を、前記第３の電源ライン及び前記第４の電源ラインを介して供給される電源電圧に応じた信号レベルにして発生させ、
前記電圧変換回路は、
前記スルーレート制御信号を、前記第１の電源ライン及び前記第２の電源ラインを介して供給される電源電圧に応じた信号レベルにして発生させる
請求項１に記載の半導体装置。
一端が前記第１の電源ラインに接続され、他端が前記第２の電源ラインに接続されているデカップリングコンデンサ
を備える請求項１または請求項２に記載の半導体装置。
前記第１の電源ラインに接続されており、前記第１の電源ラインに供給される第１の電源電圧が外部から入力される第１の接続端子と、
前記第２の電源ラインに接続されており、前記第２の電源ラインに供給される第２の電源電圧が外部から入力される第２の接続端子と、
前記第３の電源ラインに接続されており、前記第３の電源ラインに供給される第３の電源電圧が外部から入力される第３の接続端子と、
前記第４の電源ラインに接続されており、前記第４の電源ラインに供給される第４の電源電圧が外部から入力される第４の接続端子と
を備える請求項１から請求項３のいずれか一項に記載の半導体装置。
前記第３の電源ラインを介して供給される電源電圧を第５の電源電圧に変換して、当該第５の電源電圧を前記制御回路の電源電圧として前記制御回路に供給する変換回路
を備える請求項１から請求項４のいずれか一項に記載の半導体装置。