KR20130072168A

KR20130072168A - 반도체 디바이스

Info

Publication number: KR20130072168A
Application number: KR1020120149779A
Authority: KR
Inventors: 요시히토 모리시타; 데츠야 아라이
Original assignee: 엘피다 메모리 가부시키가이샤
Priority date: 2011-12-21
Filing date: 2012-12-20
Publication date: 2013-07-01
Also published as: US8872560B2; JP2013131902A; JP6100460B2; KR101497770B1; US20130162302A1

Abstract

여기에는, 제 1 전력 전압으로 동작하여 제 1 세트의 회전율 제어 신호들을 생성하도록 구성된 제 1 회로; 제 2 전력 전압으로 동작하여 제 1 세트의 회전율 제어 신호들에 응답하여 제 2 세트의 회전율 제어 신호들을 생성하도록 구성된 제 2 회로; 및 제 2 전력 전압으로 동작하여 제 2 세트의 회전율 제어 신호들에 응답하여 제어가능한 레이트로 신호를 생성하도록 구성된 제 3 회로를 포함하는 디바이스가 개시되어 있다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}

본 발명은 반도체 디바이스에 관한 것으로, 보다 특히 회전율 제어 신호 발생 회로가 제공된 반도체 디바이스에 관한 것이다.

최근에, 일부 반도체 디바이스들에는 회전율 제어 신호 발생 회로가 제공되어 있다 (예를 들어, 특허문헌 1 참조). 회전율 제어 신호 발생 회로는, 상승 에지에서의 지연 시간들이 수신기측의 출력 파형의 하강 에지와 일치하도록 회전율 제어 신호에 따라 출력 회로의 회전율을 제어한다.

전술한 종류의 반도체 디바이스에 있어서, 출력 데이터 신호를 변화시킴으로써 야기된 출력 버퍼 회로에 공급되는 소스 전력에는 전력 공급 잡음이 발생할 수도 있다. 출력 버퍼 회로에 소스 전력을 공급하기 위한 전력 공급기가 전력 공급 잡음의 전파를 방지하기 위하여 소스 전력을 다른 회로들에 공급하기 위한 전력 공급기와는 독립적으로 제공될 수도 있다. 그러나 이러한 반도체 디바이스에서는 회전율 제어 신호를 발생시키기 위한 회로에 공급되는 소스 전력이 회전율 제어 신호를 수신하는 출력 버퍼 회로에 공급되는 소스 전력과는 상이하기 때문에, 출력 버퍼 회로에 공급된 소스 전력에 잡음이 발생한다면 출력 버퍼 회로의 회전율을 정확하게 제어하기 어렵다는 문제가 있다.

일본 특허출원공개번호 제2005-182994호

일 실시형태에서, 출력 단자; 출력 단자를 제 1 소스 라인 및 제 2 소스 라인으로부터 각각 공급된 제 1 전압 및 제 2 전압 중 일방으로 드라이빙하도록 구성된 드라이버 회로; 제 1 소스 라인 및 제 2 소스 라인과는 독립적으로 제공되는 제 3 소스 라인 및 제 4 소스 라인으로부터 공급된 제 3 전압 및 제 4 전압으로 동작하며, 제 1 제어 신호를 발생시키도록 구성된 제어 회로; 및 제 1 소스 라인 및 제 2 소스 라인으로부터 공급된 제 1 전압 및 제 2 전압으로 동작하며, 제 1 제어 신호를 수신하여 제 2 제어 신호를 발생시키도록 구성된 버퍼 회로를 포함하는 디바이스가 제공되어 있다. 드라이버 회로는 그 회전율을 제 2 제어 신호에 기초하여 제어하도록 구성된다.

다른 실시형태에서, 출력 단자; 출력 단자와 제 1 소스 라인 사이에 커플링된 제 1 트랜지스터; 출력 단자와 제 2 소스 라인 사이에 커플링된 제 2 트랜지스터; 제 1 트랜지스터의 제어 전극에 제 1 데이터 신호를 공급하도록 구성된 제 1 회로로서, 제 1 데이터 신호는 제 3 데이터 신호에 기초하여 제 1 로직 레벨 및 제 2 로직 레벨 중 일방을 취하는, 상기 제 1 회로; 제 2 트랜지스터의 제어 전극에 제 2 데이터 신호를 공급하도록 구성된 제 2 회로로서, 제 2 데이터 신호는 제 4 데이터 신호에 기초하여 제 1 로직 레벨 및 제 2 로직 레벨 중 일방을 취하는, 상기 제 2 회로; 제 1 로직 레벨로부터 제 2 로직 레벨로의 제 1 데이터 신호의 변화 속도를 제 1 신호 라인에 대한 제 1 회전율 제어 신호에 기초하여 제어하도록 구성된 제 3 회로; 제 2 로직 레벨로부터 제 1 로직 레벨로의 제 2 데이터 신호의 변화 속도를 제 2 신호 라인에 대한 제 2 회전율 제어 신호에 기초하여 제어하도록 구성된 제 4 회로; 제 1 신호 라인이 제 1 소스 라인 및 제 2 소스 라인 중 일방에 접속되도록 제 1 회전율 제어 신호를 발생시키도록 구성된 제 1 버퍼 회로; 및 제 2 신호 라인이 제 1 소스 라인 및 제 2 소스 라인 중 일방에 접속되도록 제 2 회전율 제어 신호를 발생시키도록 구성된 제 2 버퍼 회로를 포함하는 디바이스가 제공되어 있다.

또 다른 실시형태에서, 디바이스는 제 1 전력 전압으로 동작하여 제 1 세트의 회전율 제어 신호들을 생성하도록 구성된 제 1 회로, 제 2 전력 전압으로 동작하여 제 1 세트의 회전율 제어 신호들에 응답하여 제 2 세트의 회전율 제어 신호들을 생성하도록 구성된 제 2 회로, 및 제 2 전력 전압으로 동작하여 제 2 세트의 회전율 제어 신호들에 응답하여 제어가능한 레이트로 신호를 생성하도록 구성된 제 3 회로를 포함한다.

도 1 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 구성을 나타내는 블록도.
도 2 는 도 1 에 도시된 데이터 입력/출력 회로의 회로 구성을 나타내는 블록도.
도 3 은 도 2 에 도시된 버퍼 회로의 회로 구성을 나타내는 회로도.
도 4 는 도 2 에 도시된 출력 버퍼의 회로 구성을 나타내는 회로도.
도 5a 내지 도 5e 는, 전압 강하가 발생할 때 제 1 실시형태에 따른 반도체 디바이스의 파형도들을 도시하는 도면들.
도 6a 내지 도 6e 는, 전압 강하가 발생할 때 발명자들이 본 발명을 제조하는 동안의 프로토타입으로서 고안한 반도체 디바이스의 파형도들을 도시하는 도면들.
도 7a 내지 도 7e 는, 전압 상승이 발생할 때 제 1 실시형태에 따른 반도체 디바이스의 파형도들을 도시하는 도면들.
도 8a 내지 도 8e 는, 전압 상승이 발생할 때 발명자들이 프로토타입으로서 고안한 반도체 디바이스의 파형도들을 도시하는 도면들.
도 9 는 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 구성을 나타내는 블록도.
도 10 은 도 9 에 도시된 데이터 입력/출력 회로의 회로 구성을 나타내는 블록도.

다음의 상세한 설명은, 예시에 의해, 본 발명이 실시될 수도 있는 특정 양태들 및 실시형태들을 도시하는 첨부 도면들을 참조한다. 이들 실시형태들은, 당업자들이 본 발명을 실시할 수 있게 할 정도로 충분히 상세하게 설명된다. 다른 실시형태들이 이용될 수도 있고, 본 발명의 범위로부터 벗어남 없이 구조적, 논리적 및 전기적 변화들이 이루어질 수도 있다. 여기에 개시된 다양한 실시형태들은, 일부 개시된 실시형태들이 새로운 실시형태들을 형성하기 위해 하나 이상의 다른 개시된 실시형태들과 조합될 수 있기 때문에, 반드시 상호 배타적인 것은 아니다.

[제 1 실시형태]

본 발명의 제 1 실시형태는 첨부 도면들을 참조하여 후술된다.

이제, 도 1 을 참조하면, 이 실시형태의 반도체 디바이스 (1) 는 초기 입력 스테이지 (11), 커맨드/어드레스 디코더 (12), X 디코더 (13), Y 디코더 (14), 메모리 셀 어레이 (15), 판독/기록 증폭기 (16), 선입선출 (first-in, first-out; FIFO) 회로 (18), 모드 디코더 제어 회로 (19), 내부 전압 발생기 (21), 퓨즈 회로 (25) 및 데이터 입력/출력 회로 (30) 를 포함한다.

초기 입력 스테이지 (11) 는 예를 들어 어드레스 신호들 및 커맨드 신호들을 위한 입력 회로로서, 반도체 디바이스 (1) 의 외부로부터의, 뱅크 어드레스 입력 단자들 (BA) 을 통해 공급된 뱅크 어드레스 신호들, 어드레스 입력 단자들 (ADD) 을 통해 공급된 어드레스 신호들 및 커맨드 입력 단자들 (CMD) 을 통해 공급된 커맨드 신호들을 포함한다. 커맨드 신호는, 예를 들어, 반도체 디바이스 (1) 에, 외부 디바이스로부터 공급된 데이터를 메모리 셀 어레이 (15) 에 기록할 것을 명령하는 기록 커맨드, 및 반도체 디바이스 (1) 에, 메모리 셀 어레이 (15) 로부터의 데이터를 외부 디바이스로 판독할 것을 명령하는 판독 커맨드를 포함할 수도 있다. 초기 입력 스테이지 (11) 는 뱅크 어드레스 신호, 어드레스 신호 및 커맨드들을 커맨드/어드레스 디코더 (12) 로 출력한다.

커맨드/어드레스 디코더 (12) 는 초기 입력 스테이지 (11) 로부터 공급된 뱅크 어드레스 신호 및 어드레스 신호를 래치하고, 래치된 이들 어드레스들을 디코딩한다. 커맨드/어드레스 디코더 (12) 는 또한 초기 입력 스테이지 (11) 로부터 공급된 커맨드 신호들을 래치하고, 래치된 커맨드 신호들을 디코딩한다. 또한, 커맨드/어드레스 디코더 (12) 는 어드레스 신호의 디코딩 결과들을 로우 (row) 어드레스 신호들 및 컬럼 (column) 어드레스 신호들을 포함하는 내부 어드레스 신호들로서 X 디코더 (13) 및 Y 디코더 (14) 로 출력한다. 여기서, 로우 어드레스 신호들 각각은 메모리 셀 어레이 (15) 의 로우를 선택하는데 사용되는 한편, 컬럼 어드레스 신호들 각각은 메모리 셀 어레이 (15) 의 컬럼을 선택하는데 사용된다. 또한, 커맨드/어드레스 디코더 (12) 는 커맨드 신호의 디코딩 결과들을 내부 커맨드 신호들로서 후술되는 모드 디코더 제어 회로 (19), X 디코더 (13), 및 Y 디코더 (14) 로 출력한다.

메모리 셀 어레이 (15) 는 비트 라인들 (BL), 워드 라인들 (WL), 및 비트 라인들 (BL) 과 워드 라인들 (WL) 의 교차점에 배치된 메모리 셀들 (MC) 을 갖는다. 메모리 셀들 (MC) 각각은 트랜지스터 및 저장 커패시터로 구성될 수도 있다.

X 디코더 (13) 는 커맨드/어드레스 디코더 (12) 로부터 공급된 내부 어드레스 신호들 중에서 로우 어드레스 신호들을 수신한다. X 디코더 (13) 는 로우 어드레스 신호들을 디코딩하고, 디코딩 결과들에 따라 메모리 셀 어레이 (15) 에 제공된 워드 라인들 (WL) 중 임의의 하나를 선택한다.

Y 디코더 (14) 는 커맨드/어드레스 디코더 (12) 로부터 공급된 내부 어드레스 신호들 중에서 컬럼 어드레스 신호들을 수신한다. Y 디코더 (14) 는 컬럼 어드레스 신호들을 디코딩하고, 디코딩 결과들에 따라 메모리 셀 어레이 (15) 에 제공된 비트 라인들 (BL) 중 하나를 선택한다.

판독 동작 동안, 판독/기록 증폭기 (16) 는 X 디코더 (13) 및 Y 디코더 (14) 에 의해 선택된 메모리 셀 (MC) 로부터 데이터를 판독하고, 그 데이터를 FIFO 회로 (18) 로 전송한다. 또한, 기록 동작 동안, 판독/기록 증폭기 (16) 는 FIFO 회로 (18) 로부터 공급된 데이터를 획득하고, 그 획득된 데이터를 X 디코더 (13) 및 Y 디코더 (14) 에 의해 선택된 메모리 셀 (MC) 에 기록한다.

FIFO 회로 (18) 는 각각의 판독 동작 동안 메모리 셀들 (MC) 로부터 판독/기록 증폭기 (16) 에 의해 독출된 데이터를 데이터 입력/출력 회로 (30) 로 선택적으로 전송하기 위한 시프트 레지스터를 포함할 수도 있다. 또한, FIFO 회로 (18) 는 각각의 기록 동작 동안 데이터 입력/출력 회로 (30) 로부터 출력된 데이터를 판독/기록 증폭기 (16) 로 선택적으로 전송한다.

퓨즈 회로 (25) 는 프로그래밍가능한 비휘발성 메모리 엘리먼트들을 포함할 수도 있다. 데이터 입력/출력 회로 (30) 가 동작될 때 데이터 입력/출력 회로 (30) 의 회전율을 최적화할 조건들이 사전에 퓨즈 회로 (25) 에 저장된다.

모드 디코더 제어 회로 (19) 는 내부 어드레스 신호 및 내부 커맨드 신호에 대응하는 사전-회전율 (pre-slew rate) 제어 신호 (SP) 를 데이터 입력/출력 회로 (30) 로 출력한다. 본 실시형태의 모드 디코더 제어 회로 (19) 는 퓨즈 회로 (25) 에 저장된 사전-회전율 제어 신호들 (SP) 중에서 버스트 길이, 레이턴시 및 회전율과 같은 그러한 파라미터들에 순응하는 사전-회전율 제어 신호 (SP) 를 선택하고, 그 선택된 사전-회전율 제어 신호 (SP) 를 데이터 입력/출력 회로 (30) 로 출력한다. 여기서 사전-회전율 제어 신호 (SP) 는, 예를 들어, 회전율을 테스트 모드에서 최적화할 조건들을 결정하고 이러한 조건들을 퓨즈 회로 (25) 에 프로그래밍함으로써 얻어진 프로그래밍된 정보에 따라 출력될 신호를 의미한다.

내부 전압 발생기 (21) 는 각각, 제 3 소스 라인 (L3) 을 통해 제 3 접속 단자 (T3) 에 접속되고 제 4 소스 라인 (L4) 을 통해 제 4 접속 단자 (T4) 에 접속된다. 제 3 접속 단자 (T3) 에는 전력 소스 전압 (VDD) (예를 들어, 1.2V) 이 공급된다. 제 4 접속 단자 (T4) 에는 그라운드 전압 (VSS) (예를 들어, 0V) 이 공급된다. 또한, 내부 전압 발생기 (21) 는 전력 전압들 중 일방으로서 메모리 셀 어레이 (15) 에 공급되는 소스 전력 (VARY) 을 발생시키며, 전력 전압들 중 타방은 그라운드 전압 (VSS) 일 수도 있다. 전력 소스 전압 (VDD) 및 그라운드 전압 (VSS) 은 개개의 전력 전압들로서 회로 블록들 (11 내지 14, 16, 18, 19 및 25) 에 공급될 수도 있다.

데이터 입력/출력 회로 (30) 는 데이터 단자들 (TDQ0 내지 TDQ7) 에 접속된다. 데이터 입력/출력 회로 (30) 는 판독 모드에서의 각각의 판독 동작 동안 판독/기록 증폭기 (16) 에 의해 메모리 셀들 (MC) 로부터 독출된 데이터를 FIFO 회로 (18) 를 통하여 획득하고, 획득된 데이터에 대응하는 출력 데이터 신호들 (SDQ0 내지 SDQ7) 을 각각 데이터 단자들 (TDQ0 내지 TDQ7) 을 통하여 송신한다. 또한, 기록 모드에서의 각각의 기록 동작 동안, 데이터 입력/출력 회로 (30) 는 데이터 단자들 (TDQ0 내지 TDQ7) 을 통하여 공급된 데이터 신호들을 FIFO 회로 (18) 를 통하여 판독/기록 증폭기 (16) 로 출력한다. 데이터 입력/출력 회로 (30) 는, 제 1 소스 라인 (L1) 을 통하여 제 1 접속 단자 (T1) 에 접속되고, 제 2 소스 라인 (L2) 을 통하여 제 2 접속 단자 (T2) 에 접속되어, 각각 소스 전압들 (VDDQ 및 VSSQ) 이 공급된다. 단자들 (T1 및 T2) 로부터 데이터 입력/출력 회로 (30) 까지의 전력 전압 공급 라인들은 단자들 (T3 및 T4) 로부터 회로 블록들 (11 내지 14, 16, 18, 19 및 25) 까지, 그리고 내부 전압 발생기로부터 메모리 셀 어레이 (15) 까지의 다른 전력 전압 공급 라인들과는 독립적으로 제공된다는 것에 주목해야 한다.

다음에, 데이터 입력/출력 회로 (30) 의 구성에는, 도 2 에 도시한 바와 같이, 전력 소스 전압 (VDDQ) 이 공급되는 제 1 소스 (또는 전력 전압 공급) 라인 (L1) 과 그라운드 전압 (VSSQ) 이 공급되는 제 2 소스 (또는 전력 전압 공급) 라인 (L2) 사이에 커패시터 (36) 가 제공되어 있다. 전력 소스 전압 (VDDQ) 은 예를 들어 1.2V 인 전력 소스 전압 (VDD) 과 동일한 전압을 가질 수도 있다. 그라운드 전압 (VSSQ) 은 예를 들어 0V 인 그라운드 전압 (VSS) 과 동일한 전압을 가질 수도 있다.

데이터 입력/출력 회로 (30) 는 각각 데이터 단자들 (TDQ0 내지 TDQ7) 에 대응하는 데이터 입력/출력 회로들 (30-0 내지 30-7) 을 포함한다. 데이터 입력/출력 회로들 (30-0 내지 30-7) 이 동일한 구성을 갖기 때문에, 다음의 설명은 데이터 입력/출력 회로 (30-0) 의 구성 및 작동 방식 (working) 에 초점을 맞춘다. 데이터 입력/출력 회로 (30-0) 는 버퍼 회로 (31), 출력 버퍼 (32) 및 입력 버퍼 (35) 를 포함한다.

입력 버퍼 (35) 는 데이터 단자 (TDQ0) 및 FIFO 회로 (18) 에 접속된다. 입력 버퍼 (35) 는 데이터 단자 (TDQ0) 를 통해 공급된 데이터 신호를 FIFO 회로 (18) 로 출력한다.

출력 버퍼 (32) 는 드라이버 회로 (33) 및 출력 제어 회로 (34) 를 포함한다. 출력 버퍼 (32) 는 도 4 를 참조하여 후술될 것이다.

도 3 에 도시한 바와 같이, 버퍼 회로 (31) 는 P-사이드 버퍼 회로 (31P) 및 N-사이드 버퍼 회로 (31N) 를 포함한다. 모드 디코더 제어 회로 (19) (도 1 참조) 에 의해 생성된 사전-회전율 제어 신호 (SP) 는 P-사이드 사전-회전율 제어 신호 (SPP) 및 N-사이드 사전-회전율 제어 신호 (SPN) 를 포함한다. 또한, 버퍼 회로 (31) 에 의해 생성된 회전율 제어 신호 (SS) 는 P-사이드 회전율 제어 신호 (SSP) 및 N-사이드 회전율 제어 신호 (SSN) 를 포함한다. 여기서 P-사이드 회로 및 N-사이드 회로는 동일한 구성을 갖기 때문에, 다음의 설명은 P-사이드 회로에 초점을 맞춘다.

P-사이드 버퍼 회로 (31P) 는 소스 전압 (VDDQ) (제 1 소스 전압 : 예를 들어, 1.2V) 및 그라운드 전압 (VSSQ) (제 2 소스 전압 : 예를 들어, 0V) 으로 동작하고, 소스 전압 (VDD) 및 그라운드 전압 (VSS) 으로 동작하는 모드 디코더 제어 회로 (19) 에 의해 생성된 신호들 (SPP) 을 수신한다. 따라서, P-사이드 버퍼 회로 (31P) 는 소스 전압 (VDD) (제 3 소스 전압) 및 그라운드 전압 (VSS) (제 4 소스 전압) 에 대응하는 P-사이드 사전-회전율 제어 신호 (SPP) 의 신호 레벨 (예를 들어, 진폭) 을, 소스 전압 (VDDQ) (제 1 소스 전압) 및 그라운드 전압 (VSSQ) (제 2 소스 전압) 에 대응하는 P-사이드 회전율 제어 신호 (SSP) 의 신호 레벨로 컨버팅하며, 그 후 이렇게 레벨 단위 컨버팅된 P-사이드 회전율 제어 신호 (SSP) 는 출력 버퍼 (32) 에 공급된다.

도 4 에 도시한 바와 같이, 출력 버퍼 (32) 는 드라이버 회로 (33) (예를 들어, P-사이드 드라이버 회로 (33P) 및 N-사이드 드라이버 회로 (33N)) 및 출력 제어 회로 (34) 를 포함한다.

드라이버 회로 (33) 에 접속되는 출력 제어 회로 (34) 는 P-채널 트랜지스터 (34P) 및 N-채널 트랜지스터 (34N) 를 포함하여 FIFO 회로 (18) 로부터 공급된 데이터 신호 (SD0) (P-사이드 데이터 신호 (SDP0) 및 N-사이드 데이터 신호 (SDN0) 를 포함) 에 대응하는 출력 데이터 신호 (SDQ0) 를 데이터 단자 (TDQ0) 로 출력한다. P-사이드 데이터 신호 (SDP0) 및 N-사이드 데이터 신호 (SDN0) 양자가 예를 들어 하이 레벨에 있다면, 이 실시형태의 출력 제어 회로 (34) 는 출력 데이터 신호 (SDQ0) 를 하이로 설정한다. 이에 반해, P-사이드 데이터 신호 (SDP0) 및 N-사이드 데이터 신호 (SDN0) 양자가 예를 들어 로우 레벨에 있다면, 출력 제어 회로 (34) 는 출력 데이터 신호 (SDQ0) 를 로우로 설정한다. 또한, P-사이드 데이터 신호 (SDP0) 가 로우 레벨에 있고 N-사이드 데이터 신호 (SDN0) 가 하이 레벨에 있다면, 출력 제어 회로 (34) 는 데이터 단자 (TDQ0) 를 하이 임피던스 상태로 설정하고, 데이터 단자 (TDQ0) 에는 하이 레벨도 로우 레벨도 전송되지 않는다.

드라이버 회로 (33) 는 P-사이드 드라이버 회로 (33P) 및 N-사이드 드라이버 회로 (33N) 를 포함한다. 출력 제어 회로 (34) 는 P-사이드 출력 제어 회로 또는 트랜지스터 (34P) 및 N-사이드 출력 제어 회로 또는 트랜지스터 (34N) 를 포함한다. 여기서 P-사이드 회로 및 N-사이드 회로는 대칭적인 구성을 갖기 때문에, 다음의 설명은 P-사이드 회로에 초점을 맞춘다.

P-사이드 드라이버 회로 (33P) 는 P-사이드 회전율 레귤레이터 회로 (331P) 및 P-사이드 버퍼 회로 (332P) 를 포함한다.

P-사이드 버퍼 회로 (332P) 는 P-사이드 데이터 신호 (SDP) (예를 들어, P-사이드 데이터 신호 (SDP0)) 를 수신하고, 입력된 P-사이드 데이터 신호 (SDP0) 의 회전율을 제어함으로써 얻어지는 P-사이드 드라이브 신호 (NET0P) 를 출력한다.

P-사이드 버퍼 회로 (332P) 에 접속되는 P-사이드 회전율 레귤레이터 회로 (331P) 는 입력된 회전율 제어 신호 (SS) 에 따라 P-사이드 드라이브 신호 (NET0P) (및 그에 따라, P-사이드 출력 제어 회로 (34P)) 의 회전율을 제어한다. 이 실시형태의 P-사이드 회전율 레귤레이터 회로 (331P) 는 P-사이드 버퍼 회로 (332P) 와 그라운드 사이에 서로 병렬로 접속되는 복수의 제어 트랜지스터들 (예를 들어, n-채널 금속 산화물 반도체 (NMOS) 트랜지스터들) 로 구성된다. 이렇게 구성된 P-사이드 회전율 레귤레이터 회로 (331P) 는 입력된 회전율 제어 신호 (SS) 에 포함되는 복수의 제어 트랜지스터들에 각각 대응하는 복수의 ON/OFF 제어 신호들에 따라 제어 트랜지스터들의 ON/OFF 상태들을 설정함으로써 P-사이드 버퍼 회로 (332P) 의 출력 단자 (TP) 를 통해 흐르는 전류의 양을 제어함으로써 P-사이드 드라이브 신호 (NET0P) 의 회전율을 제어한다.

예를 들어, P-사이드 회전율 레귤레이터 회로 (331P) 에 포함된 NMOS 제어 트랜지스터들 중에서 턴 온되는 트랜지스터들의 수가 많을수록, 출력 단자 (TP) 를 통해 흐르는 전류의 양이 많아진다. 따라서, 이 경우에는 P-사이드 드라이브 신호 (NET0P) 의 회전율 (구배) 이 커진다. 한편, P-사이드 회전율 레귤레이터 회로 (331P) 에 포함된 NMOS 제어 트랜지스터들 중에서 턴 온되는 트랜지스터들의 수가 적을수록, P-사이드 드라이브 신호 (NET0P) 의 회전율 (구배) 이 작아진다. 회전율은 이런 방식으로 턴 온되는 제어 트랜지스터들의 수에 따라 제어된다. 턴 온되는 제어 트랜지스터들의 수는 전술한 방식으로 모드 디코더 제어 회로 (19) 에 의해 제어된다. 턴 온되는 트랜지스터들의 수는 회전율이 최적화되도록 테스트 모드에서 사전 결정된다.

드라이버 회로 (33) 는 상기 설명한 바와 같이 출력 제어 회로 (34) 의 출력 신호의 회전율을 제어한다. 상기 설명은 또한 N-사이드 회로에도 적용된다.

도 1 을 참조하여 설명한 바와 같이, 데이터 입력/출력 회로 (30) (데이터 입력/출력 회로 (30) 에 포함된 회로들을 포함) 는 이 실시형태에서는 제 1 접속 단자 (T1) 를 통해 공급된 소스 전압 (VDDQ) (제 1 소스 전압) 및 제 2 접속 단자 (T2) 를 통해 공급된 그라운드 전압 (VSSQ) (제 2 소스 전압) 으로 동작한다. 여기서, 제 1 소스 라인 (L1) 에 접속되는 제 1 접속 단자 (T1) 는, 제 1 소스 전압이 반도체 디바이스 (1) 의 외부로부터 제 1 소스 라인 (L1) 으로 공급되는 소스 전력 입력 단자이다. 또한, 제 2 소스 라인 (L2) 에 접속되는 제 2 접속 단자 (T2) 는, 제 2 소스 전압이 반도체 디바이스 (1) 의 외부로부터 제 2 소스 라인 (L2) 으로 공급되는 소스 전력 입력 단자이다.

한편, 초기 입력 스테이지 (11), 커맨드/어드레스 디코더 (12), 판독/기록 증폭기 (16), FIFO 회로 (18), 모드 디코더 제어 회로 (19) 및 내부 전압 발생기 (21) 각각은 이 실시형태에서는 제 3 접속 단자 (T3) 를 통해 공급된 소스 전압 (VDD) (제 3 소스 전압) 및 제 4 접속 단자 (T4) 를 통해 공급된 그라운드 전압 (VSS) (제 4 소스 전압) 으로 동작한다. 여기서, 제 3 소스 라인 (L3) 에 접속되는 제 3 접속 단자 (T3) 는, 제 3 소스 전압이 반도체 디바이스 (1) 의 외부로부터 제 3 소스 라인 (L3) 으로 공급되는 소스 전력 입력 단자이다. 또한, 제 4 소스 라인 (L4) 에 접속되는 제 4 접속 단자 (T4) 는, 제 4 소스 전압이 반도체 디바이스 (1) 의 외부로부터 제 4 소스 라인 (L4) 으로 공급되는 소스 전력 입력 단자이다.

데이터 입력/출력 회로 (30) 를 위한 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 은, 다른 회로들에 대한 전력 공급 잡음의 전파를 억제하기 위해, 상기 설명한 바와 같은 다른 회로들을 위한 소스 전압들과는 독립적으로 공급된다.

이제, 도 5a 내지 도 5e 를 참조하여, 본 실시형태의 반도체 디바이스 (1) 의 동작이 설명된다. 도 5a 내지 도 5e 는, P-사이드 회전율 레귤레이터 회로 (331P) 의 NMOS 제어 트랜지스터들이 이 실시형태에서는 로우로 설정된 P-사이드 회전율 제어 신호 (SSP) 에 의해 턴 오프하도록 제어될 때 전압 강하 (잡음) 가 발생한다면 관찰될 반도체 디바이스 (1) 의 동작 파형들의 일 예를 나타내는 그래프들이다.

여기서, 출력 버퍼 (32) 에 의해 출력된 데이터 패턴에 따라 소스 전압 (VDDQ) 또는 그라운드 전압 (VSSQ) 에 전력 공급 잡음이 발생하는 경우가 있을 수 있다. 예를 들어, 도 5a 에서 파형 (WS1) 으로 나타낸 바와 같이 P-사이드 데이터 신호 (SDP0) 가 로우 레벨 (즉, 그라운드 전압 (VSS) 의 전위 레벨) 로부터 하이 레벨 (즉, 소스 전압 (VDD) 의 전위 레벨) 로 스위칭될 때, 도 5b 에서 각각 제 1 소스 라인 (L1) 및 제 2 소스 라인 (L2) 의 파형 (WN1D) 및 파형 (WN1S) 으로 나타낸 바와 같이 소스 전압들에 잡음이 발생되는 경우가 발생할 수 있다. 보다 구체적으로는, 개별 데이터 출력 단자들 (TDQ0 내지 TDQ7) 에 대응하는 출력 버퍼들 (32) 로부터 출력된 데이터 신호들이 예를 들어 로우 레벨로부터 하이 레벨로 모두 한번에 스위칭될 때 소스 전압 (VDDQ) 의 전압 강하를 야기하는, 잡음이 발생할 수 있다. 이 실시형태에서는 제 1 소스 라인 (L1) 과 제 2 소스 라인 (L2) 사이에 디커플링 커패시터 (36) 가 접속되기 때문에, 그라운드 전압 (VSSQ) 의 전위 레벨은 소스 전압 (VDDQ) 의 전압 강하의 결과로서 발생되는 커플링 잡음으로 인해 낮아진다. 또한, 관련 데이터 출력 단자 (TDQ0) 가 아닌 데이터 출력 단자들 (TDQ1 내지 TDQ7) 에 대응하는 개별 출력 버퍼들 (32) 로부터 출력된 데이터 신호들이 예를 들어 하이 레벨로부터 로우 레벨로 모두 한번에 스위칭될 때 링잉 (ringing) 함으로써 야기된 전력 공급 잡음으로 인해 그라운드 전압 (VSSQ) 의 전위 레벨이 강하하는 경우가 발생할 수 있다.

여기서, 본 실시형태의 데이터 입력/출력 회로 (30) 는 이전에 설명한 바와 같이 버퍼 회로 (31) 를 포함한다. 이 버퍼 회로 (31) (예를 들어, P-사이드 버퍼 회로 (31P)) 는, 신호 레벨 (예를 들어, 진폭) 이 소스 전압 (VDD) (제 3 소스 전압) 및 그라운드 전압 (VSS) (제 4 소스 전압) 에 대응하는 P-사이드 사전-회전율 제어 신호 (SPP) 를, 신호 레벨이 소스 전압 (VDDQ) (제 1 소스 전압) 및 그라운드 전압 (VSSQ) (제 2 소스 전압) 에 대응하는 P-사이드 회전율 제어 신호 (SSP) 로 컨버팅하고, P-사이드 회전율 제어 신호 (SSP) 를 출력 버퍼 (32) 로 출력한다. 따라서, 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 의 전위 레벨들이 강하할 때, P-사이드 회전율 제어 신호 (SSP) 의 전위 레벨이 또한 도 5c 에서 파형 (WSSP1) 으로 나타낸 바와 같이 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 의 전위 강하에 대응하여 강하한다.

이것은, 파형 (WN1S) 의 전위 레벨이 NMOS 제어 트랜지스터들의 소스 전력 공급의 그라운드 전압 (VSSQ) 에서의 전력 공급 잡음의 발생의 결과로서 강하하더라도, 회전율 제어 신호 (SSP) 의 동작 전압이 그라운드 전압 (VSSQ) 으로 컨버팅되기 때문에 파형 (WSSP1) 의 전위 레벨이 또한 회전율 제어 신호 (SSP) 에서의 전력 공급 잡음의 발생으로 인해 유사한 방식으로 강하한다는 것을 의미한다. 따라서, 드라이버 회로 (33) 에 제공된 제어 트랜지스터들의 게이트-투-소스 전압에서의 변동 (fluctuations) 의 야기 없이 출력 단자 (TP) 를 통해 흐르는 전류의 양을 정확하게 제어하는 것이 가능하다. 이것은 또한 도 5d 에서 파형 (WV1) 으로 나타낸 바와 같이 드라이브 신호 (NET0) (예를 들어, P-사이드 드라이브 신호 (NET0P)) 를 정확하게 제어하는 것을 가능하게 한다. 결국에는, 이 실시형태의 반도체 디바이스 (1) 는 회전율을 정확하게 제어할 수 있다. 따라서, 이 실시형태의 데이터 입력/출력 회로 (30) 는 도 5e 에서 파형 (WD1) 으로 나타낸 바와 같이 각각의 출력 데이터 신호 (SDQ) (예를 들어, 출력 데이터 신호 (SDQ0)) 의 회전율을 정확하게 제어할 수 있다.

이제, 본 실시형태의 반도체 디바이스 (1) 와 발명자들이 본 발명을 제조하는 동안의 프로토타입으로서 고안한 반도체 디바이스 간의 비교가 이루어진다. 프로토타입 예에는 임의의 버퍼 회로들 (31) 또는 디커플링 커패시터 (36) 가 제공되지 않는다. 여기에 설명한 것은, 사전-회전율 제어 신호 (SP) 가 프로토타입 예의 반도체 디바이스에서 버퍼 회로 (31) 를 통과하지 않고 드라이버 회로 (33) 에 바로 입력되는 경우이다. 구체적으로는, 다음의 설명은, P-사이드 사전-회전율 제어 신호 (SSP) 가 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 에 대응하는 신호 레벨로 컨버팅되지 않고 예를 들어, 바로 소스 전압 (VDD) 및 그라운드 전압 (VSS) 에 대응하는 신호 레벨에서의 제어 트랜지스터들에 입력되는 일 예시적인 경우를 다룬다 (도 6a 내지 도 6e).

이제, 도 5a 에 나타낸 상기 설명한 경우에서와 같이, 전력 공급 잡음이 그라운드 전압 (VSSQ) 에서 발생하여, 도 6a 에서 파형 (WS3) 으로 나타낸 바와 같이 P-사이드 데이터 신호 (SDP0) 가 로우 레벨 (즉, 그라운드 전압 (VSS) 의 전위 레벨) 로부터 하이 레벨 (즉, 소스 전압 (VDD) 의 전위 레벨) 로 스위칭되었을 때, 도 6b 에서 파형 (WN3) 으로 나타낸 바와 같이 제 2 소스 라인 (L2) 의 전압의 변화를 야기할 수 있다는 것을 가정한다.

사전-회전율 제어 신호 (SP) (예를 들어, P-사이드 사전-회전율 제어 신호 (SPP)) 가 이때에 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 에 독립적인 소스 전압 (VDD) 및 그라운드 전압 (VSS) 에 대응하는 신호 레벨에 있기 때문에, 도 6c 에서 나타낸 바와 같이 P-사이드 사전-회전율 제어 신호 (SPP) 의 전위 레벨에는 어떠한 변화도 발생하지 않는다.

이 경우에는, 드라이버 회로 (33) 의 각각의 제어 트랜지스터의 그라운드 전압 (VSSQ) 의 전위 레벨이 강하하더라도 각각의 제어 트랜지스터의 게이트에 입력된 P-사이드 회전율 제어 신호 (SSP) 의 전위 레벨은 변하지 않는다. 그 결과, 제어 트랜지스터들의 게이트-투-소스 전압에는 변동이 발생하며 (예를 들어, 이 경우에는 각각의 제어 트랜지스터의 소스 전압으로서 기능하는 소스 전압 (VDDQ) 의 전위 레벨이 강하하더라도 게이트에 입력된 P-사이드 사전-회전율 제어 신호 (SPP) 의 전위 레벨이 강하하지 않기 때문에 제어 트랜지스터들이 턴 온되는 방향으로 제어 트랜지스터들의 게이트-투-소스 전압이 증가하기 때문), 따라서 출력 단자 (TP) 를 통해 흐르는 전류의 양이 변한다. 따라서, 드라이브 신호 (NET0) (예를 들어, P-사이드 드라이브 신호 (NET0P)) 는 도 6d 에서 파형 (WV3) 으로 나타낸 바와 같이 정확한 파형 (WV1) 에서 벗어난다. 이것은, 이 예의 반도체 디바이스가 회전율을 정확하게 제어할 수 없다는 것을 의미한다.

따라서, 이 프로토타입 예의 데이터 입력/출력 회로 (30) 는 도 6e 에서 파형 (WD3) 으로 나타낸 바와 같이 각각의 출력 데이터 신호 (SDQ) (예를 들어, 출력 데이터 신호 (SDQ0)) 의 회전율을 (즉, 파형 (WD1) 으로 나타낸 바와 같이) 정확하게 제어할 수 없다.

한편, 도 5a 내지 도 5e 를 참조하여 이전에 설명한 바와 같이, 이 실시형태의 반도체 디바이스 (1) 는, 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 이 변동하는 경우라도 각각의 제어 트랜지스터의 게이트-투-소스 전압이 변동하지 않기 때문에 출력 단자 (TP) 를 통해 흐르는 전류의 양을 정확하게 제어할 수 있다. 이것은, 본 실시형태의 반도체 디바이스 (1) 가 회전율을 정확하게 제어할 수 있다는 것을 의미한다.

이제까지 설명한 바와 같이, 본 실시형태의 반도체 디바이스 (1) 는 드라이버 회로들 (33), 모드 디코더 제어 회로 (19) (제어 회로) 및 버퍼 회로들 (31) 을 포함한다. 드라이버 회로들 (33) 은 제 1 소스 라인 (L1) 및 제 2 소스 라인 (L2) 을 통해 공급된 소스 전압으로 동작하고, 입력된 회전율 제어 신호에 따라 제 1 소스 라인 (L1) 및 제 2 소스 라인 (L2) 의 전압들 중 적어도 일방을 따르도록 접속되는 출력 단자들 (예를 들어, 데이터 출력 단자들 (DQ0 내지 DQ7)) 을 드라이빙하는 회전율을 제어한다. 또한, 제어 회로 (모드 디코더 제어 회로 (19)) 는 회전율 제어 신호가 기반으로 하는 주요한 제어 신호 (예를 들어, 사전-회전율 제어 신호 (SP)) 를 발생시키기 위해 제 1 소스 라인 (L1) 및 제 2 소스 라인 (L2) 을 통해 공급된 소스 전압에 독립적인 제 3 소스 라인 (L3) 및 제 4 소스 라인 (L4) 을 통해 공급된 소스 전압으로 동작한다. 또한, 제 1 소스 라인 (L1) 및 제 2 소스 라인 (L2) 을 통해 공급된 소스 전압에 따라 동작하는 버퍼 회로들 (31) 은, 주요한 제어 신호 (예를 들어, 사전-회전율 제어 신호 (SP)) 를 기반으로 회전율 제어 신호 (SS) 를 발생시키고, 그 발생된 회전율 제어 신호 (SS) 를 드라이버 회로들 (33) 에 공급한다.

그 결과, 본 실시형태의 반도체 디바이스 (1) 는 출력 제어 회로 (34) 의 소스 전압과는 독립적으로 공급된 소스 전압으로 동작하는 모드 디코더 제어 회로 (19) (제어 회로) 에 의해 주요한 제어 신호 (예를 들어, 사전-회전율 제어 신호 (SP)) 를 발생시킬 수 있다. 이것은 출력 제어 회로들 (34) 의 동작에 의해 야기된 소스 전압의 변동의 영향을 감소시키면서 본 실시형태의 반도체 디바이스 (1) 가 주요한 제어 신호 (예를 들어, 사전-회전율 제어 신호 (SP)) 의 발생을 가능하게 한다. 이것은, 본 실시형태의 반도체 디바이스 (1) 가 회전율을 정확하게 제어할 수 있다는 것을 의미한다.

또한, 본 실시형태의 반도체 디바이스 (1) 에 제공된 모드 디코더 제어 회로 (19) (제어 회로) 는 제 3 소스 라인 (L3) 및 제 4 소스 라인 (L4) 을 통해 공급된 소스 전압에 대응하는 신호 레벨 (예를 들어, 진폭) 에서 주요한 제어 신호 (예를 들어, 사전-회전율 제어 신호 (SP)) 를 발생시키고, 버퍼 회로 (31) 는 제 1 소스 라인 (L1) 및 제 2 소스 라인 (L2) 을 통해 공급된 소스 전압에 대응하는 신호 레벨에서 회전율 제어 신호 (SS) 를 발생시킨다.

이렇게 구성된 본 실시형태의 반도체 디바이스 (1) 는, 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 이 변동하더라도 회전율 제어 신호 (SS) 에 의해 회전율을 제어할 수 있고, 회전율 제어 신호 (SS) 는 이들 전압들의 변동에 대응하는 전위를 갖는다. 따라서, 제어 트랜지스터들의 게이트-투-소스 전압이 변동하지 않아, 본 실시형태의 반도체 디바이스 (1) 는 출력 단자 (TP) 를 통해 흐르는 전류의 양을 정확하게 제어할 수 있다. 이것은, 본 실시형태의 반도체 디바이스 (1) 가 회전율을 정확하게 제어할 수 있다는 것을 의미한다.

본 실시형태의 반도체 디바이스 (1) 는 제 1 접속 단자 (T1), 제 2 접속 단자 (T2), 제 3 접속 단자 (T3) 및 제 4 접속 단자 (T4) 를 갖는다. 제 1 접속 단자 (T1) 는 제 1 소스 라인 (L1) 에 접속되어, 제 1 소스 라인 (L1) 에 공급된 소스 전압 (VDDQ) (제 1 소스 전압) 이 제 1 접속 단자 (T1) 에 공급되도록 한다. 제 2 접속 단자 (T2) 는 제 2 소스 라인 (L2) 에 접속되어, 제 2 소스 라인 (L2) 에 공급된 그라운드 전압 (VSSQ) (제 2 소스 전압) 이 제 2 접속 단자 (T2) 에 공급되도록 한다. 또한, 제 3 접속 단자 (T3) 는 제 3 소스 라인 (L3) 에 접속되어, 제 3 소스 라인 (L3) 에 공급된 소스 전압 (VDD) (제 3 소스 전압) 이 제 3 접속 단자 (T3) 에 공급되도록 한다. 또한, 제 4 접속 단자 (T4) 는 제 4 소스 라인 (L4) 에 접속되어 그라운드 전압 (VSS) (제 4 소스 전압) 이 제 4 접속 단자 (T4) 에 공급되도록 한다.

이제 도 7a 내지 도 7e 를 참조하여, 본 실시형태의 반도체 디바이스 (1) 의 동작의 다른 예가 설명된다. 도 7a 내지 도 7e 는, P-사이드 회전율 레귤레이터 회로 (331P) 의 NMOS 제어 트랜지스터들이 이 실시형태에서는 하이로 설정된 P-사이드 회전율 제어 신호 (SSP) 에 의해 턴 온되도록 제어될 때 전압 상승 (잡음) 이 발생한다면 관찰될 반도체 디바이스 (1) 의 동작 파형들의 일 예를 나타내는 그래프들이다.

이전에 언급한 바와 같이, 출력 버퍼 (32) 에 의해 출력된 데이터 패턴에 따라 소스 전압 (VDDQ) 또는 그라운드 전압 (VSSQ) 에는 전력 공급 잡음이 발생하는 경우가 있을 수 있다. 예를 들어, 도 7a 에서 파형 (WS2) 으로 나타낸 바와 같이 P-사이드 데이터 신호 (SDP0) 가 로우 레벨 (즉, 그라운드 전압 (VSS) 의 전위 레벨) 로부터 하이 레벨 (즉, 소스 전압 (VDD) 의 전위 레벨) 로 스위칭될 때, 그리고 관련 데이터 신호 (SD0) 가 아닌 데이터 신호들 (SD1 내지 SD7) 이 하이로부터 로우로 스위칭될 때, 도 7b 에서 각각 파형 (WN2D) 및 파형 (WN2S) 으로 나타낸 바와 같이 제 1 소스 라인 (L1) 및 제 2 소스 라인 (L2) 의 전압들이 변하는 경우가 발생할 수 있다. 이것은, 예를 들어, 관련 데이터 출력 단자 (TDQ0) 에 대응하는 출력 버퍼 (32) 로부터 출력된 데이터가 로우로부터 하이로 변하고, 관련 데이터 출력 단자 (TDQ0) 가 아닌 데이터 출력 단자들 (TDQ1 내지 TDQ7) 에 대응하는 출력 버퍼들 (32) 로부터 개별적으로 출력된 데이터가 하이로부터 로우로 변할 때, 소스 전압 (VDDQ) 의 전위 레벨은 그라운드 전압 (VSSQ) 의 전위 레벨의 증가의 결과로서 상승한다는 것을 의미한다.

이 실시형태의 데이터 입력/출력 회로 (30) 는 상기 설명한 바와 같이 버퍼 회로들 (31) 을 포함한다. 버퍼 회로 (31) (예를 들어, P-사이드 버퍼 회로 (31P)) 는, 신호 레벨 (예를 들어, 진폭) 이 소스 전압 (VDD) (제 3 소스 전압) 및 그라운드 전압 (VSS) (제 4 소스 전압) 에 대응하는 P-사이드 사전-회전율 제어 신호 (SPP) 를, 신호 레벨이 소스 전압 (VDDQ) (제 1 소스 전압) 및 그라운드 전압 (VSSQ) (제 2 소스 전압) 에 대응하는 P-사이드 회전율 제어 신호 (SSP) 로 컨버팅하고, P-사이드 회전율 제어 신호 (SSP) 를 출력 버퍼 (32) 로 출력한다. 따라서, 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 의 전위 레벨들이 상승할 때, P-사이드 회전율 제어 신호 (SSP) 의 전위 레벨이 또한 도 7c 에서 파형 (WSSP2) 으로 나타낸 바와 같이 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 의 전위 상승에 대응하여 상승한다.

이 경우, 각각의 제어 트랜지스터의 게이트에 입력된 P-사이드 회전율 제어 신호 (SSP) 의 전위 레벨은, 이 실시형태의 드라이버 회로 (33) 내의 각각의 제어 트랜지스터의 그라운드 전압 (VSSQ) 의 전위 레벨의 증가에 따라 상승한다. 이것으로부터, 이 실시형태의 드라이버 회로 (33) 의 제어 트랜지스터들의 게이트-투-소스 전압이 변동하지 않고, 따라서 출력 단자 (TP) 를 통해 흐르는 전류의 양을 정확하게 제어하는 것이 가능하다는 것을 인식하게 될 것이다. 따라서, 도 7d 에서 파형 (WV2) 으로 나타낸 바와 같이 드라이브 신호 (NET0) (예를 들어, P-사이드 드라이브 신호 (NET0P)) 의 회전율을 정확하게 제어하는 것이 가능하다. 요컨대, 본 실시형태의 반도체 디바이스 (1) 는 회전율을 정확하게 제어할 수 있다.

결과적으로, 이 실시형태의 데이터 입력/출력 회로 (30) 는, 그라운드 전압 (VSSQ) 이 상승하는 경우라도 도 7e 에서 파형 (WD2) 으로 나타낸 바와 같이 각각의 출력 데이터 신호 (SDQ) (예를 들어, 출력 데이터 신호 (SDQ0)) 를 정확하게 제어할 수 있다.

이제, 본 실시형태의 반도체 디바이스 (1) 와 발명자들이 본 발명을 제조하는 동안의 프로토타입으로서 고안한 반도체 디바이스 간의 비교가 이루어진다. 프로토타입 예에는 이 실시형태의 임의의 버퍼 회로들 (31) 또는 디커플링 커패시터 (36) 가 제공되지 않는다. 여기서 설명한 것은, 사전-회전율 제어 신호 (SP) 가 프로토타입 예의 반도체 디바이스에 입력되는 경우이다.

이제, 도 7a 에 나타낸 상기 설명한 경우에서와 같이, P-사이드 데이터 신호 (SDP0) 는 도 8a 에서 파형 (WS4) 으로 나타낸 바와 같이 로우 레벨 (즉, 그라운드 전압 (VSS) 의 전위 레벨) 로부터 하이 레벨 (즉, 소스 전압 (VDD) 의 전위 레벨) 로 스위칭되어, 관련 데이터 신호 (SD0) 가 아닌 데이터 신호들 (SD1 내지 SD7) 의 하이로부터 로우로의 스위칭을 야기하는 것을 가정한다. 이런 상황이 발생하면, 제 1 소스 라인 (L1) 및 제 2 소스 라인 (L2) 의 전압들이 도 8b 에서 파형 (WN4) 으로 나타낸 바와 같이 변하는 경우가 발생할 수 있다.

사전-회전율 제어 신호 (SP) (예를 들어, P-사이드 사전-회전율 제어 신호 (SPP)) 가 이때에 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 에 독립적인 소스 전압 (VDD) 및 그라운드 전압 (VSS) 에 대응하는 신호 레벨에 있기 때문에, 도 8c 에서 나타낸 바와 같이 P-사이드 사전-회전율 제어 신호 (SPP) 의 전위 레벨에는 어떠한 변화도 발생하지 않는다.

이 경우에, 각각의 제어 트랜지스터의 게이트에 입력된 P-사이드 회전율 제어 신호 (SSP) 의 전위 레벨은, 드라이버 회로 (33) 의 각각의 제어 트랜지스터의 그라운드 전압 (VSSQ) 의 전위 레벨이 상승하더라도 변하지 않는다. 그 결과, (예를 들어, 제어 트랜지스터들이 턴 오프되는 방향으로) 제어 트랜지스터들의 게이트-투-소스 전압에는 변동이 발생하여, 출력 단자 (TP) 를 통해 흐르는 전류의 양이 변하는 것을 야기하며, 따라서 드라이브 신호 (NET0) (예를 들어, P-사이드 드라이브 신호 (NET0P)) 는 도 8d 에서 파형 (WV4) 으로 나타낸 바와 같이 정확한 파형 (WV2) 에서 벗어난다. 이것은, 이 예의 반도체 디바이스가 회전율을 정확하게 제어할 수 없다는 것을 의미한다.

따라서, 이 예의 데이터 입력/출력 회로 (30) 는 도 8e 에서 파형 (WD4) 으로 나타낸 바와 같이 각각의 출력 데이터 신호 (SDQ) (예를 들어, 출력 데이터 신호 (SDQ0)) 를 (즉, 파형 (WD2) 으로 나타낸 바와 같이) 정확하게 제어할 수 없다.

한편, 도 7a 내지 도 7e 를 참조하여 이전에 설명한 바와 같이, 이 실시형태의 반도체 디바이스 (1) 는, 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 이 변동하는 경우라도 각각의 제어 트랜지스터의 게이트-투-소스 전압이 변동하지 않기 때문에 출력 단자 (TP) 을 통해 흐르는 전류의 양을 정확하게 제어할 수 있다. 이것은, 본 실시형태의 반도체 디바이스 (1) 가 회전율을 정확하게 제어할 수 있다는 것을 의미한다.

또한, 이 실시형태의 반도체 디바이스 (1) 는, 일단이 제 1 소스 라인 (L1) 에 접속되고 타단이 제 2 소스 라인 (L2) 에 접속되는 디커플링 커패시터 (36) 를 포함한다. 본 실시형태의 반도체 디바이스 (1) 에서는, 그라운드 전압 (VSSQ) 의 전위 레벨의 변화에 따라 소스 전압 (VDDQ) 을 변하게 하는 것이 가능하여, 소스 전압 (VDDQ) 에 따라 출력되는 회전율 제어 신호 (SS) 가 그라운드 전압 (VSSQ) 의 전위 레벨의 변동에 따라 변할 수 있다. 따라서, 그라운드 전압 (VSSQ) 의 전위 레벨이 변동하더라도, 본 실시형태의 반도체 디바이스 (1) 에서는 각각의 제어 트랜지스터의 게이트-투-소스 전압이 변동하지 않아, 출력 단자 (TP) 를 통해 흐르는 전류의 양을 정확하게 제어하는 것을 가능하게 한다. 이것은, 본 실시형태의 반도체 디바이스 (1) 가 회전율을 정확하게 제어할 수 있다는 것을 의미한다.

본 실시형태에 따르면, 반도체 디바이스는 출력 제어 회로의 전력 공급에 독립적인 전력 공급에 따라 동작하는 모드 디코더 제어 회로 (제어 회로) 에 의해 주요한 제어 신호 (예를 들어, 사전-회전율 제어 신호) 를 발생시킬 수 있다. 예를 들어, 본 발명의 반도체 디바이스에서는, 출력 제어 회로의 드라이버 회로를 위한 소스 라인이 아닌 소스 라인을 통해 공급된 소스 전압으로 동작하는 모드 디코더 제어 회로 (제어 회로) 에 의해 발생된 제어 신호가 회전율 제어 신호로서 드라이버 회로를 위한 소스 라인과 동일한 소스 라인을 통해 공급된 소스 전압에 따라 동작하는 버퍼 회로를 통하여 드라이버 회로에 입력되어, 제 1 소스 라인 및 제 2 소스 라인에서 발생하는 전력 공급 잡음이 또한 회전율 제어 신호에서 발생한다. 이것은, 본 실시형태의 반도체 디바이스가 회전율을 제어할 때 출력 제어 회로의 동작에 의해 야기된 소스 전압의 변동의 영향을 감소시킬 수 있다. 요컨대, 본 실시형태의 반도체 디바이스는 회전율을 정확하게 제어할 수 있다.

[제 2 실시형태]

이제, 본 발명의 제 2 실시형태가 도 9 및 도 10 을 참조하여 후술된다. 다음의 설명은, 상기 설명한 제 1 실시형태의 구성과 동일한 구성을 갖는 그러한 엘리먼트들의 설명을 포함하지 않는다.

이제, 도 9 를 참조하면, 이 실시형태의 반도체 디바이스 (1) 는 내부 전압 발생기 (21a), 레벨 컨버터 (20) (컨버터 회로) 및 제 2 레벨 컨버터 (17) 를 포함한다.

제 3 소스 라인 (L3) 및 제 4 소스 라인 (L4) 에 접속되는 내부 전압 발생기 (21a) 는, 제 3 소스 라인 (L3) 을 통해 공급된 소스 전압 (VDD) 을 제 5 소스 전압 (VPERI) (하위 전압) 으로 컨버팅하고, 이 컨버팅된 제 5 소스 전압 (VPERI) 을 제 5 소스 라인 (L5) 을 통해 커맨드/어드레스 디코더 (12), 판독/기록 증폭기 (16) 및 모드 디코더 제어 회로 (19) (제어 회로) 를 위한 소스 전압으로서 모드 디코더 제어 회로 (19) (제어 회로) 에 공급한다. 또한, 내부 전압 발생기 (21a) 는 내부 전압 (VARY) 을 발생시킨 후, 메모리 셀 어레이 (15) 에 공급된다.

제 2 레벨 컨버터 (17) 는 판독/기록 증폭기 (16) 와 FIFO 회로 (18) 사이에서 교환된 신호들의 전압 레벨들을 컨버팅한다.

레벨 컨버터 (20) (컨버터 회로) 는 제 5 소스 전압 (VPERI) 및 그라운드 전압 (VSS) 에 대응하는 신호 레벨들 (예를 들어, 진폭) 을 갖는 사전-회전율 제어 신호들 (SP) 의 신호 레벨을 소스 전압 (VDD) 및 그라운드 전압 (VSS) 에 대응하는 신호 레벨로 컨버팅한다. 레벨 컨버터 (20) 는 소스 전압 (VDD) 및 그라운드 전압 (VSS) 으로 동작한다. 레벨 컨버터 (20) (컨버터 회로) 가 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 으로부터 동작 소스 전력을 얻는다면, 레벨 컨버터 (20) 가 소스 전압 (VDDQ) 에 포함된 잡음으로 인해 신호 레벨들을 정확하게 컨버팅하는 것이 불가능해질 것이다. 따라서, 레벨 컨버터 (20) 는 소스 전압 (VDDQ) 및 그라운드 전압 (VSSQ) 과 비교하여 적은 잡음을 포함하는 소스 전압 (VDD) 및 그라운드 전압 (VSS) 으로부터 동작 소스 전력을 얻는다.

또한, 이 실시형태의 커맨드/어드레스 디코더 (12) 및 판독/기록 증폭기 (16) 는 제 5 소스 전압 (VPERI) 및 그라운드 전압 (VSS) 에 따라 동작한다.

이 실시형태의 반도체 디바이스 (1) 의 데이터 입력/출력 회로 (30) 는 본 실시형태의 반도체 디바이스 (1) 의 데이터 입력/출력 회로 (30) 의 구성의 일 예를 나타내는 회로도인 도 10 에 나타낸 바와 같이 디커플링 커패시터 (36) 를 포함한다. 제어 신호들 (SSP 및 SSN) 은 전력 전압들 (VDDQ 및 VSSQ) 로 동작하고 전력 전압들 (VDD 및 VSS) 로 동작하는 레벨 컨버터 (20) (도 9 참조) 로부터 출력 신호들 (SPP 및 SPN) 을 수신하는 버퍼 회로 (31) (도 2 및 도 3 참조) 로부터 공급된다는 것에 주목하게 될 것이다.

제 1 소스 라인 (L1) 과 제 2 소스 라인 (L2) 사이에 접속되는 디커플링 커패시터 (36) 는 소스 전압 (VDDQ) 과 그라운드 전압 (VSSQ) 사이의 전위 차이를 안정화시키기 위해 소스 전압 (VDDQ) 과 그라운드 전압 (VSSQ) 을 서로 디커플링한다. 예를 들어, 그라운드 전압 (VSSQ) 이 상승하는 경우에서는, 본 실시형태의 디커플링 커패시터 (36) 는 상승한 그라운드 전압 (VSSQ) 의 전위 레벨 따라 소스 전압 (VDDQ) 의 전위 레벨의 상승을 야기한다.

이 실시형태의 반도체 디바이스 (1) 는 상기 설명한 바와 같이 내부 전압 발생기 (21a) 를 포함한다. 제 3 소스 라인 (L3) 및 제 4 소스 라인 (L4) 에 접속되는 내부 전압 발생기 (21a) 는 제 3 소스 라인 (L3) 을 통해 공급된 소스 전압 (VDD) 을 제 5 소스 전압 (VPERI) 으로 컨버팅하고, 그 컨버팅된 제 5 소스 전압 (VPERI) 을 개별 회로들의 소스 전압으로서 커맨드/어드레스 디코더 (12), 판독/기록 증폭기 (16) 및 모드 디코더 제어 회로 (19) (제어 회로) 에 공급한다. 이 실시형태의 반도체 디바이스 (1) 의 이런 어레인지먼트는, 예를 들어 소스 전압 (VDD) 보다 낮은 전압에서 커맨드/어드레스 디코더 (12), 판독/기록 증폭기 (16) 및 모드 디코더 제어 회로 (19) (제어 회로) 를 동작시키는 것을 가능하게 한다. 따라서 이 실시형태의 반도체 디바이스 (1) 는 이들 회로들에 의해 발생된 열의 양을 감소시킬 수 있다. 이것은, 전술한 회로들이 직접 소스 전압 (VDD) 에 의해 동작되는 경우와 비교하여 본 실시형태의 반도체 디바이스 (1) 가 전력 소비를 감소시킬 수 있다는 것을 의미한다.

따라서 본 발명의 바람직한 실시형태들이 첨부 도면들을 참조하여 이제까지 설명되었지만, 본 발명은 특정 구성들의 관점에서 전술한 실시형태들에 한정되지 않고 본 발명의 범위 및 사상으로부터 벗어남 없이 다양한 방식으로 변형될 수도 있다. 또한, 본 발명은 여기서 반도체 디바이스 (1) 가 동적 랜덤-액세스 메모리 (DRAM) 인 것을 가정하여 설명되었지만, 본 발명은 그것에 한정되지 않는다. 예를 들어, 반도체 디바이스 (1) 는 정적 랜덤-액세스 메모리 (SRAM), 위상-변화 RAM (PRAM) 또는 플래시 메모리와 같은 디바이스일 수도 있다.

1 : 반도체 디바이스
11 : 초기 입력 스테이지
12 : 커맨드/어드레스 디코더
13 : X 디코더
14 : Y 디코더
15 : 메모리 셀 어레이
16 : 판독/기록 증폭기
17 : 레벨 컨버터
18 : FIFO 회로
19 : 모드 디코더 제어 회로
20 : 레벨 컨버터
21 : 내부 전압 발생기
21a : 내부 전압 발생기
25 : 퓨즈 회로
30 : 데이터 I/O 회로

Claims

출력 단자;
상기 출력 단자를 제 1 소스 라인 및 제 2 소스 라인으로부터 각각 공급된 제 1 전압 및 제 2 전압 중 일방으로 드라이빙하도록 구성된 드라이버 회로;
상기 제 1 소스 라인 및 상기 제 2 소스 라인과는 독립적으로 제공되는 제 3 소스 라인 및 제 4 소스 라인으로부터 공급된 제 3 전압 및 제 4 전압으로 동작하며, 제 1 제어 신호를 발생시키도록 구성된 제어 회로; 및
상기 제 1 소스 라인 및 상기 제 2 소스 라인으로부터 공급된 상기 제 1 전압 및 상기 제 2 전압으로 동작하며, 상기 제 1 제어 신호를 수신하여 제 2 제어 신호를 발생시키도록 구성된 버퍼 회로를 포함하며,
상기 드라이버 회로는 그 회전율을 상기 제 2 제어 신호에 기초하여 제어하도록 구성되는, 디바이스.
제 1 항에 있어서,
상기 제어 회로는 상기 제 3 전압 및 상기 제 4 전압 중 일방을 갖는 상기 제 1 제어 신호를 발생시키도록 구성되고, 상기 버퍼 회로는 상기 제 1 전압 및 상기 제 2 전압 중 일방을 갖는 상기 제 2 제어 신호를 발생시키도록 구성되는, 디바이스.
제 1 항에 있어서,
상기 제 1 소스 라인에 접속된 제 1 전극 및 상기 제 2 소스 라인에 접속된 제 2 전극을 갖는 디커플링 커패시터를 더 포함하는, 디바이스.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 소스 라인에 접속되고 외부로부터 상기 제 1 전압을 수신하도록 구성된 제 1 외부 단자;
상기 제 2 소스 라인에 접속되고 외부로부터 상기 제 2 전압을 수신하도록 구성된 제 2 외부 단자;
상기 제 3 소스 라인에 접속되고 외부로부터 상기 제 3 전압을 수신하도록 구성된 제 3 외부 단자; 및
상기 제 4 소스 라인에 접속되고 외부로부터 상기 제 4 전압을 수신하도록 구성된 제 4 외부 단자를 더 포함하는, 디바이스.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
외부로부터 제 5 전압을 수신하여 상기 제 3 전압을 발생시키도록 구성된 내부 전압 발생기를 더 포함하는, 디바이스.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 전압 및 상기 제 3 전압은 실질적으로 서로 동일한 값을 갖고, 상기 제 2 전압 및 상기 제 4 전압은 실질적으로 서로 동일한 값을 갖는, 디바이스.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 제어 신호를 저장하는 퓨즈 회로를 더 포함하는, 디바이스.
출력 단자;
상기 출력 단자와 제 1 소스 라인 사이에 커플링된 제 1 트랜지스터;
상기 출력 단자와 제 2 소스 라인 사이에 커플링된 제 2 트랜지스터;
상기 제 1 트랜지스터의 제어 전극에 제 1 데이터 신호를 공급하도록 구성된 제 1 회로로서, 상기 제 1 데이터 신호는 제 3 데이터 신호에 기초하여 제 1 로직 레벨 및 제 2 로직 레벨 중 일방을 취하는, 상기 제 1 회로;
상기 제 2 트랜지스터의 제어 전극에 제 2 데이터 신호를 공급하도록 구성된 제 2 회로로서, 상기 제 2 데이터 신호는 제 4 데이터 신호에 기초하여 상기 제 1 로직 레벨 및 상기 제 2 로직 레벨 중 일방을 취하는, 상기 제 2 회로;
상기 제 1 로직 레벨로부터 상기 제 2 로직 레벨로의 상기 제 1 데이터 신호의 변화 속도를 제 1 신호 라인에 대한 제 1 회전율 제어 신호에 기초하여 제어하도록 구성된 제 3 회로;
상기 제 2 로직 레벨로부터 상기 제 1 로직 레벨로의 상기 제 2 데이터 신호의 변화 속도를 제 2 신호 라인에 대한 제 2 회전율 제어 신호에 기초하여 제어하도록 구성된 제 4 회로;
상기 제 1 신호 라인이 상기 제 1 소스 라인 및 상기 제 2 소스 라인 중 일방에 접속되도록 상기 제 1 회전율 제어 신호를 발생시키도록 구성된 제 1 버퍼 회로; 및
상기 제 2 신호 라인이 상기 제 1 소스 라인 및 상기 제 2 소스 라인 중 일방에 접속되도록 상기 제 2 회전율 제어 신호를 발생시키도록 구성된 제 2 버퍼 회로를 포함하는, 디바이스.
제 8 항에 있어서,
상기 제 1 버퍼 회로는 상기 제 1 회전율 제어 신호를 제 3 신호 라인에 대한 제 3 회전율 제어 신호에 기초하여 발생시키고,
상기 제 2 버퍼 회로는 상기 제 2 회전율 제어 신호를 제 4 신호 라인에 대한 제 4 회전율 제어 신호에 기초하여 발생시키고,
상기 제 3 신호 라인은 제 3 소스 라인 및 제 4 소스 라인 중 일방에 접속되고,
상기 제 4 신호 라인은 상기 제 3 소스 라인 및 상기 제 4 소스 라인 중 일방에 접속되며,
상기 제 3 소스 라인 및 상기 제 4 소스 라인은 상기 제 1 소스 라인 및 상기 제 2 소스 라인과는 독립적으로 제공되는, 디바이스.
제 9 항에 있어서,
상기 제 1 소스 라인에 커플링된 제 1 외부 단자,
상기 제 2 소스 라인에 커플링된 제 2 외부 단자,
상기 제 3 소스 라인에 커플링된 제 3 외부 단자, 및
상기 제 4 소스 라인에 커플링된 제 4 외부 단자를 더 포함하는, 디바이스.
제 10 항에 있어서,
상기 제 1 외부 단자 및 상기 제 3 외부 단자에는 제 1 전압이 공급되고, 상기 제 2 외부 단자 및 상기 제 4 외부 단자에는 상기 제 1 전압과는 상이한 제 2 전압이 공급되는, 디바이스.
제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 제 3 회전율 제어 신호 및 상기 제 4 회전율 제어 신호의 값들을 저장하는 퓨즈 회로를 더 포함하는, 디바이스.
제 1 전력 전압이 사이에 공급되는 제 1 단자 및 제 2 단자;
제 2 전력 전압이 사이에 공급되는 제 3 단자 및 제 4 단자;
제 5 단자;
상기 제 1 단자와 상기 제 2 단자 사이에 커플링되고, 상기 제 1 전력 전압으로 동작하여 제 1 세트의 회전율 제어 신호들을 생성하도록 구성된 제 1 회로;
상기 제 3 단자와 상기 제 4 단자 사이에 커플링되고, 상기 제 2 전력 전압으로 동작하여 상기 제 1 세트의 회전율 제어 신호들에 응답하여 제 2 세트의 회전율 제어 신호들을 생성하도록 구성된 제 2 회로; 및
상기 제 3 단자와 상기 제 4 단자 사이에 커플링되고, 상기 제 2 전력 전압으로 동작하여 상기 제 2 세트의 회전율 제어 신호들에 응답하여 제어가능한 레이트로 상기 제 5 단자를 드라이빙하도록 구성된 제 3 회로를 포함하는, 디바이스.
제 13 항에 있어서,
각각 상기 제 1 단자 및 상기 제 2 단자으로부터 상기 제 1 회로까지 연장된 제 1 전력 라인 및 제 2 전력 라인; 및
상기 제 1 전력 라인 및 상기 제 2 전력 라인과는 독립적으로 상기 제 3 단자 및 상기 제 4 단자로부터 각각 연장되고 상기 제 2 회로 및 상기 제 3 회로 각각에 도달하는 제 3 전력 라인 및 제 4 전력 라인을 더 포함하는, 디바이스.
제 13 항에 있어서,
상기 제 1 전력 전압은 상기 제 2 전력 전압과 실질적으로 동일한, 디바이스.
제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 제 1 단자와 상기 제 2 단자 사이에 커플링되고, 상기 제 1 전력 전압으로 동작하여 상기 제 1 전력 전압과는 상이한 내부 전압을 발생시키도록 구성된 내부 전압 발생기; 및
상기 내부 전압으로 동작하여 제 3 세트의 회전율 제어 신호들을 생성하는 제 4 회로를 더 포함하며,
상기 제 1 회로는 상기 제 3 세트의 회전율 제어 신호들에 응답하여 상기 제 1 세트의 회전율 제어 신호들을 생성하는, 디바이스.
제 16 항에 있어서,
상기 내부 전압은 상기 제 1 전력 전압보다 낮은, 디바이스.
제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 제 3 단자와 상기 제 4 단자 사이에 접속된 커패시터를 더 포함하는, 디바이스.
제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 제 2 회로는 적어도 하나의 인버터를 포함하는, 디바이스.
제 13 항에 있어서,
각각 상기 제 1 단자 및 상기 제 2 단자로부터 상기 제 1 회로까지 연장되어 상기 제 1 전력 전압을 상기 제 1 회로로 전달하는 제 1 전력 라인 및 제 2 전력 라인; 및
상기 제 1 전력 라인 및 상기 제 2 전력 라인과는 독립적으로 상기 제 3 단자 및 상기 제 4 단자로부터 각각 연장되고, 상기 제 2 회로 및 상기 제 3 회로 각각에 도달하여 상기 제 2 전력 전압을 상기 제 2 회로 및 상기 제 3 회로 각각으로 전달하는 제 3 전력 라인 및 제 4 전력 라인을 더 포함하며,
상기 제 1 전력 전압은 상기 제 2 전력 전압과 실질적으로 동일한, 디바이스.