JP2013200933A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置1は、クロックの立上がりエッジと立下がりエッジとの両方に応答して複数のデータ信号DQをそれぞれ外部に出力し、複数の第1の出力パッド24を含む複数の第1の出力回路20と、複数のデータ信号DQに同期するようにしてデータストローブ信号DQSを外部に出力し、第2の出力パッド25を含む第2の出力回路21と、複数の第1の出力回路20用の電源を外部から受ける電源パッド22−1と、第2の出力回路21用の電源を外部から受ける電源パッド22−2とを含む。第2の出力回路21は、データストローブ信号DQSのタイミングを調整する遅延素子50を含む。
【選択図】 図3
Description
[1] 不揮発性半導体記憶装置の全体構成
本実施形態では、不揮発性半導体記憶装置1として、NAND型フラッシュメモリを例に挙げて説明する。図1は、第1の実施形態に係る不揮発性半導体記憶装置1のブロック図である。
次に、図1に示したメモリセルアレイ10の構成について説明する。図2は、メモリセルアレイ10の回路図である。
本実施形態の不揮発性半導体記憶装置1は、高速インターフェースを有し、クロックCLKの立上がり及び立下がりの両方のエッジでデータを転送するDDR(Double Data Rate)動作をサポートしている。このDDR動作を行うために、データ信号(DQ信号)とともに、DQ信号に同期するデータストローブ信号(DQS信号)を使用する。
次に、遅延素子50の構成の一例について説明する。図7は、遅延素子50の構成例を示す回路図である。遅延素子50は、キャパシタから構成される。キャパシタ50の第1の電極は、インバータ42及び43間に接続されている。キャパシタ50の第2の電極は、接地電圧VSSの端子に接続されている。
以上詳述したように第1の実施形態では、不揮発性半導体記憶装置1は、DDR動作をサポートする高速データ転送を実行し、この高速データ転送のために、データ信号DQに同期するデータストローブ信号DQSを使用する。また、データ信号用の複数の入出力回路20には、これらに共通の第1の電源パッド22−1が設けられ、一方、データストローブ信号用の入出力回路21には、専用の第2の電源パッド22−2が設けられる。そして、データストローブ信号用の入出力回路21には、データストローブ信号DQSのタイミングを調整する遅延素子50を付加するようにしている。
第2の実施形態は、データに応じて遅延時間を制御できる遅延素子を入出力部に挿入し、さらに、ROMヒューズに記憶したROMデータによって遅延素子の遅延時間を制御するようにしている。
Claims (6)
- クロックの立上がりエッジと立下がりエッジとの両方に応答して複数のデータ信号をそれぞれ外部に出力し、前記複数のデータ信号用の複数の第1の出力パッドを含む複数の第1の出力回路と、
前記複数のデータ信号に同期するようにしてデータストローブ信号を外部に出力し、前記データストローブ信号用の第2の出力パッドを含む第2の出力回路と、
前記複数の第1の出力回路用の電源を外部から受ける第1の電源パッドと、
前記第2の出力回路用の電源を外部から受ける第2の電源パッドと、
を具備し、
前記第2の出力回路は、前記データストローブ信号のタイミングを調整する遅延素子を含み、
前記遅延素子は、前記第2の出力回路内の前記データストローブ信号のパスに挿入され、
前記遅延素子は、遅延時間が異なる複数の遅延素子から選択可能なように構成されることを特徴とする半導体記憶装置。 - クロックの立上がりエッジと立下がりエッジとの両方に応答して複数のデータ信号をそれぞれ外部に出力し、前記複数のデータ信号用の複数の第1の出力パッドを含む複数の第1の出力回路と、
前記複数のデータ信号に同期するようにしてデータストローブ信号を外部に出力し、前記データストローブ信号用の第2の出力パッドを含む第2の出力回路と、
前記複数の第1の出力回路用の電源を外部から受ける第1の電源パッドと、
前記第2の出力回路用の電源を外部から受ける第2の電源パッドと、
を具備し、
前記第2の出力回路は、前記データストローブ信号のタイミングを調整する遅延素子を含むことを特徴とする半導体記憶装置。 - 前記遅延素子は、前記第2の出力回路内の前記データストローブ信号のパスに挿入されることを特徴とする請求項2に記載の半導体記憶装置。
- 前記第2の出力回路は、前記データストローブ信号をラッチするラッチ回路を含み、
前記遅延素子は、前記ラッチ回路に入力されるクロックのパスに挿入されることを特徴とする請求項2に記載の半導体記憶装置。 - 前記遅延素子は、遅延時間が異なる複数の遅延素子から選択可能なように構成されることを特徴とする請求項2乃至4のいずれかに記載の半導体記憶装置。
- 前記遅延素子の遅延時間を調整するためのデータを格納する記憶領域をさらに具備し、
前記遅延素子は、前記データに応じて遅延時間が変化するよう構成されることを特徴とする請求項2乃至4のいずれかに記載の半導体記憶装置。
Priority Applications (1)
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JP2012070300A JP2013200933A (ja) | 2012-03-26 | 2012-03-26 | 半導体記憶装置 |
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JP2012070300A Pending JP2013200933A (ja) | 2012-03-26 | 2012-03-26 | 半導体記憶装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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2012
- 2012-03-26 JP JP2012070300A patent/JP2013200933A/ja active Pending
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