JP5537508B2 - 半導体記憶装置 - Google Patents

Description

本発明の実施形態は半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、複数の直列接続されたメモリセルからなるストリングを有する。複数のストリング中の１つのメモリセルによって保持されるビットの連なりから１つのページが構成される。ページは、ＮＡＮＤ型フラッシュメモリの読み出しおよび書き込み単位である。１つのページを構成する複数メモリセルは、同じワード線と接続される。ＮＡＮＤ型フラッシュメモリに限らず、メモリデバイスには現状からのさらなる高速動作に対する要求が存在する。

特開２００７−２０７３０１号公報

高速動作が可能な半導体記憶装置を提供しようとするものである。

一実施形態による半導体記憶装置は、半導体記憶装置は、ゲートにワード線がそれぞれ接続され、直列接続された複数のセルトランジスタと、ワード線を駆動する第１ドライバよび第２ドライバと、接続モジュールと、を具備する。接続モジュールは、前記第１ドライバを複数の前記ワード線のうちの第１群に共通に電気的に接続し、選択されるワード線によらずに前記第２ドライバを前記複数のワード線のうちの前記第１群と異なり且つ前記第１群のワード線と同じ本数を有する第２群に共通に電気的に接続する。

一実施形態に係る半導体記憶装置の全体構成例のブロック図。 ブロックの具体例の回路図。 ブロックの具体例の断面図。 一実施形態に係るワード線ドライバユニットを例示する図。 一実施形態に係るワード線スイッチユニットを例示する図。 一実施形態に係るワード線コントローラを例示する図。 一実施形態に係るロウデコーダを例示する図。 一実施形態に係る、各ワード線とワード線ドライバとの選択ワード線に応じた接続を例示する図。 一実施形態に係る、論理値表を例示する図。

まずＮＡＮＤ型フラッシュメモリの参考例について説明する。メモリセルにアクセスする際、アクセス対象のページに関連するワード線が選択される。一方、選択ワード線以外のワード線にも様々な電圧が印加されることがある。そのために、複数のドライバが設けられる。各ドライバは、選択ワード線だけでなく、非選択ワード線にも様々な電圧を印加する。各ドライバが、どの値の電圧を印加するか、いくつのワード線の駆動を受け持つかは、ドライバとワード線の構成に依存する。同じ電圧を印加される複数ワード線は、１つのドライバによって共通に駆動されることが考えられる。

各ドライバと、このドライバによって駆動される複数ワード線との組合せは多岐に亘る。どのワード線が選択された場合であっても、非選択ワード線の各々には予め定められた電圧が印加される必要がある。その実現のために、どのワード線が選択されているかに応じて、１つのドライバによって駆動されるワード線の本数が変動するという構成があり得る。このような技術に基づくと、１つのドライバによって駆動されるワード線の本数の変動が当該ドライバに対する負荷容量の変化に繋がる。例えば、共に駆動される複数ワード線の本数が多いと、これらワード線の充電および放電に多くの時間を要する。この結果、同じ電圧印加されるべき複数ワード線の間であっても、充電および放電に要する時間がばらつく。

以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

また、以下に例示する各機能ブロックが、以下の具体例のように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。

図１は、本発明の一実施形態に係る半導体記憶装置の機能ブロックを概略的に示している。図１に示されるように、実施形態に係る半導体記憶装置１は、メモリセルアレイ２、およびそれ以外の周辺ユニット（接続ユニット）３を含む。周辺ユニット（モジュール）３は、半導体記憶装置１のメモリセルアレイ２以外の部分に相当する。周辺ユニット３は、ビット線コントローラ１１、カラムデコーダ１２、ロウデコーダ１３、ワード線ドライバユニット（モジュール）１４、ワード線スイッチユニット（モジュール）１５、ワード線コントローラ１６、制御ユニット（モジュール）１７を含んでいる。

メモリセルアレイ２は、複数のブロックを含んでいる。各ブロックは、複数のメモリセル、ワード線ＷＬ、ビット線ＢＬ等を含んでいる。ブロックは、複数のページから構成され、ページは複数のメモリセルからなる。ページは、複数のメモリセルによるビットからなる記憶空間を指すこともある。ブロックおよびページについては後に詳述する。メモリセルアレイ２のビット線ＢＬおよびワード線ＷＬは、それぞれビット線コントローラ１１およびロウデコーダ１３と接続されている。

ビット線コントローラ１１は、ビット線ＢＬを介してメモリセルアレイ２内のメモリセルのデータを読み出し、ビット線ＢＬを介してメモリセルアレイ２内のメモリセルの状態を検出する。また、ビット線コントローラ１１は、ビット線ＢＬを介してメモリセルアレイ２内のメモリセルに書き込み（プログラム）電圧を印加してメモリセルにデータを書き込む。ビット線コントローラ１１は、カラムデコーダ１２と接続されている。カラムデコーダ１２は、カラムアドレスＣＯＬ＿ＡＤＤＲＥＳＳに基づいて、特定のビット線を選択する。カラムアドレスＣＯＬ＿ＡＤＤＲＥＳＳは、半導体記憶装置１の外部からの信号Ａｄｄｒｅｓｓに基づいて制御ユニット１７によって生成される。ビット線コントローラ１１はセンスアンプ等を含んでいる。ビット線コントローラ１１にメモリセルから読み出されたデータＤＡＴＡは、データ入出力端子から半導体記憶装置１の外部へ出力される。同様に、ビット線コントローラ１１は、データ入出力端子を介して半導体記憶装置１の外部からのデータＤＡＴＡを受け取る。

ロウデコーダ１３は、ロウアドレスＲＯＷ＿ＡＤＤＲＥＳＳに基づいてメモリセルアレイ２内の特定のワード線ＷＬを選択する。ロウアドレスＲＯＷ＿ＡＤＤＲＥＳＳは、信号Ａｄｄｒｅｓｓに基づいて制御ユニット１７によって生成される。また、ロウデコーダ１３は、読み出し、書き込み、あるいは消去に必要な様々な値の電圧をワード線スイッチユニット１５を介してワード線ドライバユニット１４から受け取る。ロウデコーダ１３は、これらの電圧を、特定の複数ワード線に印加する。

ワード線ドライバユニット１４は、半導体記憶装置１の外部からの電圧Ｖｓｓ、Ｖｃｃを受け取って、読み出し、書き込み、あるいは消去に必要な様々な電圧を生成する。ワード線ドライバユニット１４は、複数のドライバを含んでいる。ワード線ドライバユニット１４の出力は、ワード線スイッチユニット１５と接続されている。ワード線スイッチユニット１５は、ワード線コントローラ１６の制御に基づいて、ワード線ドライバユニット１４の特定のドライバを特定のワード線ＷＬに接続する。ワード線ドライバユニット１４、ワード線スイッチユニット１５、ワード線コントローラ１６については後に詳述する。

半導体記憶装置１は、また、アドレスＡｄｄｒｅｓｓおよび制御信号Ｃｏｎｔｒｏｌを含む種々の信号を受け取る。制御ユニット１７は、これらの信号を受け取り、半導体記憶装置１の制御に用いる。制御ユニット１７は、ビット線コントローラ１１、カラムデコーダ１２、ロウデコーダ１３、ワード線ドライバユニット１４、ワード線コントローラ１６を制御する。

図２および図３は、ブロックＢｌｏｃｋの構成例を示している。図２には、１つのブロックＢｌｏｃｋのみが描かれている。図２および図３に示されるように、ブロックＢｌｏｃｋは、ワード線方向（ＷＬ＿Ｄｉｒｅｃｔｉｏｎ）に沿って並ぶ複数のメモリセル列（メモリセルユニット）ＭＵを含んでいる。メモリセル列ＭＵは、ビット線方向（ＢＬ＿Ｄｉｒｅｃｔｉｏｎ）に沿って延びる。メモリセル列ＭＵは、ＮＡＮＤストリングと、選択トランジスタＳ１、Ｓ２と、から構成される。ＮＡＮＤストリングは、電流経路（ソース／ドレインＳＤ）同士が相互に直列接続されている複数個（例えば３２個）のメモリセルトランジスタＭＴからなる。選択ランジスタＳ１、Ｓ２は、ＮＡＮＤストリングの両端にそれぞれ接続される。選択トランジスタＳ２の電流経路の他端はビット線ＢＬに接続され、選択トランジスタＳ１の電流経路の他端はソース線ＳＬに接続されている。

ワード線ＷＬ０〜ＷＬ３１は、ＷＬ方向に延び、同じ行に属する複数のメモリセルトランジスタＭＴに接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に沿って延び、ブロック内の全選択トランジスタＳ２に接続されている。セレクトゲート線ＳＧＳは、ＷＬ方向に沿って延び、ブロック内の全選択トランジスタＳ１に接続されている。

同じワード線ＷＬと接続されている複数のメモリセルトランジスタＭＴによるビットの集まりはページを構成する。ページごとにデータが読み出しおよび書き込みされる。１つのメモリセルが複数ビットのデータを保持可能な多値メモリセルの場合、１つのワード線に複数ページが割り当てられる。

メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの各交点に設けられる。メモリセルＭＴは、半導体基板内に形成されたウェル上に設けられる。メモリセルＭＴは、ウェル上に積層されたトンネル絶縁膜（図示せず）、電荷蓄積層としての浮遊電極（フローティングゲート電極）ＦＧ、ゲート間絶縁膜（図示せず）、制御電極（コントロールゲート電極）ＣＧ（ワード線ＷＬ）、ソース／ドレイン領域ＳＤを有する。メモリセルＭＴの電流経路であるソース／ドレインは、隣接するメモリセルＭＴのソース／ドレインに直列接続されている。選択トランジスタＳ１、Ｓ２は、半導体基板上に積層されたゲート絶縁膜（図示せず）、ゲート電極ＳＧＳ、ＳＧＤ、ソース／ドレイン領域ＳＤを含んでいる。

次に、図４を参照して、ワード線ドライバユニット１４について説明する。図４は、一実施形態に係るワード線ドライバユニット１４の具体例を示している。図４に示されるように、ワード線ドライバユニット１４は、複数のワード線ドライバを含んでいる。より具体的には、ワード線ドライバユニット１４は、少なくともワード線ドライバＸおよびワード線ドライバＹを含んでいる。さらに、ワード線ドライバユニット１４は、例えば８つのワード線ドライバＡ１〜Ａ８、および例えば８つのワード線ドライバＢ１〜Ｂ８を含んでいる。

ワード線ドライバＡ１〜Ａ８、Ｂ１〜Ｂ８、Ｘ、およびＹは、みな同じ構成を有する。ただし、ワード線ドライバＡ１〜Ａ８の出力は、それぞれＷＬ＿ｄｒｉｖｅｒ＿Ａ１〜ＷＬ＿ｄｒｉｖｅｒ＿Ａ８として引用される。また、ワード線ドライバＢ１〜Ｂ８の出力は、それぞれＷＬ＿ｄｒｉｖｅｒ＿Ｂ１〜ＷＬ＿ｄｒｉｖｅｒ＿Ｂ８として引用される。以下、ワード線ドライバＡ１〜Ａ８を個別に特定する必要がない場合、いずれか1つの代表としてまたは総体としてワード線ドライバＡと記載する。同様に、ワード線ドライバＢ１〜Ｂ８を個別に特定する必要がない場合、ワード線ドライバＢと記載する。
ワード線ドライバＡ、Ｂ、Ｘ、およびＹの各々は、複数のドライバ２１を含んでいる。各ドライバ２１は、電圧ＶｃｃおよびＶｓｓを用いて、特定の値の電圧、例えば８Ｖ、１０Ｖ等を出力する。各ドライバ２１は、複数のスイッチ２２のうちの１つの一端と接続されている。各スイッチ２２は、例えばｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成され、制御ユニット１７によってオン／オフされる。各スイッチ２２の他端は、出力端２３に共通に接続されている。制御ユニット１７によって選択されたドライバ２１からの電圧が出力端２３に現れる。こうして、複数の電圧値のうちの選択された電圧が出力端２３に表れる。さらに、ワード線ドライバＡ、Ｂ、Ｘ、およびＹが個別に制御されることによって、ワード線ドライバＡ、Ｂ、Ｘ、およびＹの各出力端２３に相違する値の電圧を生じさせることが可能である。さらに、ワード線ドライバＡ１〜Ａ８が個別に制御されることによって、ワード線ドライバＡ１〜Ａ８の各々の出力端２３に生じる電圧は個別に選択されることが可能である。同様に、ワード線ドライバＢ１〜Ｂ８が個別に制御されることによって、ワード線ドライバＢ１〜Ｂ８の各々の出力端２３に生じる電圧は個別に選択されることが可能である。

次に、図５を参照してワード線スイッチユニット１５について説明する。図５は、一実施形態に係るワード線スイッチユニット１５の具体例を示している。図５に示されるように、ワード線スイッチユニット１５は、スイッチ回路Ｓ１１〜Ｓ１８、Ｓ２１〜Ｓ２８、Ｓ３１〜Ｓ３８、Ｓ４１〜４８を含んでいる。スイッチ回路Ｓ１１〜Ｓ１８、Ｓ２１〜Ｓ２８、Ｓ３１〜Ｓ３８、Ｓ４１〜４８は、全て同じ構成を有する。ただし、各スイッチ回路は、相違するノードに接続されている。以下、スイッチ回路Ｓ１１〜Ｓ１８、Ｓ２１〜Ｓ２８、Ｓ３１〜Ｓ３８、Ｓ４１〜４８同士を個別に特定する必要がない場合は、いずれか1つの代表としてまたは総体としてスイッチ回路Ｓと記載する。

スイッチ回路Ｓは、一端同士を接続された２つのスイッチ３１、３２を有する。スイッチ３１、３２は、例えばｎ型のＭＯＳＦＥＴからなる。スイッチ３１、３２の相互接続ノードは、スイッチ回路Ｓの出力を形成する。スイッチ３１、３２の各他端は、スイッチ回路Ｓの入力を形成する。以下、便宜上、スイッチ３１、３２の各々の他端を第１入力、第２入力とそれぞれ称する。スイッチ３１、３２の各々の制御ノードも第１制御入力、第２制御入力とそれぞれ称する。制御ノードは、スイッチ３１、３２がＮＭＯＳＦＥＴである場合、ゲート電極である。

スイッチ回路Ｓ１１〜Ｓ１８の各第１入力は、ワード線ドライバＡ１〜Ａ８の出力ＷＬ＿ｄｒｉｖｅｒ＿Ａ１〜ＷＬ＿ｄｒｉｖｅｒ＿Ａ８をそれぞれ受け取る。一方、スイッチ回路Ｓ１１〜Ｓ１８の各第２入力はみな、ワード線ドライバＸの出力ＷＬ＿ｄｒｉｖｅｒ＿Ｘを受け取る。スイッチ回路Ｓ１１〜Ｓ１８の各第１制御入力はみな、信号ＣＴＬ＿ＡＢ１を受け取る。スイッチ回路Ｓ１１〜Ｓ１８の各第２制御入力はみな、信号ＣＴＬ＿ＸＹ１を受け取る。スイッチ回路Ｓ１１〜Ｓ１８は、それぞれ信号ＷＬ０ｉｎ〜ＷＬ７ｉｎを出力する。

スイッチ回路Ｓ２１〜Ｓ２８の各第１入力は、ワード線ドライバＢ１〜Ｂ８の出力ＷＬ＿ｄｒｉｖｅｒ＿Ｂ１〜ＷＬ＿ｄｒｉｖｅｒ＿Ｂ８をそれぞれ受け取る。一方、スイッチ回路Ｓ２１〜Ｓ２８の各第２入力はみな、ワード線ドライバＹの出力ＷＬ＿ｄｒｉｖｅｒ＿Ｙを受け取る。スイッチ回路Ｓ２１〜Ｓ２８の各第１制御入力はみな、信号ＣＴＬ＿ＡＢ２を受け取る。スイッチ回路Ｓ２１〜Ｓ２８の各第２制御入力はみな、信号ＣＴＬ＿ＸＹ２を受け取る。スイッチ回路Ｓ２１〜Ｓ２８は、それぞれ信号ＷＬ８ｉｎ〜ＷＬ１５ｉｎを出力する。

スイッチ回路Ｓ３１〜Ｓ３８の各第１入力は、ワード線ドライバＡ１〜Ａ８の出力ＷＬ＿ｄｒｉｖｅｒ＿Ａ１〜ＷＬ＿ｄｒｉｖｅｒ＿Ａ８をそれぞれ受け取る。一方、スイッチ回路Ｓ３１〜Ｓ３８の各第２入力はみな、ワード線ドライバＸの出力ＷＬ＿ｄｒｉｖｅｒ＿Ｘを受け取る。スイッチ回路Ｓ３１〜Ｓ３８の各第１制御入力はみな、信号ＣＴＬ＿ＡＢ３を受け取る。スイッチ回路Ｓ３１〜Ｓ３８の各第２制御入力はみな、信号ＣＴＬ＿ＸＹ３を受け取る。スイッチ回路Ｓ３１〜Ｓ３８は、それぞれ信号ＷＬ１６ｉｎ〜ＷＬ２３ｉｎを出力する。

スイッチ回路Ｓ４１〜Ｓ４８の各第１入力は、ワード線ドライバＢ１〜Ｂ８の出力ＷＬ＿ｄｒｉｖｅｒ＿Ｂ１〜ＷＬ＿ｄｒｉｖｅｒ＿Ｂ８をそれぞれ受け取る。一方、スイッチ回路Ｓ４１〜Ｓ４８の各第２入力はみな、ワード線ドライバＹの出力ＷＬ＿ｄｒｉｖｅｒ＿Ｙを受け取る。スイッチ回路Ｓ４１〜Ｓ４８の各第１制御入力はみな、信号ＣＴＬ＿ＡＢ４を受け取る。スイッチ回路Ｓ４１〜Ｓ４８の各第２制御入力はみな、信号ＣＴＬ＿ＸＹ４を接受け取る。スイッチ回路Ｓ４１〜Ｓ４８は、それぞれ信号ＷＬ２４ｉｎ〜ＷＬ３１ｉｎを出力する。

次に、図６を参照して、ワード線コントローラ１６について説明する。図６は、一実施形態に係るワード線コントローラの具体例を示している。ワード線コントローラ１６は、図６に示される構成を有し、信号ＣＴＬ＿ＡＢ１、ＣＴＬ＿ＡＢ２、ＣＴＬ＿ＡＢ３、ＣＴＬ＿ＡＢ４、ＣＴＬ＿ＸＹ１、ＣＴＬ＿ＸＹ２、ＣＴＬ＿ＸＹ３、ＣＴＬ＿ＸＹ４を生成する。図６に示されるように、ワード線コントローラ１６は、直列接続されたインバータＩＶ１、ＩＶ２を含んでいる。インバータＩＶ１は、信号ＳＷＣＴＬ１を受け取る。インバータＩＶ１の出力は、信号ＣＴＬ１ｎとして機能するとともに、インバータＩＶ２に供給される。インバータＩＶ２の出力は、信号ＣＴＬ１として機能する。

ワード線コントローラ１６は、また、直列接続されたインバータＩＶ３、ＩＶ４を含んでいる。インバータＩＶ３は、信号ＳＷＣＴＬ２を受け取る。インバータＩＶ３の出力は、信号ＣＴＬ２ｎとして機能するとともに、インバータＩＶ４に供給される。インバータＩＶ４の出力は、信号ＣＴＬ２として機能する。

信号ＣＴＬ２は、直列接続されたインバータＩＶ１１、ＩＶ１２を経て信号ＣＴＬ＿ＡＢ１として機能する。信号ＣＴＬ２ｎは、直列接続されたインバータＩＶ１３、ＩＶ１４を経て信号ＣＴＬ＿ＸＹ１として機能する。信号ＣＴＬ１およびＣＴＬ２ｎはＮＡＮＤゲートＮＤ１に供給される。ＮＡＮＤゲートＮＤ１の出力は、信号ＣＴＬ＿ＡＢ２として機能するとともにインバータＩＶ２１に供給される。インバータＩＶ２１の出力は信号ＣＴＬ＿ＸＹ２として機能する。

信号ＣＴＬ１ｎおよびＣＴＬ２はＮＡＮＤゲートＮＤ２に供給される。ＮＡＮＤゲートＮＤ２の出力は、信号ＣＴＬ＿ＡＢ３として機能するとともにインバータＩＶ３１に供給される。インバータＩＶ３１の出力は信号ＣＴＬ＿ＸＹ３として機能する。信号ＣＴＬ１は、直列接続されたインバータＩＶ４１、ＩＶ４２を経て信号ＣＴＬ＿ＡＢ４として機能する。信号ＣＴＬ１ｎは、直列接続されたインバータＩＶ４３、ＩＶ４４を経て信号ＣＴＬ＿ＸＹ４として機能する。

信号ＳＷＣＴＬ１およびＳＷＣＴＬ２は、制御ユニット１７から供給される。制御ユニット１７は、選択されたワード線ＷＬに基づいて、信号ＳＷＣＴＬ１およびＳＷＣＴＬ２の論理を制御する。

次に、図７を参照して、ロウデコーダ１３について説明する。図７は、一実施形態に係るロウデコーダ１３の具体例を示している。ロウデコーダ１３は、複数のスイッチ４１と、ブロックデコーダ４２を有する。ロウデコーダ１３は、ＮＡＮＤストリング中のメモリセルの個数（本例では３２個）と同数のスイッチ４１を有する。スイッチ４１は、例えばｎ型のＭＯＳＦＥＴからなる。各スイッチ４１の一端は、信号ＷＬ０ｉｎ〜ＷＬ３１ｉｎを受け取る。信号ＷＬ０ｉｎ〜ＷＬ３１ｉｎをそれぞれ受け取る各スイッチ４１の他端は、信号ＷＬ０ｏｕｔ〜ＷＬ３１ｏｕｔをそれぞれ出力する。信号ＷＬ０ｏｕｔ〜ＷＬ３１ｏｕｔは、ワード線ＷＬ０〜ＷＬ３１に供給される。各スイッチ４１の制御ノード（ゲート）は、ブロックデコーダ４２と接続されている。

ロウデコーダ１３は、ブロックデコーダ４２からブロック選択信号を各スイッチ４１に転送する。ブロックデコーダ４２は、制御ユニット１７からロウアドレスＲＯＷ＿ＡＤＤＲＥＳＳを受け取り、このロウアドレスＲＯＷ＿ＡＤＤＲＥＳＳに基づき、ブロック選択信号を出力する。このブロック選択信号に基づいて、複数のスイッチ４１は、ブロック毎に一括してオンまたはオフ状態となる。

次に、このような構成の半導体記憶装置の動作について図８および図９を参照して説明する。図８は、一実施形態に係る、各ワード線とワード線ドライバとの選択ワード線に応じた接続を示している。図８において、横方向に沿って並ぶワード線は、選択されたワード線を示している。一方、縦方向には、ある選択されたワード線に応じて各ワード線がどのワード線ドライバに接続されるかを示している。例えばワード線ＷＬ５が選択される場合、ワード線ＷＬ０〜ＷＬ７はワード線ドライバＡにより駆動され、ワード線ＷＬ８〜ＷＬ１５はワード線ドライバＢにより駆動され、ワード線ＷＬ１６〜Ｗ２３はワード線ドライバＸにより駆動され、ワード線ＷＬ２４〜ＷＬ３１はワード線ドライバＹにより駆動される。

制御ユニット１７は、アドレスＡｄｄｒｅｓｓから選択ワード線を知得し、選択ワード線に基づいて信号ＳＷＣＴＬ１およびＳＷＣＴＬ２の論理を決定する。具体的には、制御ユニット１７は、図８に示されるように、ワード線ＷＬ０〜ＷＬ１４のいずれかが選択される場合（ケース５１）、信号ＳＷＣＴＬ１およびＳＷＣＴＬ２をそれぞれ“０”（無効論理）および“１”（有効論理）に設定する。また、制御ユニット１７は、ワード線ＷＬ１５〜ＷＬ２２のいずれかが選択される場合（ケース５２）、信号ＳＷＣＴＬ１およびＳＷＣＴＬ２の両方を“０”に設定する。さらに、制御ユニット１７は、ワード線ＷＬ２３〜ＷＬ３１のいずれかが選択される場合（ケース５３）、信号ＳＷＣＴＬ１およびＳＷＣＴＬ２をそれぞれ“１”および“０”に設定する。

上記のように、ケース５１、５２、５３に基づいて信号ＳＷＣＴＬ１およびＳＷＣＴＬ２の論理の組合せが定まる。そして、信号ＳＷＣＴＬ１およびＳＷＣＴＬ２の論理に基づいて、ワード線コントローラ１６によって、特定の論理の信号ＣＴＬ＿ＡＢ１〜ＣＴＬ＿ＡＢ４およびＣＴＬ＿ＸＹ１〜ＣＴＬ＿ＸＹ４が生成される。図９は、ＳＷＣＴＬ１およびＳＷＣＴＬ２の論理の組合せに基づいた信号ＣＴＬ＿ＡＢ１〜ＣＴＬ＿ＡＢ４およびＣＴＬ＿ＸＹ１〜ＣＴＬ＿ＸＹ４の論理を示している。図９に示されるように、信号ＳＷＣＴＬ１およびＳＷＣＴＬ２がそれぞれ“０”および“１”の場合（ケース５１の場合）、信号ＣＴＬ＿ＡＢ１〜信号ＣＴＬ＿ＡＢ４はそれぞれ“１”、“１”、“０”、“０”であり、信号ＣＴＬ＿ＸＹ１〜信号ＣＴＬ＿ＸＹ４はそれぞれ“０”、“０”、“１”、“１”である。この論理に応じてワード線スイッチユニット１５が動作して、各ワード線ＷＬはワード線ドライバＡ、Ｂ、Ｘ、およびＹの特定の1つの出力と電気的に接続される。具体的には、ワード線ドライバの出力ＷＬ＿ｄｒｉｖｅｒ＿Ａ１〜Ａ８が、図５の出力ＷＬ１ｉｎ〜ＷＬ８ｉｎとしてそれぞれ選択され、図７のロウデコーダ１３を介してワード線ＷＬ０〜ＷＬ７にそれぞれ電気的に接続される。同様に、ワード線ドライバの出力ＷＬ＿ｄｒｉｖｅｒ＿Ｂ１〜Ｂ８は、ワード線ＷＬ８〜ＷＬ１５にそれぞれ電気的に接続される。ワード線ドライバの出力ＷＬ＿ｄｒｉｖｅｒ＿Ｘは、ワード線ＷＬ１６〜ＷＬ２３に共通に電気的に接続される。ワード線ドライバの出力ＷＬ＿ｄｒｉｖｅｒ＿Ｙは、ワード線ＷＬ２４〜ＷＬ３１に共通に電気的に接続される。この状態が、図８に視覚的に示されている。すなわち、ケース５１においては、ＷＬ０〜ＷＬ７はワード線ドライバＡにより駆動され、ＷＬ８〜ＷＬ１５はワード線ドライバＢにより駆動され、ＷＬ１６〜ＷＬ２３はワード線ドライバＸにより駆動され、ＷＬ２４〜ＷＬ３１はワード線ドライバＹにより駆動される。

ワード線ドライバＡは、上記のように８つのワード線ドライバＡ１〜Ａ８を含んでいる。したがって、ワード線ドライバＡ１〜Ａ８によってそれぞれ駆動されるワード線ＷＬ０〜ＷＬ７は、その電位を個別に制御されることが可能である。同様に、ワード線ドライバＢ１〜Ｂ８によってそれぞれ駆動されるワード線ＷＬ８〜ＷＬ１５は、その電位を個別に制御されることが可能である。したがって、本実施形態を、非選択ワード線同士の間でも相違する電位を印加する技術と組み合わることが可能である。一方、１つのワード線ドライバＸによって駆動されるワード線ＷＬ１６〜ＷＬ２３は、同じ電位に制御される。同様に、１つのワード線ドライバＹによって駆動されるワード線ＷＬ２４〜ＷＬ３１は、同じ電位に制御される。

このように、１つのワード線ドライバＸまたはＹによって駆動されるワード線ＷＬの本数は、１つのワード線ドライバ当たり８本である。すなわち、複数ワード線ＷＬを駆動するワード線ドライバＸおよびＹは、いずれも、同じ数（本例では８）のワード線ＷＬを駆動する。

同様に、図９に示されるように、信号ＳＷＣＴＬ１およびＳＷＣＴＬ２がともに“０” の場合（ケース５２の場合）、信号ＣＴＬ＿ＡＢ１〜信号ＣＴＬ＿ＡＢ４はそれぞれ“０”、“１”、“１”、“０”であり、信号ＣＴＬ＿ＸＹ１〜信号ＣＴＬ＿ＸＹ４はそれぞれ“１”、“０”、“０”、“１”である。この結果、図８に示されるように、ＷＬ０〜ＷＬ７はワード線ドライバＸにより駆動され、ＷＬ８〜ＷＬ１５はワード線ドライバＢにより駆動され、ＷＬ１６〜ＷＬ２３はワード線ドライバＡにより駆動され、ＷＬ２４〜ＷＬ３１はワード線ドライバＹにより駆動される。ケース５１の場合と同様に、複数ワード線ＷＬを駆動するワード線ドライバＸおよびＹは、いずれも、同じ数（本例では８）のワード線を駆動する。

さらに、図９に示されるように、信号ＳＷＣＴＬ１およびＳＷＣＴＬ２がそれぞれ“１”および“０”の場合（ケース５３の場合）、信号ＣＴＬ＿ＡＢ１〜信号ＣＴＬ＿ＡＢ４はそれぞれ“０”、“０”、“１”、“１”であり、信号ＣＴＬ＿ＸＹ１〜信号ＣＴＬ＿ＸＹ４はそれぞれ“１”、“１”、“０”、“０”である。この結果、図８に示されるように、ＷＬ０〜ＷＬ７はワード線ドライバＸにより駆動され、ＷＬ８〜ＷＬ１５はワード線ドライバＹにより駆動され、ＷＬ１６〜ＷＬ２３はワード線ドライバＡにより駆動され、ＷＬ２４〜ＷＬ３１はワード線ドライバＢにより駆動される。複数ワード線ＷＬを駆動するワード線ドライバＸおよびＹは、いずれも、同じ数（本例では８）のワード線を駆動する。

ここまでの説明でも触れ、また図８からも明らかなように、ケース５１〜５３のいずれであるかによらず、複数ワード線ＷＬを駆動するワード線ドライバＸおよびＹは、いずれも、同じ数のワード線を駆動する。このため、選択ワード線によらずに、ワード線ドライバＸおよびＹは、いずれも同じ数のワード線を駆動する。

一方、本実施形態とは異なる方法で、複数ワード線が１つのワード線ドライバによって駆動されることも可能性として考えられる。具体的には、例えば、１つのワード線ドライバとそれによって駆動されるワード線との組合せが固定される。この方法を、本例および図８の条件に当てはめると、ワード線ＷＬ０〜ＷＬ１５は、共通に駆動される際は常に、あるワード線ドライバαにより駆動される。一方、ワード線ＷＬ１６〜ＷＬ３１は、別のワード線ドライバβにより駆動される。このような組み合わせであると、ワード線ドライバαおよびβは、選択ワード線に応じて相違する本数のワード線を駆動することになる。具体的には、ワード線ドライバαは、ワード線ＷＬ１５〜ＷＬ２２が選択される場合は８本のワード線ＷＬ０〜ＷＬ７を駆動し、ワード線ＷＬ２３〜ＷＬ３１が選択される場合は１６本のワード線ＷＬ０〜ＷＬ１５を駆動する。ワード線ドライバβについても同様である。この結果、ワード線ドライバに対する負荷容量が変動し、ワード線の充電および放電時間がばらつく。そのような現象があると、半導体記憶装置の各部同士のタイミングは、最も遅い充電および放電のケースに基づいて決定されることになり、速い充電および放電のケースの動作タイミングは、遅いケースのものに制限される。これに対して、本実施形態によれば、複数ワード線を駆動するワード線ドライバは、選択ワード線によらずに同じ本数のワード線を駆動する。

なお、ここまでの記述では、実施形態の説明のために、様々な具体例が用いられている。しかしながら、実施形態はこのような具体例に制限されない。例えば、上記の説明は、ＮＡＮＤストリングが３２個のメモリセルトランジスタＭＴを有する例に関し、その例に基づいて、制御信号ＳＷＣＴＬ１およびＳＷＣＴＬ２が用いられている。しかしながら、より多くのメモリセルトランジスタを含むＮＡＮＤストリングに本実施形態を適用することが可能である。そのためには、例えば、複数ワード線を駆動するワード線ドライバの個数を上記の例の２個より多くすることが可能である。それに伴って、制御信号ＳＷＣＴＬ１およびＳＷＣＴＬ２に加えて、さらなる制御信号を用いることが可能である。このような複数の制御信号の論理の組合せを適切に選択して、任意の数のメモリセルトランジスタを有するＮＡＮＤストリングを含む半導体記憶装置が、複数ワード線を駆動するワード線ドライバが選択ワード線によらずに同じ本数のワード線を駆動するように構成されることが可能である。その際、ワード線スイッチユニット１５およびワード線コントローラ１６は、必要に応じて本明細書に開示の原理に基づいて適切に修正される。

また、どの非選択ワード線が共通のワード線ドライバで駆動されるかも上記の例に限られない。例えば、本例では、選択ワード線から７〜８本超のワード線だけ離れた非選択ワード線が共通のワード線ドライバで駆動される。この本数は、選択ワード線に隣接するいくつのワード線の電位が細かく制御されるかに依存する。したがって、この制御の相違に基づいて、７〜８本と異なる本数であっても構わない。

また、個別に電位を制御可能なワード線ドライバとして、ワード線ドライバＡおよびＢが設けられているが、このような区分は必須ではない。周辺ユニット（接続ユニット）２（特にワード線スイッチユニット１５）が、各ワード線ＷＬを、複数ワード線ＷＬを駆動する１つワード線ドライバ（上記の例ではワード線ドライバＸまたはＹ）および１つのワード線を駆動する１つのワード線ドライバ（上記の例ではワード線ドライバＡまたはＢ）の一方に接続可能な構成を有していれば良い。

さらに、ワード線ドライバＡ１〜Ａ８が８個であること、およびワード線ドライバＢ１〜Ｂ８が８個であることは、ＮＡＮＤストリングが３２個のメモリセルトランジスタＭＴを含むことおよび４種のワード線ドライバＡ、Ｂ、Ｘ、およびＹの使用に少なくとも一部起因する。すなわち、３２本のワード線の駆動が、４種のワード線ドライバＡ、Ｂ、Ｘ、およびＹによって分担されることから、各ワード線ドライバＡ、Ｂ、Ｘ、およびＹは８本のワード線を駆動する。そして、ワード線ドライバＡは、各ワード線を個別に駆動できる必要があることから、８つのワード線ドライバＡ１〜Ａ８を含んでいる。同様に、ワード線ドライバＢは、各ワード線ＷＬを個別に駆動できる必要があることから、８つのワード線ドライバＢ１〜Ｂ８を含んでいる。したがって、ＮＡＮＤストリングが３２個以外の数のメモリセルトランジスタＭＴを含む例では、ワード線ドライバＡおよびＢに含まれるワード線ドライバの個数は８個とは異なり得、実施形態は上記の例に限定されない。同様に、ワード線ドライバＸおよびＹの各々により共通に駆動されるワード線ＷＬの本数も８本に限定されない。

以上説明したように、実施形態に係る半導体記憶装置では、複数ワード線を駆動するワード線ドライバは、選択ワード線によらずに同じ本数のワード線を駆動する。このため、このようなワード線ドライバに対する負荷容量は、選択ワード線によらず一定である。このため、負荷容量のばらつきによるワード線の充電および放電時間のばらつきは生じず、速い動作が可能であるのに遅い動作に制限されることが回避され、全体として高速動作が可能である。

その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。

１…半導体記憶装置、２…メモリセルアレイ、３…周辺ユニット（接続ユニット）、１１…ビット線コントローラ、１２…カラムデコーダ、１３…ロウデコーダ、１４…ワード線ドライバユニット、１５…ワード線スイッチユニット、１６…ワード線コントローラ、１７…制御ユニット、２１…ドライバ、２２、３１、３２、４１…スイッチ、４２…ブロックデコーダ。

Claims (4)

1. ゲートにワード線がそれぞれ接続され、直列接続された複数のセルトランジスタと、
   前記ワード線を駆動する第１ドライバおよび第２ドライバと、
   前記第１ドライバを複数の前記ワード線のうちの第１群に共通に電気的に接続し、選択されるワード線によらずに前記第２ドライバを前記複数のワード線のうちの前記第１群と異なり且つ前記第１群のワード線と同じ本数を有する第２群に共通に電気的に接続する、接続モジュールと、
   を具備することを特徴とする半導体記憶装置。
2. 前記第１群のワード線が、選択されたワード線から所定数のワード線以上離れており、連続して並ぶ複数のワード線を含み、
   前記第２群のワード線が、選択されたワード線から所定数のワード線以上離れており、連続して並ぶ複数のワード線を含む、
   ことを特徴とする、請求項１の半導体記憶装置。
3. 電気的に接続されているワード線を駆動する複数の第３ドライバをさらに具備し、
   前記接続モジュールが、前記複数の第３ドライバを前記複数のワード線のうちの前記第１および第２群と異なり且つ選択されたワード線を含む第３群のワード線と一対一で電気的に接続し、
   前記接続モジュールが、前記複数のワード線の各々のための複数の接続回路を含み、
   前記複数の接続回路の一部の各々が、選択されたワード線に基づいて、対応するワード線を前記複数の第３ドライバの１つおよび前記第１ドライバの一方に電気的に接続し、
   前記複数の接続回路の残りの一部の各々が、選択されたワード線に基づいて、対応するワード線を前記複数の第３ドライバの１つおよび前記第２ドライバの一方に電気的に接続する、
   ことを特徴とする、請求項２の半導体記憶装置。
4. 前記接続モジュールが、選択されたワード線を特定するための信号に基づいて、前記複数の接続回路を制御するための信号を生成するロジック回路を具備する、
   ことを特徴とする、請求項３の半導体記憶装置。

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