CN104425021B - 非易失性存储器件和相关的字线驱动方法 - Google Patents

非易失性存储器件和相关的字线驱动方法 Download PDF

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Abstract

本发明涉及非易失性存储器件和相关的字线驱动方法。非易失性存储器件包括：多个存储块，每个包括排列在字线和位线的交叉点处的多个存储单元；地址解码器，被配置成响应于地址将第一线电连接到存储块中的一个的字线；线选择开关电路，被配置成根据地址以不同的配置将第一线电连接到第二线；第一线解码器，被配置成向第二线提供驱动所需的字线电压；以及电压生成器，被配置成生成字线电压。

Description

非易失性存储器件和相关的字线驱动方法
相关申请的交叉引用
本申请要求2013年8月26日申请的韩国专利申请第10-2013-0101221号的优先权，其主题通过引用合并于此。
技术领域
本发明构思一般涉及非易失性存储器件和相关的操作方法。更具体地，本发明构思的某些实施例涉及非易失性存储器件和相关的字线驱动方法。
背景技术
根据当半导体存储器件从电源断开时它们是否保留存储的数据，半导体存储器件可以大致被划分成两个类别。这些类别包括当从电源断开时丢失存储的数据的易失性半导体存储器件，以及当从电源断开时保留存储的数据的非易失性半导体存储器件。易失性半导体存储器件的示例包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)，并且非易失性半导体存储器件的示例包括只读存储器(ROM)、快闪存储器、磁阻随机存取存储器(MRAM)以及相变随机存取存储器(PRAM)。
取决于使用的制造技术，非易失性半导体存储器件允许数据以永久的或可重编程的方式存储。它们可以被用于计算机、电子设备(avionics)、电信以及消费电子工业中的各式各样的应用的用户数据、程序和微码储存器。
存在对具有改善的质量(诸如更好的性能、低成本、高可靠性)的非易失性半导体存储器件的持续需要。因此，研究人员致力于继续努力改善非易失性半导体存储器件的这些及其他方面。
发明内容
在本发明构思的一个实施例中，一种非易失性存储器件包括：多个存储块，每个包括排列在字线和位线的交叉点处的多个存储单元；地址解码器，被配置成响应于地址将第一线电连接到所述多个存储块中的一个的字线；线选择开关电路，被配置成根据地址以不同配置将多个第一线电连接的多个第二线；第一线解码器，被配置成向所述多个第二线提供驱动所需的字线电压；以及电压生成器，被配置成生成字线电压。
在本发明构思的另一实施例中，一种非易失性存储器件包括：多个存储块，每个包括排列在字线和位线的交叉点处的多个存储单元；第一地址解码器，被配置成根据地址将第一线电连接到多个存储块中的偶数存储块中的一个的字线；第二地址解码器，被配置成根据地址将第一线电连接到多个存储块中的奇数存储块中的一个的字线；第一线选择开关电路，被配置成将第一地址解码器的第一线电连接到第二线；第二线选择开关电路，被配置成将第二地址解码器的第二线电连接到第二线；线转换器，被配置成根据地址以不同配置将第二线电连接到第三线；第一线解码器，被配置成向第三线提供驱动所需的字线电压；以及，电压生成器，被配置成生成字线电压。
在本发明构思的另一实施例中，一种非易失性存储器件包括：多个存储块，每个包括排列在字线和位线的交叉点处的多个存储单元；第一地址解码器，被配置成根据地址将第一线电连接到多个存储块中的偶数存储块中的一个的字线；第二地址解码器，被配置成根据地址将第一线电连接到多个存储块中的奇数存储块中的一个的字线；第一线选择开关电路，被配置成将第一地址解码器的第一线电连接到第二线；第二线选择开关电路，被配置成将第二地址解码器的第二线电连接到第二线；第一线解码器，被配置成向第二线提供用于驱动的字线电压；以及电压生成器，被配置成生成字线电压。
在本发明构思的另一实施例中，一种操作非易失性存储器件的方法包括：生成字线电压；向源极线施加字线电压；根据不同地址以不同配置将源极线连接到源极接口线；以及将源极接口线连接到与不同地址相对应的不同存储块的字线。
在本发明构思的另一实施例中，一种用于控制非易失性存储器件的装置包括：地址解码器，被配置成响应于地址将第一线电连接到所述非易失性存储器件的多个存储块中的一个的字线；线选择开关电路，被配置成根据地址以不同配置将第一线电连接到第二线；第一线解码器，被配置成向第二线提供驱动所需的字线电压；以及电压生成器，被配置成生成字线电压。
本发明构思的这些及其他实施例可以通过增加施加到源极线的字线电压的自由度的数目来改善非易失性存储器操作的灵活性。
附图说明
附图示出了所选择的本发明构思的实施例。在附图中，类似参考数字指示类似特征。
图1是示出根据本发明构思的实施例的非易失性存储器件的框图。
图2是示出根据本发明构思的实施例的、图1中示出的存储块的图。
图3是示出根据本发明构思的实施例的、共享公共源极线的串的图。
图4是示出根据本发明构思的实施例的、图1中示出的地址解码器的图。
图5是示出根据本发明构思的实施例的、图1中示出的源极接口(SI)线选择开关电路的线选择开关的图。
图6是示出根据本发明构思的另一实施例的、图1中示出的SI线选择开关电路的线选择开关的图。
图7是示出根据本发明构思的另一实施例的非易失性存储器件的框图。
图8是示出根据本发明构思的实施例的、图7中示出的SI线选择开关电路的线选择开关的图。
图9是示出根据本发明构思的实施例的、图7中示出的线转换器的线转换开关的图。
图10是示出根据本发明构思的又一实施例的非易失性存储器件的框图。
图11是用于描述根据本发明构思的实施例的、图10中示出的SI解码器的字线电压施加方式的图。
图12是示出根据本发明构思的实施例的、图10中示出的SI解码器的图。
图13是示出根据本发明的实施例的字线电压施加方法的流程图。
图14是示出根据本发明构思的实施例的固态驱动器(SSD)的框图。
图15是示出根据本发明构思的实施例的嵌入式多媒体卡(eMMC)的框图。
图16是示出根据本发明构思的实施例的通用闪存储存器(UFS)系统的框图。
图17是示出根据本发明构思的实施例的移动设备的框图。
具体实施方式
以下将参照附图描述本发明构思的示例性实施例。这些实施例被呈现为教导性示例并且将不应被解释为限制本发明构思的范围。
在随后的描述中，术语“第一”、“第二”、“第三”等等，可以用于描述各种特征，但是所描述的特征不应被这些术语限制。而是，这些术语仅仅用于将一个特征与另一个特征区分开来。因而，下面讨论的第一元件、第一组件、第一范围、第一层或第一部分也可以被称为第二元件、第二组件、第二范围、第二层或第二部分而不会改变相关教导的意思。
为了便于描述，此处可能使用空间关系词，如“在...之下”、“下方”、“下”、“下面”、“上方”、“上”等等，来描述附图中示出的一个元件或特征与另外的元件或特征的关系。将会理解，所述空间关系词意图涵盖除了附图中描绘的方向之外的、器件在使用或操作中的不同方向。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征“下方”、“之下”或“下面”的元件的方位将变成在所述其他元件或特征的“上方”。因而，示例词语“下方”和“下面”可以涵盖上方和下方两个方向。可以使器件具有其他方向(旋转90度或其他方向)，而此处使用的空间关系描述词应做相应解释。另外，当一层被称为位于两层“之间”时，它可以是所述两层之间唯一的层，或者也可以存在一个或多个位于其间的层。
此处使用的术语仅仅是为了描述某一实施例，并非意图限制本发明构思。如这里使用的，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文明确地给出相反指示。此处使用的诸如“包含”、“包括”等等术语指示存在陈述的特征，但是不排除存在或添加一个或多个其他特征。如此处使用的，术语“和/或”包括一个或多个相关列出项目中的任意一个以及所有组合。
当一个特征被称为在另一特征“之上”、“连接”或“耦接”到另一特征、或者“邻近”另一特征时，它可以直接在该另一特征之上、直接连接或耦接到该另一特征、或直接邻近该另一特征，或者也可以存在居间的特征。相反，当一个元件被称为“直接”在另一特征之上、“直接连接到”或“直接耦接到”另一元件层、或者“紧邻”另一特征时，不存在居间的特征。
除非另外定义，否则此处使用的所有术语(包括技术术语和科学术语)所具有的含义与本领域普通技术人员通常理解的含义相同。术语，如通常使用的词典中定义的那些术语，应该被解释为所具有的含义与它们在相关领域和/或此描述的上下文中的含义一致，而将不会应理想化地或过分形式化地对其进行解释，除非此处明确地如此定义。
在本发明构思的某些实施例中，非易失性存储器件包括源极接口线，其允许字线根据相应地址连接到不同电压。这增加每个字线上的电压的自由度的数目。例如，非易失性存储器件可以是NAND快闪存储器、垂直NAND快闪存储器(VNAND)、NOR快闪存储器、电阻式RRAM、相变RAM、磁阻式RAM、或自旋转移矩RAM(STT-RAM)。在一些实施例中，可以利用三维阵列结构实现非易失性存储器件。本发明构思的某些实施例可以应用于其中电荷存储层由浮栅形成的快闪存储器件，以及应用于其中电荷存储层由绝缘膜形成的电荷捕获型闪存(CTF)存储器。在随后的描述中，假定非易失性存储器件是NAND快闪存储器件。
图1是示出根据本发明构思的实施例的非易失性存储器件100的框图。
参照图1，非易失性存储器件100包括高电压生成器102、存储单元阵列110、第一地址解码器120a和第二地址解码器120b、第一源极接口(SI)线开关电路122a和第二源极接口(SI)线开关电路122b、以及SI解码器124。
高电压生成器102生成用于驱动非易失性存储器件100的字线电压(例如，编程电压、通过电压、读取电压、读取通过电压、擦除电压等等)。
存储单元阵列110包括多个存储块BLK1到BLKi(i>1)。如图1中示出的，一对邻近的存储块(例如，BLK1和BLK2)共享公共源极线CSL。存储块BLK1到BLKi中的每一个包括连接到字线的多个存储单元(未示出)。
第一地址解码器120a和第二地址解码器120b中的每一个将通过地址ADDR选择的存储块的字线与源极接口(SI)线或第一线电连接。换句话说，第一地址解码器120a和第二地址解码器120b中的每一个可以激活通过地址ADDR选择的存储块的字线。
第一地址解码器120a激活奇数存储块BLK1、BLK3、…、BLKi-1中的每一个的字线，并且第二地址解码器120b激活偶数存储块BLK2、BLK4、…、BLKi中的每一个的字线。通过第一地址解码器120a和第二地址解码器120b选择存储块的方法不局限于示出的示例。
第一源极接口线选择开关电路122a和第二源极接口线选择开关电路122b中的每一个将用于提供字线电压的源极线S与第一地址解码器120a和第二地址解码器120b中的每一个的源极接口线SI电连接。具体来说，第一源极接口线选择开关电路122a和第二源极接口线选择开关电路122b中的每一个根据地址ADDR以不同的方式将源极线S与第一地址解码器120a和第二地址解码器120b中的每一个的SI线SI电连接。
SI解码器124根据操作模式(例如，编程操作、擦除操作、读取操作等等)和地址ADDR将从高电压生成器102生成的字线电压提供给相应源极线S。
非易失性存储器件100通过根据地址ADDR以不同的方式将SI线SI连接到源极线S来增加SI线SI上的自由度。随着SI线SI上的自由度增加，非易失性存储器件100的布局面积与传统的非易失性存储器件的布局面积相比减小。
图2是示出根据本发明构思的实施例的、图1中示出的存储块BLK1的图。
参照图2，存储块BLK1包括布置在字线WL1到WLm(m>1)以及位线BL1到BLn(n>1)之间的多个存储单元。此外，存储块BLK1包括分别连接到位线BL1到BLn的串ST。每个串ST包括至少一个串选择晶体管SST、多个存储单元MC1到MCm、以及串联连接在位线和公共源极线CSL之间的至少一个地选择晶体管GST。每个存储单元存储至少一位的数据。在一些实施例中，字线WL包含连接到存储单元MC1到MCm的字线WL1到WLm、连接到串选择晶体管SST的串选择线SSL、以及连接到地选择晶体管GST的地选择线GSL。同时，如图2中示出的，位线BL1到BLn分别连接到用于输入和输出数据的页缓存器PB1到PBn。
图3是示出共享公共源极线的串的图。更具体地，图3示出共享公共源极线CSL的第一存储块BLK1的串和第二存储块BLK2的串。在一些实施例中，在相同的MAT中的全部存储块共享公共源极线CSL。MAT是分配给一个子字线驱动区域和一个感测放大器区域的存储单元区域，其沿字线方向(字线延伸的方向)和位线方向(位线延伸的方向)被布置成矩阵形式。也就是说，术语“MAT”相当于“存储单元阵列”。在图3中示出的示例中，公共源极线CSL连接到邻近的存储块。然而，公共源极线CSL可以通过金属线Metal0、Metal1和Metal2连接到相同的MAT中的其他存储块。
图4是示出根据本发明构思的实施例的、图1中示出的地址解码器120a和120b的图。
参照图4，第一地址解码器120a和第二地址解码器120b中的每一个包括多条线L1到Lm以及多个块选择晶体管121(也称为“通过晶体管”)。
SI线选择开关电路122a和122b使用线L1到Lm作为多个SI线SI。在一些实施例中，线L1到Lm可以通过SI线选择开关电路122a和122b被用作不同的SI线SI。例如，线L1到Lm可以以前向次序被用作SI线SI1到SIm。可替换地，线L1到Lm可以以反向次序被用作SI线SIm到SI1。
线L1到Lm中的每一个连接到至少两个块选择晶体管的源极区(例如，121-3)。这里，至少两个块选择晶体管中的每一个的至少一个漏极区(例如，121-1和121-2)连接到任意存储块的字线。例如，第一漏极区121-1连接到第一存储块BLK1的字线WL1，并且第二漏极区121-2连接到第三存储块BLK3的字线WLm。
在一些实施例中，至少两个块选择晶体管共享源极区121-3。例如，至少两个块选择晶体管121包含第一块选择晶体管和第二块选择晶体管。第一块选择晶体管具有连接到第一块选择字线BWL1的栅极区、连接到第一存储块BLK1的第一字线WL1的漏极区121-1、以及源极区121-3。第二块选择晶体管具有连接到不同于第一块选择字线BWL1的第二块选择字线BWL3的栅极区、连接到不同于第一存储块BLK1的第二存储块BLK3的第二字线WLm的漏极区121-2、以及源极区121-3。这里，第一块选择晶体管的源极区121-3和第二块选择晶体管的源极区121-3被共享。
虽然图4示出源极区121-3与连接到第一块选择晶体管的第一字线WL1以及连接到第二块选择晶体管的第二字线WLm相关联的实施例，但是本发明构思不局限于此。例如，在替换实施例中，共享的源极区121-3可以与存储块BLK1的任意字线以及存储块BLK3的任意字线相关联。
在一些实施例中，高电压被施加到与通过地址ADDR选择的存储块相对应的存储块选择字线(参照图1)。在接收用于选择第一存储块BLK1的地址ADDR的一些实施例中，线L1到Lm以前向次序被用作SI线SI1到SIm，并且高电压被施加到第一存储块选择字线BWL1。在接收用于选择第三存储块BLK3的地址ADDR的其它一些实施例中，线L1到Lm以反向次序被用作SI线SIm到SI1，并且高电压被施加到第三存储块选择字线BWL3。
地址解码器120a/120b可以根据地址使用线L1到Lm作为不同的SI线SI。即，SI线SI的自由度可以增加。
在某些传统的地址解码器中，块选择晶体管的源极共享结构被固定到SI线SI。在这种地址解码器中，当将字线和块选择晶体管连接到邻近的存储块之间的周围区域(左侧区域或右侧区域)时，扭绞(twist)部分发生。这避免地址解码器(或接口电路)布置在两个邻近的存储块之间的周围区域中。
相反，地址解码器120a/120b包括可根据地址改变的SI线SI。从而，当将字线和块选择晶体管连接到彼此邻近的两个存储块之间的周围区域时扭绞部分不发生。即，地址解码器(或，接口电路)布置在彼此邻近的两个存储块之间的周围区域中。此外，通过将地址解码器(或，接口电路)布置在彼此邻近的两个存储块之间的周围区域中来减小布局大小。
图5是示出根据本发明构思的实施例的、图1中示出的SI线选择开关电路122a和122b的线选择开关122i的图。
参照图5，线选择开关122i包括第一晶体管T1和第二晶体管T2、上拉晶体管PUT以及下拉晶体管PDT。线选择开关122i响应于线使能信号SI1_EN和SI2_EN将第一输入端XD_S1和第二输入端XD_S2中的一个连接到输出端XD_SI。第一输入端XD_S1连接到多个源极线S中的一个(参照图1)。第二输入端XD_S2连接到源极线S中的一个。连接到第一输入端XD_S1的源极线不同于连接到第二输入端XD_S2的源极线。
第一晶体管T1连接在第一输入端XD_S1和输出端XD_SI之间并且具有被连接以接收第一线使能信号SI1_EN的栅极。第一晶体管T1响应于第一线使能信号SI1_EN将第一输入端XD_S1连接到输出端XD_SI。第二晶体管T2连接在第二输入端XD_S2和输出端XD_SI之间并且具有被连接以接收第二线使能信号SI2_EN的栅极。第二晶体管T2响应于第二线使能信号SI2_EN将第二输入端XD_S2连接到输出端XD_SI。
在一些实施例中，使用地址ADDR生成第一线使能信号SI1_EN和第二线使能信号SI2_EN。在一些实施例中，第一晶体管T1和第二晶体管T2中的每一个是高电压晶体管。
上拉晶体管PUT连接在电源电压VDD和输出端XD_SI之间并且具有被连接以接收电力施加信号SI_VDD的栅极。上拉晶体管PUT响应于电力施加信号SI_VDD向输出端XD_SI施加电源电压VDD。在一些实施例中，上拉晶体管PUT在擦除操作中向SI线SI供应电源电压VDD。因此，可以避免擦除未选择的存储块。
下拉晶体管PDT响应于地电压施加信号SI_GND将输出端XD_SI连接到地电压GND。下拉晶体管PDT连接在地电压GND和输出端XD_SI之间并且具有被连接以接收地电压施加信号SI_GND的栅极。下拉晶体管PDT将SI线SI的电压放电。
在一些实施例中，上拉晶体管PUT和下拉晶体管PDT中的每一个是高电压晶体管。在一些实施例中，晶体管T1、T2、PUT和PDT的基体(body)连接到负电压端Vneg。
线选择开关122i响应于线使能信号SI1_EN和SI2_EN将两个源极线中的一个连接到SI线。
图5中示出的SI线上的自由度是2，意味着选择了两个源极接口线中的一个。然而，本发明构思不局限于此。例如，SI线上的自由度可以是3或更多。
图6是示出根据本发明构思的另一实施例的、图1中示出的SI线选择开关电路122a和122b的线选择开关122ia的图。
参照图6，线选择开关122ia包括多个晶体管T1到Tk、上拉晶体管PUT和下拉晶体管PDT。与图5中示出的线选择开关122i相比，图6中示出的线选择开关122ia还包括连接输入端XD_Sk和输出端XD_SI的至少一个晶体管Tk。晶体管Tk连接在第K输入端XD_Sk和输出端XD_SI之间，并且具有被连接以接收线使能信号SIk_EN的栅极。晶体管Tk响应于线使能信号SIk_EN将第K输入端XD_Sk连接到输出端XD_SI。
根据本发明构思的实施例的线选择开关122ia响应于线使能信号SI1_EN到SIk_EN将k个源极线中的一个连接到一个SI线。
在图1到图6中，以不同的方式连接源极线S和SI线SI以增加自由度。然而，本发明构思不局限于此。例如，源极线S和SI解码器可以以不同的方式连接以增加自由度。
图7是示出根据本发明构思的另一实施例的非易失性存储器件的框图。
参照图7，非易失性存储器件200包括高电压生成器202、存储单元阵列210、第一地址解码器220a和第二地址解码器220b、第一源极接口(SI)线开关电路222a和第二源极接口(SI)线开关电路222b、线转换器223以及SI解码器224。
高电压生成器202、存储单元阵列210以及第一地址解码器220a和第二地址解码器220b可以与图1中示出的那些本质上相同地实现。
第一SI线开关电路222a和第二SI线开关电路222b中的每一个将源极线S连接到SI线SI。
线转换器223根据地址ADDR以不同的方式将预源极线(pre-source line)PS连接到源极线S。
SI解码器224将用于驱动的字线电压传送到预源极线PS。
非易失性存储器件200响应于地址ADDR改变通过源极线S传送的字线电压的位置。
图8是示出根据本发明构思的实施例的、图7中示出的SI线选择开关电路222a和222b的线选择开关222i的图。
参照图8，线选择开关222i包括晶体管T、上拉晶体管PUT以及下拉晶体管PDT。
线选择开关222i响应于线使能信号SI_EN将输入端XD_S连接到输出端XD_SI。输入端XD_S连接到多个源极线S中的一个(参照图1)。
晶体管T连接在输入端XD_S和输出端XD_SI之间并且具有被连接以接收线使能信号SI_EN的栅极。晶体管T响应于线使能信号SI_EN将输入端XD_S连接到输出端XD_SI。
上拉晶体管PUT和下拉晶体管PDT与图5中示出的那些本质上相同地配置。
线选择开关222i响应于线使能信号SI_EN将源极线S中的一个连接到SI线SI中的一个。
图9是示出根据本发明构思的实施例的、图7中示出的线转换器223的线转换开关223i的图。
参照图9，线转换开关223i包括第一电源晶体管ST1和第二电源晶体管ST2。
第一电源晶体管ST1响应于第一线使能信号SI1_EN将第一预源端XD_PS1连接到源端XD_S。这里，第一预源端XD_PS1可以连接到预源极线PS中的一个。源端XD_S可以连接到源极线S中的一个。
第二电源晶体管ST2响应于第二线使能信号SI2_EN将第二预源端XD_PS2连接到源端XD_S。这里，第二预源端XD_PS2可以连接到预源极线PS中的一个。从而连接到第二预源端XD_PS2的预源极线不同于连接到第一预源端XD_PS1的预源极线。
在一些实施例中，第一电源晶体管ST1和第二电源晶体管ST2中的每一个是高电压晶体管。
在一些实施例中，第一电源晶体管ST1和第二电源晶体管ST2中的基体连接到负电压端Vneg。
在一些实施例中，使用地址ADDR生成第一线使能信号SI1_EN和第二线使能信号SI2_EN(参照图7)。
线转换开关223i基于使用地址ADDR生成的第一线使能信号SI1_EN和第二线使能信号SI2_EN以不同的方式连接预源极线和源极线。
在图7中示出的线转换开关223i中，线的自由度的数目是2，但是本发明构思不局限于此。例如，线转换开关223i的自由度可以是3或更多。
在图1到图6中示出的示例中，结构根据地址ADDR增加SI线的自由度。在图7到图9中的示例中，结构根据地址ADDR增加源极线的自由度。在替换实施例中，类似的结构可用于增加施加到源极线的字线电压上的自由度。
图10是示出根据本发明构思的又一实施例的非易失性存储器件的框图。
参照图10，非易失性存储器件300包括高电压生成器302、存储单元阵列310、第一地址解码器320a和第二地址解码器320b、第一源极接口(SI)线开关电路322a和第二源极接口(SI)线开关电路322b、以及SI解码器324。
高电压生成器302、存储单元阵列310、第一地址解码器320a和第二地址解码器320b、第一源极接口(SI)线开关电路322a和第二源极接口(SI)线开关电路322b、以及SI解码器324与图7中示出的那些本质上相同地配置。
SI解码器324根据地址ADDR以不同的方式将驱动所需的字线电压施加到源极线S。
非易失性存储器件300根据地址ADDR以不同的方式将字线电压传送到源极线S。即，增加了施加到源极线S的字线电压的自由度的数目。
图11是用于描述根据图10中示出的SI解码器324的字线电压施加方式的图。
参照图11，SI解码器324响应于地址ADDR1(例如，偶数地址)分别将第一通过电压Vpass1和第二通过电压Vpass2施加到第一源极线端XD_S1和第二源极线端XD_S2。
此外，SI解码器324响应于地址ADDR2(例如，奇数地址)分别将第一通过电压Vpass1和第二通过电压Vpass2施加到第二源极线端XD_S2和第一源极线端XD_S1。这里，地址ADDR2可以不同于地址ADDR1。
SI解码器324根据地址ADDR1/ADDR2以不同的方式将字线电压Vpass1/Vpass2传送到源极线S。
图12是示出根据本发明构思的实施例的、图10中示出的SI解码器324的图。
参照图12，SI解码器324包括高电压开关324-1和高电压开关控制电路324-2。
高电压开关324-1中的每一个被提供有电压电源HV1、HV2、HV3、HV4、HV5、HVx等等中的至少一个。在一些实施例中，高电压开关324-1中的一些可以连接源极线S1到Sp+q中的一个。
高电压开关控制电路324-2根据非易失性存储器件300的操作模式(例如，编程操作、读取操作、擦除操作等等)控制各高电压开关HV SW，从而源电压HV1、HV2、HV3和HV4被提供到字线。
在一些实施例中，高电压开关控制电路324-2在操作的编程模式期间根据用于实现升压方案的时间间隔不同地控制高电压开关组324-1。
SI解码器324根据操作模式和地址ADDR不同地选择将提供到源极线的高电压。
图13是示出根据本发明的实施例的字线电压施加方法的流程图。下面，参照图1和图13描述根据本发明构思的实施例的字线电压施加方法。
在步骤S110中，高电压生成器102生成用于驱动非易失性存储器件100的字线电压。在步骤S120中，字线电压通过SI解码器124被施加到相应的源极线S(例如，第一线)。在步骤S130中，SI线选择开关电路122a和122b中的每一个以通过地址ADDR确定的方式连接源极线S和SI线SI(例如，第二线)。在步骤S140中，地址解码器120a和120b将源极接口线SI连接到通过地址ADDR选择的存储块的字线。
根据本发明构思的实施例的字线电压施加方法根据存储块地址ADDR以不同的方式施加字线电压。
虽然以上图1到图13的描述给出字线电压施加方法，但是本发明构思不局限于此。可替换地，例如，本发明构思可以被应用于向图2中示出的串选择线SSL和地选择线和GSL施加选择电压的方法。
图14是示出根据本发明构思的实施例的SSD1000的框图。
参照图14，SSD1000包括多个非易失性存储器件(NVM)1100和SSD控制器1200。
非易失性存储器件1100可以选择性地被供应有外部高电压VPPx。实现如参照图1到图13描述的非易失性存储器件1100中的每一个以根据地址ADDR提高SI线SI和S线S的自由度或施加于S线S的字线电压上的自由度。
SSD控制器1200通过多通道CH1到CHi连接到非易失性存储器件1100。SSD控制器1200包括一个或多个处理器1210、缓存存储器1220、ECC块1230、主机接口1250、以及非易失性存储器接口1260。
缓存存储器1220存储用来驱动SSD控制器1200的数据。缓存存储器1220包括每个存储数据或命令的多个存储器线。虽然图14示出缓存存储器1220包括在SSD控制器1200中的实施例，但是本发明构思不局限于此。可替换地，例如，缓存存储器1220可以放置在SSD控制器1200外部。
ECC块1230计算在写入操作中被编程的数据的纠错码值，并且在读取操作中使用纠错码值校正读取数据的错误。在数据恢复操作中，ECC块1230校正从非易失性存储器件1100恢复的数据的错误。虽然图14中未示出，但是还可以包括代码存储器以存储驱动SSD控制器1200需要的代码数据。由非易失性存储器件实现代码存储器。
主机接口1250提供与外部设备的接口。非易失性存储器接口1260提供与非易失性存储器件1100的接口。
在根据本发明构思的实施例的SSD100中，通过根据地址提高SI线SI的自由度来减少布局面积。
图15是示出根据本发明构思的实施例的eMMC的框图。
参照图15，eMMC2000包括一个或多个NAND快闪存储器件2100和控制器2200。
NAND快闪存储器件2100通过图1中示出的非易失性存储器件100、图7中示出的非易失性存储器件200或图10中示出的非易失性存储器件300实现。
控制器2200经由多通道与NAND快闪存储器件2100连接。控制器2200包括一个或多个控制器核2210、主机接口2250和NAND接口2260。控制器核2210控制eMMC2000的总体操作。主机接口2250被配置成实现控制器2210与主机之间的接口。NAND接口2260被配置成提供NAND快闪存储器件2100和控制器2200之间的接口。在示例实施例中，主机接口2250可以是并行接口(例如，MMC接口)。在其他实施例中，eMMC2000的主机接口2250可以是串行接口(例如，UHS-II、UFS等等)。
eMMC2000从主机接收电源电压VCC和Vccq。此处，电源电压VCC(例如，约3.3V)被供应给NAND快闪存储器件2100和NAND接口2260，并且电源电压Vccq(例如，约1.8V/3.3V)被供应给控制器2200。在一些实施例中，eMMC2000可以选择性地被供应有外部高电压。
这可以有益于通过减小SI线的布局面积来实现小型和轻的eMMC2000。
图16是示出根据本发明构思的实施例的UFS系统3000的框图。
参照图16，UFS系统3000包括UFS主机3100、UFS器件3200和3300、嵌入的UFS器件3400、以及可移动的UFS卡3500。UFS主机3100是移动设备的应用处理器。通过图1中示出的主机200实现UFS主机3100。UFS主机3100、UFS器件3200和3300、嵌入的UFS器件3400、以及可移动的UFS卡3500中的每一个通过UFS协议与外部设备通信。UFS器件3200和3300、嵌入的UFS器件3400、以及可移动的UFS卡3500中的至少一个通过图1中示出的非易失性存储器件100、图7中示出的非易失性存储器件200、或图10中示出的非易失性存储器件300实现。
同时，嵌入的UFS器件3400和可移动的UFS卡3500可以使用不同于UFS协议的协议来执行通信。UFS主机3100和可移动的UFS卡3500可以通过各种卡协议(例如，UFD、MMC、SD(安全数字)、mini SD、Micro SD等等)通信。
图17是示出根据本发明构思的实施例的移动设备4000的框图。
参照图17，移动设备4000包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储器件4400和移动RAM4500。
应用处理器4100控制移动设备4000的操作。通信模块4200被实现为执行与外部设备的无线或有线通信。显示/触摸模块4300被实现为显示由应用处理器4100处理的数据或通过触摸板接收数据。存储器件4400被实现为存储用户数据。存储器件4400可以是eMMC、SSD、UFS器件等等。存储器件4400可以包含图1中示出的非易失性存储器件100、图7中示出的非易失性存储器件200或图10中示出的非易失性存储器件300。
移动RAM4500临时存储用于处理移动设备4000的操作的数据。
通过提高线上的自由度来改善布局可以有利于实现小型的移动设备4000。
根据本发明构思的存储系统或存储器件可以使用各种封装类型或封装配置来封装，诸如
层叠封装(PoP)、球栅阵列(BGA)、芯片规模封装(CSP)、塑料式引线芯片承载封装(PLCC)、塑料双列直插式封装(PDIP)、晶片包中管芯封装(Die in Waffle Pack)、晶片形式的管芯封装(Die in Wafer Form)、板上芯片技术(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型封装(SOIC)、缩小外型封装(SSOP)、薄型小尺寸封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理堆栈封装(WSP)等等。
以上是对实施例的举例说明，不应解释为对实施例的限制。尽管已经描述了几个实施例，但是本领域技术人员将容易理解的是，可以对实施例做出修改，而不会实质性地偏离本发明构思的范围。因此，意图将所有这样的修改都包括在权利要求所限定的本发明构思的范围之内。

Claims (21)

1.一种非易失性存储器件，包括：
多个存储块，每个包括排列在字线和位线的交叉点处的多个存储单元；
地址解码器，被配置成响应于地址将第一线电连接到所述多个存储块中的一个的字线；
线选择开关电路，被配置成根据地址以不同的配置将第一线电连接到第二线；
第一线解码器，被配置成向第二线提供驱动所需的字线电压；以及
电压生成器，被配置成生成字线电压，
其中所述地址解码器包括用于连接第一线中的一个和字线中的一个的多个块选择晶体管，并且所述多个块选择晶体管中的至少两个共享连接到第一线中的一个的源极区。
2.如权利要求1所述的非易失性存储器件，其中所述多个存储块共享位线，并且所述多个存储块中的至少两个共享公共源极线。
3.如权利要求1所述的非易失性存储器件，其中所述多个块选择晶体管中的至少两个包含第一块选择晶体管和第二块选择晶体管，
其中所述第一块选择晶体管具有连接到第一块选择字线的栅极区、连接到第一存储块的第一字线的漏极区、和源极区，以及
其中所述第二块选择晶体管具有连接到不同于第一块选择字线的第二块选择字线的栅极区、连接到不同于第一存储块的第二存储块的第二字线的漏极区、和源极区。
4.如权利要求1所述的非易失性存储器件，其中所述线选择开关电路包括多个线选择开关，
其中，所述多个线选择开关中的每一个包括：
第一晶体管，其响应于第一线使能信号连接第二线中的一个和第一线中的一个；
第二晶体管，其响应于第二线使能信号连接除了所述一个第二线的剩余第二线中的一个与所述一个第一线；
上拉晶体管，其响应于第一线电力信号将电源电压连接到所述一个第一线；以及
下拉晶体管，其响应于第一线地信号将地电压连接到所述一个第一线，以及
其中基于所述地址生成第一线使能信号和第二线使能信号。
5.如权利要求4所述的非易失性存储器件，其中第一晶体管和第二晶体管以及上拉晶体管和下拉晶体管的基体连接到负电压端。
6.如权利要求1所述的非易失性存储器件，其中所述线选择开关电路包括多个线选择开关，
其中，所述多个线选择开关中的每一个包括：
三个或更多个晶体管，其响应于线使能信号将所述第二线中的三个或更多个中的一个连接到第一线中的一个；
上拉晶体管，其响应于第一线电力信号将电源电压连接到所述一个第一线；以及
下拉晶体管，其响应于第一线地信号将地电压连接到所述一个第一线，以及
其中基于所述地址生成线使能信号。
7.如权利要求1所述的非易失性存储器件，其中，所述线选择开关电路包括：
第一线选择电路，其连接到所述多个存储块中的偶数存储块的字线；以及
第二线选择电路，其连接到所述多个存储块中的奇数存储块的字线。
8.如权利要求1所述的非易失性存储器件，其中所述多个存储块构成至少两个MAT，并且所述MAT中的每一个通过多个金属线共享公共源极线。
9.一种非易失性存储器件，包括：
多个存储块，每个包括排列在字线和位线的交叉点处的多个存储单元；
第一地址解码器，被配置成根据地址将第一源极接口线电连接到所述多个存储块中的偶数存储块中的一个的字线；
第二地址解码器，被配置成根据地址将第一源极接口线电连接到所述多个存储块中的奇数存储块中的一个的字线；
第一线选择开关电路，被配置成将第一地址解码器的第一源极接口线电连接到第二线；
第二线选择开关电路，被配置成将第二地址解码器的第二源极接口线电连接到所述第二线；
线转换器，被配置成根据地址以不同的配置将所述第二线电连接到第三线；
第一线解码器，被配置成向第三线提供驱动所需的字线电压；以及
电压生成器，被配置成生成字线电压。
10.如权利要求9所述的非易失性存储器件，其中所述第一线选择开关电路和第二线选择开关电路中的每一个包括多个线选择开关，以及
其中，所述多个线选择开关中的每一个包括：
晶体管，其响应于线使能信号连接第二线中的一个和第一源极接口线中的一个；
上拉晶体管，其响应于第一线电力信号将电源电压连接到所述一个第一源极接口线；以及
下拉晶体管，其响应于第一线地信号将地电压连接到所述一个第一源极接口线。
11.如权利要求9所述的非易失性存储器件，其中所述线转换器包括多个线转换开关，以及
其中所述多个线转换开关中的每一个包括至少两个晶体管，其响应于线使能信号将第三线中的至少两个中的一个连接到第二线中的一个。
12.一种非易失性存储器件，包括：
多个存储块，每个包括排列在字线和位线的交叉点处的多个存储单元；
第一地址解码器，被配置成根据地址将第一源极接口线电连接到所述多个存储块中的偶数存储块中的一个的字线；
第二地址解码器，被配置成根据地址将第一源极接口线电连接到所述多个存储块中的奇数存储块中的一个的字线；
第一线选择开关电路，被配置成将第一地址解码器的第一源极接口线电连接到第二线；
第二线选择开关电路，被配置成将第二地址解码器的第二源极接口线电连接到所述第二线；
第一线解码器，被配置成向所述第二线提供用于驱动的字线电压；以及
电压生成器，被配置成生成字线电压，
其中所述字线电压在编程操作中包括第一通过电压和第二通过电压，
其中当所述地址是偶数地址时，所述第一线解码器向所述第二线中的第一根线施加第一通过电压并且向所述第二线中的第二根线施加第二通过电压，以及
其中当所述地址是奇数地址时，所述第一线解码器向所述第二线中的所述第二根线施加第一通过电压并且向所述第二线中的所述第一根线施加第二通过电压。
13.如权利要求12所述的非易失性存储器件，其中所述第一线选择开关电路和第二线选择开关电路中的每一个包括多个线选择开关，以及
其中所述多个线选择开关中的每一个包括晶体管，其响应于线使能信号将第二线中的一个连接到第一源极接口线中的一个。
14.如权利要求12所述的非易失性存储器件，其中所述第一线解码器包括：
多个高电压开关，被配置成接收字线电压中的至少一个并且连接到所述第二线中的一个；以及
高电压开关控制电路，被配置成使用所述地址控制高电压开关从而输入的字线电压被施加于由此连接的第二线。
15.一种操作非易失性存储器件的方法，包括：
生成字线电压；
向源极线施加字线电压；
根据地址是偶数地址还是奇数地址，以不同的配置将源极线电连接到源极接口线；以及
将源极接口线连接到与不同的地址相对应的不同的存储块的字线。
16.如权利要求15所述的方法，其中当所述地址是偶数地址时，所述源极线以前向次序电连接到源极接口线，以及
其中当所述地址是奇数地址时，所述源极线以反向次序电连接到源极接口线。
17.如权利要求15所述的方法，还包括：
向未被所述地址选择的存储块的源极接口线施加电源电压。
18.如权利要求15所述的方法，还包括：
响应于地使能信号将源极接口线连接到地电压。
19.一种用于控制非易失性存储器件的装置，包括：
地址解码器，被配置成响应于地址将第一线电连接到非易失性存储器件的多个存储块中的一个的字线；
线选择开关电路，被配置成根据所述地址以不同的配置将第一线电连接到第二线；
第一线解码器，被配置成向第二线提供驱动所需的字线电压；以及
电压生成器，被配置成生成字线电压，
其中所述地址解码器包括多个块选择晶体管，其用于连接第一线中的一个和字线中的一个，并且所述多个块选择晶体管中的至少两个共享连接到第一线中的一个的源极区。
20.如权利要求19所述的装置，其中所述多个块选择晶体管中的至少两个包含第一块选择晶体管和第二块选择晶体管，
其中所述第一块选择晶体管具有连接到第一块选择字线的栅极区、连接到第一存储块的第一字线的漏极区、和源极区，以及
其中所述第二块选择晶体管具有连接到不同于第一块选择字线的第二块选择字线的栅极区、连接到不同于第一存储块的第二存储块的第二字线的漏极区、和源极区。
21.如权利要求19所述的装置，其中所述线选择开关电路包括多个线选择开关，
其中，所述多个线选择开关中的每一个包括：
第一晶体管，其响应于第一线使能信号连接第二线中的一个和第一线中的一个；
第二晶体管，其响应于第二线使能信号连接除了所述一个第二线的剩余第二线中的一个与所述一个第一线；
上拉晶体管，其响应于第一线电力信号将电源电压连接到所述一个第一线；以及
下拉晶体管，其响应于第一线地信号将地电压连接到所述一个第一线，以及
其中基于所述地址生成第一线使能信号和第二线使能信号。
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