KR20150024140A

KR20150024140A - 비휘발성 메모리 장치 및 그것의 워드라인 전압 인가 방법

Info

Publication number: KR20150024140A
Application number: KR20130101221A
Authority: KR
Inventors: 김수용; 이진엽; 이승재
Original assignee: 삼성전자주식회사
Priority date: 2013-08-26
Filing date: 2013-08-26
Publication date: 2015-03-06
Also published as: CN104425021B; US9251878B2; CN104425021A; KR102154851B1; US20150055430A1

Abstract

본 발명에 따른 비휘발성 메모리 장치는, 워드라인들과 비트라인들이 교차하는 곳에 배치된 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들; 어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 워드라인들과 제 1 라인들을 전기적으로 연결하는 어드레스 디코더; 상기 어드레스에 따라 상기 제 1 라인들과 제 2 라인들을 서로 다르게 전기적으로 연결하는 라인 선택 스위치 회로; 상기 제 2 라인들로 구동에 필요한 워드라인 전압들을 인가하는 제 1 라인 디코더; 및 상기 워드라인 전압들을 발생하는 전압 발생기를 포함한다.

Description

비휘발성 메모리 장치 및 그것의 워드라인 전압 인가 방법{NONVOLATILE MEMORY DEVICE AND WORDLINE VOLTAGE APPLYING METHOD THEREOF}

본 발명은 비휘발성 메모리 장치 및 그것의 워드라인 전압 인가 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.

본 발명의 목적은 워드라인 전압을 인가하는 라인의 자유도를 증가시키는 비휘발성 메모리 장치 및 그것의 워드라인 전압 인가 방법을 제공하는데 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 워드라인들과 비트라인들이 교차하는 곳에 배치된 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들; 어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 워드라인들과 제 1 라인들을 전기적으로 연결하는 어드레스 디코더; 상기 어드레스에 따라 상기 제 1 라인들과 제 2 라인들을 서로 다르게 전기적으로 연결하는 라인 선택 스위치 회로; 상기 제 2 라인들로 구동에 필요한 워드라인 전압들을 인가하는 제 1 라인 디코더; 및 상기 워드라인 전압들을 발생하는 전압 발생기를 포함한다.

실시 예에 있어서, 상기 복수의 메모리 블록들은 상기 비트라인들을 공유하고, 상기 복수의 메모리 블록들 중 적어도 2개는 공통 소스 라인을 공유한다.

실시 예에 있어서, 상기 어드레스 디코더는 상기 제 1 라인들 중 어느 하나와 상기 워드라인들 중 어느 하나를 연결하는 복수의 블록 선택 트랜지스터들을 포함하고, 상기 복수의 블록 선택 트랜지스터들 중 적어도 2개는 소스 영역을 공유한다.

실시 예에 있어서, 상기 적어도 2개의 블록 선택 트랜지스터들은 제 1 블록 선택 트랜지스터 및 제 2 블록 선택 트랜지스터를 포함하고, 상기 제 1 블록 선택 트랜지스터는 제 1 블록 선택 워드라인에 연결된 게이트 영역, 제 1 메모리 블록의 제 1 워드라인에 연결된 드레인 영역, 및 상기 소스 영역을 포함하고, 상기 제 2 블록 선택 트랜지스터는 상기 제 1 블록 선택 워드라인과 다른 제 2 블록 선택 워드라인에 연결된 게이트 영역, 상기 제 1 메모리 블록과 다른 제 2 메모리 블록의 제 2 워드라인에 연결된 드레인 영역, 및 상기 소스 영역을 포함한다.

실시 예에 있어서, 상기 라인 선택 스위치 회로는 복수의 라인 선택 스위치들을 포함하고, 상기 복수의 라인 선택 스위치들 각각은, 제 1 라인 활성화 신호에 응답하여 상기 제 2 라인들 중 어느 하나와 상기 제 1 라인들 중 어느 하나를 연결하는 제 1 트랜지스터; 제 2 라인 활성화 신호에 응답하여 상기 제 2 라인들 중 상기 어느 하나와 다른 것과 상기 제 1 라인들 중 상기 어느 하나를 연결하는 제 2 트랜지스터; 제 1 라인 전원 신호에 응답하여 전원단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀업 트랜지스터; 및 제 1 라인 접지 신호에 응답하여 접지단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀다운 트랜지스터를 포함하고, 상기 제 1 라인 활성화 신호 및 상기 제 2 라인 활성화 신호는 상기 어드레스를 이용하여 발생된다.

실시 예에 있어서, 상기 제 1 및 제 2 트랜지스터들, 상기 풀업 트랜지스터, 및 상기 풀다운 트랜지스터들의 바디들은 음전압단에 연결된다.

실시 예에 있어서, 상기 라인 선택 스위치 회로는 복수의 라인 선택 스위치들을 포함하고, 상기 복수의 라인 선택 스위치들 각각은, 라인 활성화 신호들에 응답하여 상기 제 2 라인들 중에서 3개 이상의 제 2 라인들 중 어느 하나를 상기 제 1 라인들 중 어느 하나에 연결하는 3개 이상의 트랜지스터들; 제 1 라인 전원 신호에 응답하여 전원단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀업 트랜지스터; 및 제 1 라인 접지 신호에 응답하여 접지단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀다운 트랜지스터를 포함하고, 상기 라인 활성화 신호들은 상기 어드레스를 이용하여 발생된다.

실시 예에 있어서, 상기 라인 선택 스위치 회로는, 상기 복수의 메모리 블록들 중 짝수 메모리 블록들의 워드라인들과 연결되는 제 1 라인 선택 스위치 회로 및 상기 복수의 메모리 블록들 중 홀수 메모리 블록들의 워드라인들과 연결되는 제 2 라인 선택 스위치 회로를 포함한다.

실시 예에 있어서, 상기 복수의 메모리 블록들은 적어도 2개의 매트들로 구성되고, 상기 매트들 각각은 복수의 메탈 라인들을 통하여 공통 소스 라인을 공유한다.

본 발명의 실시 예에 따른 다른 비휘발성 메모리 장치는, 워드라인들과 비트라인들이 교차한 곳에 배치된 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들; 어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 짝수 메모리 블록들 중 어느 하나의 메모리 블록의 워드라인들과 제 1 라인들을 전기적으로 연결하는 제 1 어드레스 디코더; 상기 어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 홀수 메모리 블록들 중 어느 하나의 메모리 블록의 워드라인들과 제 1 라인들을 전기적으로 연결하는 제 2 어드레스 디코더; 상기 제 1 어드레스 디코더의 제 1 라인들과 제 2 라인들을 전기적으로 연결하는 제 1 라인 선택 스위치 회로; 상기 제 2 어드레스 디코더의 제 2 라인들과 상기 제 2 라인들을 전기적으로 연결하는 제 2 라인 선택 스위치 회로; 상기 어드레스에 따라 상기 제 2 라인들과 제 3 라인들을 서로 다르게 전기적으로 연결하는 라인 변경기; 상기 제 3 라인들로 구동에 필요한 워드라인 전압들을 인가하는 제 1 라인 디코더; 및 상기 워드라인 전압들을 발생하는 전압 발생기를 포함한다.

실시 예에 있어서, 상기 제 1 및 제 2 라인 선택 스위치 회로들 각각은 복수의 라인 선택 스위치들을 포함하고, 상기 복수의 라인 선택 스위치들 각각은, 라인 활성화 신호들에 응답하여 상기 제 2 라인들 중에서 어느 하나를 상기 제 1 라인들 중 어느 하나를 연결하는 트랜지스터; 제 1 라인 전원 신호에 응답하여 전원단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀업 트랜지스터; 및 제 1 라인 접지 신호에 응답하여 접지단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀다운 트랜지스터를 포함한다.

실시 예에 있어서, 상기 라인 변경기는 복수의 라인 변경 스위치들을 포함하고, 상기 라인 변경 스위치들 각각은, 라인 활성화 신호들에 응답하여 상기 제 3 라인들 중에서 적어도 2개의 제 3 라인들 중 어느 하나를 상기 제 2 라인들 중 어느 하나에 연결하는 적어도 2개의 트랜지스터들을 포함한다.

본 발명의 실시 예에 따른 또 다른 비휘발성 메모리 장치는, 워드라인들과 비트라인들이 교차한 곳에 배치된 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들; 어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 짝수 메모리 블록들 중 어느 하나의 메모리 블록의 워드라인들과 제 1 라인들을 전기적으로 연결하는 제 1 어드레스 디코더; 상기 어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 홀수 메모리 블록들 중 어느 하나의 메모리 블록의 워드라인들과 제 1 라인들을 전기적으로 연결하는 제 2 어드레스 디코더; 상기 제 1 어드레스 디코더의 제 1 라인들과 제 2 라인들을 전기적으로 연결하는 제 1 라인 선택 스위치 회로; 상기 제 2 어드레스 디코더의 제 2 라인들과 상기 제 2 라인들을 전기적으로 연결하는 제 2 라인 선택 스위치 회로; 상기 어드레스를 이용하여 상기 2 라인들로 구동에 필요한 워드라인 전압들을 서로 다르게 인가하는 제 1 라인 디코더; 및상기 워드라인 전압들을 발생하는 전압 발생기를 포함한다.

실시 예에 있어서, 상기 제 1 및 제 2 라인 선택 스위치 회로들 각각은 복수의 라인 선택 스위치들을 포함하고, 상기 복수의 라인 선택 스위치들 각각은, 라인 활성화 신호들에 응답하여 상기 제 2 라인들 중에서 어느 하나를 상기 제 1 라인들 중 어느 하나에 연결하는 트랜지스터를 포함한다.

실시 예에 있어서, 프로그램 동작시 상기 워드라인 전압들은 제 1 패스 전압 및 제 2 패스 전압을 포함하고, 상기 어드레스가 짝수 어드레스일 때, 상기 제 1 라인 디코더는 상기 제 1 패스 전압을 상기 제 2 라인들 중 제 1 라인으로 인가하고, 상기 제 2 패스 전압을 상기 제 2 라인들 중 제 2 라인으로 인가하고, 상기 어드레스가 홀수 어드레스일 때, 상기 제 1 라인 디코더는 상기 제 1 패스 전압을 상기 제 2 라인들 중 상기 제 2 라인으로 인가하고, 상기 제 2 패스 전압을 상기 제 2 라인들 중 상기 제 1 라인으로 인가한다.

실시 예에 있어서, 상기 제 1 라인 디코더는, 상기 워드라인 전압들 중 적어도 하나를 입력 받고 상기 제 2 라인들 중 어느 하나에 연결되는 복수의 고전압 스위치들; 및 상기 입력된 워드라인 전압을 상기 연결된 제 2 라인에 인가하도록 상기 어드레스를 이용하여 상기 고전압 스위치들을 제어하는 고전압 스위치 제어 회로를 포함한다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치의 워드라인 전압 인가 방법은: 구동에 필요한 워드라인 전압들을 발생하는 단계; 상기 워드라인 전압들을 소스 라인들에 인가하는 단계; 어드레스에 따라 상기 소스 라인들을 소스 인터페이스 라인들에 서로 다르게 전기적으로 연결하는 단계; 및 상기 소스 인터페이스 라인들을 상기 어드레스에 대응하는 메모리 블록의 워드라인들에 연결하는 단계를 포함한다.

실시 예에 있어서, 상기 어드레스가 짝수 어드레스인지 혹은 홀수 어드레스인지에 따라 상기 소스 라인들은 서로 다르게 상기 소스 인터페이스 라인들에 연결된다.

실시 예에 있어서, 상기 어드레스가 짝수 어드레스일 때, 상기 소스 라인들은 상기 소스 인터페이스 라인들에 순차적으로 전기적으로 연결되고, 상기 어드레스가 홀수 어드레스일 때, 상기 소스 라인들은 상기 소스 인터페이스 라인들에 역순으로 전기적으로 연결된다.

실시 예에 있어서, 상기 어드레스에 의해 비선택된 메모리 블록의 소스 인터페이스 라인들로 전원 전압을 인가하는 단계를 더 포함한다.

실시 예에 있어서, 접지 활성화 신호에 응답하여 상기 소스 인터페이스 라인들을 접지단에 연결하는 단계를 더 포함한다.

상술한 바와 같이 본 발명의 실시 예에 따른 비휘발성 메모리 장치 및 그것의 워드라인 전압 인가 방법은 어드레스에 따라 워드라인 전압들을 인가하는 라인들을 서로 다르게 전기적으로 연결할 수 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는 워드라인 전압들을 인가하는 라인의 자유도를 증가시킴으로써 인터페이스의 레이아웃 면적을 크게 줄일 수 있다.

도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 1 실시 예를 보여주는 도면이다.
도 2는 도 1에 도시된 어느 하나의 메모리 블록을 예시적으로 보여주는 도면이다.
도 3은 공통 소스 라인을 공유한 스트링들을 예시적으로 보여주는 도면이다.
도 4는 도 1에 도시된 어드레스 디코더의 일부를 예시적으로 보여주는 도면이다.
도 5는 도 1에 도시된 SI 라인 선택 스위치 회로의 어느 하나의 라인 선택 스위치(122i)에 대한 제 1 실시 예를 보여주는 도면이다.
도 6은 도 1에 도시된 SI 라인 선택 스위치 회로의 어느 하나의 라인 선택 스위치에 대한 제 2 실시 예를 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 2 실시 예를 보여주는 메모리 블록도이다.
도 8은 도 7에 도시된 SI 라인 선택 스위치 회로의 어느 하나의 라인 선택 스위치에 대한 실시 예를 보여주는 도면이다.
도 9는 도 7에 도시된 라인 변경기의 일부인 라인 변경 스위치를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 3 실시 예를 보여주는 메모리 블록도이다.
도 11은 도 10에 도시된 SI 디코더의 워드라인 전압 인가 방식을 개념적으로 설명하는 도면이다.
도 12는 도 10에 도시된 SI 디코더를 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 워드라인 전압 인가 방법을 예시적으로 보여주는 흐름도이다.
도 14 내지 도 17은 본 발명의 응용 예들을 보여주는 도면들이다.

아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는 워드라인 전압들을 인가하는 라인들을 어드레스에 따라 서로 다르게 워드라인들에 전기적으로 연결함으로써, 워드라인 전압을 인가하는 라인의 자유도를 증가시킬 수 있다. 여기서 비휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND;VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다.

또한, 비휘발성 메모리 장치는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치가 낸드 플래시 메모리 장치라고 하겠다.

도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 1 실시 예를 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 고전압 발생기(102), 메모리 셀 어레이(110), 제 1 및 제 2 어드레스 디코더들(120a, 120b), 제 1 및 제 2 SI(source interface) 스위치 회로들(122a, 122b), 및 SI 디코더(124)를 포함할 수 있다.

고전압 발생기(102)는 구동시 필요한 워드라인 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 소거 전압 등)을 발생할 수 있다. 한편, 워드라인 전압들은 외부로부터 제공될 수도 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKi, i는 2 이상의 정수)을 포함할 수 있다. 도 1에 도시된 바와 같이, 인접한 메모리 블록쌍(예를 들어, BLK1, BLK2)은 공통 소스 라인(common source line; CSL)을 공유하도록 구현될 수 있다. 메모리 블록들(BLK1 ~ BLKi) 각각은 워드라인들(WLs)에 연결된 복수의 메모리 셀들(도시되지 않음)을 포함할 수 있다.

제 1 및 제 2 어드레스 디코더들(120a, 120b) 각각은 어드레스(ADDR)에 의해 선택된 메모리 블록의 워드라인들(WLs)에 SI 라인들(source interface lines; SIs, 혹은 "제 1 라인들")을 전기적으로 연결할 수 있다. 다른 말로, 제 1 및 제 2 어드레스 디코더들(120a, 120b) 각각은 어드레스(ADDR)에 의해 선택된 메모리 블록의 워드라인들(WLs)을 활성화시킬 수 있다. 실시 예에 있어서, 어드레스(ADDR)는 메모리 블록 어드레스일 수 있다.

제 1 어드레스 디코더들(120a)은 홀수 메모리 블록들(BLK1, BLK3, ..., BLKi-1.)의 워드라인들(WLs)을 활성화 시키고, 제 2 어드레스 디코더들(120b)은 짝수 메모리 블록들(BLK2, BLK4, ..., BLKi)의 워드라인들(WLs)을 활성화 시킬 수 있다. 한편, 제 1 및 제 2 어드레스 디코더들(120a, 120b) 각각의 활성 메모리 블록은 여기에 제한되지 않을 것이다.

제 1 및 제 2 SI 라인 선택 스위치 회로들(122a, 122b) 각각은 워드라인 전압들을 제공하는 소스 라인들(Ss)을 제 1 및 제 2 어드레스 디코더들(120a, 120b) 각각의 SI 라인들(SIs)로 전기적으로 연결할 수 있다. 특히, 제 1 및 제 2 SI 라인 선택 스위치 회로들(122a, 122b) 각각은 어드레스(ADDR)에 따라 서로 다른 방법으로 소스 라인들(Ss)을 제 1 및 제 2 어드레스 디코더들(120a, 120b) 각각의 SI 라인들(SIs)로 전기적으로 연결할 수 있다.

SI 디코더(124)는 동작 모드(프로그램 동작, 소거 동작, 읽기 동작 등) 및 어드레스에 따라 고전압 발생기(102)로부터 발생된 워드라인 전압들을 대응하는 소스 라인들(Ss)로 전송할 수 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 어드레스(ADDR)에 따라 소스 라인들(Ss)을 서로 다른 방법으로 SI 라인들(SIs)에 연결함으로써, SI 라인들(SIs)의 자유도를 증가시킬 수 있다. SI 라인들(SIs)의 자유도가 증가함으로써, 본 발명의 비휘발성 메모리 장치(100)는 종래의 그것과 비교하여 인터페이스의 레이아웃 면적을 크게 줄일 수 있다.

도 2는 도 1에 도시된 어느 하나의 메모리 블록(BLK1)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 메모리 블록(BLK)은 워드라인들(WL1 ~ WLm, m은 2 이상의 정수)과 비트라인들(BL1 ~ BLn, n은 2 이상의 정수) 사이의 배치된 복수의 메모리 셀들로 구성된다. 또한, 메모리 블록은, 비트라인들(BL1 ~ BLn) 각각에 연결된 스트링(ST)을 포함한다. 스트링(ST)은, 도 2에 도시된 바와 같이, 비트라인과 공통 소스 라인(CSL) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 ~ MCm, m은 2 이상의 정수), 적어도 하나의 접지 선택 트랜지스터(GST)로 구성될 수 있다. 복수의 메모리 셀들(MC1 ~ MCm) 각각은 적어도 1-비트 데이터를 저장할 수 있다.

실시 예에 있어서, 도 1에 도시된 워드라인들(WLs)은 메모리 셀들(MC1 ~ MCm)에 연결된 워드라인들(WL1 ~ WLm), 스트링 선택 트랜지스터(SST)에 연결된 스트링 선택 라인(SSL) 및 접지 선택 트랜지스터(GST)에 연결된 접지 선택 라인(GSL)을 포함할 수 있다.

한편, 도 2에 도시된 바와 같이, 비트라인들(BL1 ~ BLn) 각각에는 외부로부터 데이터를 입출력하기 위한 페이지 버퍼들(PB1 ~ PBn)이 연결될 수 있다.

도 3은 공통 소스 라인(CSL)을 공유한 스트링들을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 제 1 메모리 블록(BLK1)의 스트링과 제 2 메모리 블록(BLK2)의 스트링은 공통 소스 라인(CSL)을 공유할 수 있다.

실시 예에 있어서, 동일한 매트의 모든 메모리 블록들은 공통 소스 라인(CSL)을 서로 공유하도록 구현될 수 있다. 도 3을 참조하면, 인접 메모리 블록만 연결되어 있지만 그 위로 메탈 라인들(Metal0, Metal1, Metal2)를 통해 매트 내의 다른 메모리 블록과도 연결될 수 있다.

도 4는 도 1에 도시된 어드레스 디코더(120a, 120b)의 일부를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 제 1 및 제 2 어드레스 디코더들(120a, 120b) 각각은 복수의 라인들(L1 ~ Lm, SIs) 및 복수의 블록 선택 트랜지스터들(혹은, "패스 트랜지스터"라고도 함, 예를 들어, 121)을 포함한다.

라인들(L1 ~ Lm)은 SI 라인 선택 스위치 회로들(122a, 122b)에 의하여 복수의 SI 라인들(SIs)로 사용될 수 있다. 실시 예에 있어서, 라인들(L1 ~Lm)은 SI 라인 선택 스위치 회로들(122a, 122b)에 의하여 서로 다른 SI 라인들(SIs)로 사용될 수 있다. 예를 들어, 라인들(L1 ~ Lm)은 순차적으로 SI 라인들(SI1 ~ SIm)로 사용될 수 있다. 다른 실시 예에 있어서, 라인들(L1 ~ Lm)은 역순의 SI 라인들(SIm ~ SI1)로 사용될 수 있다.

라인들(L1 ~ Lm) 각각은 적어도 2개의 블록 선택 트랜지스터들의 소스 영역들(예를 들어, 121-3)에 연결될 수 있다. 여기서 적어도 2 개의 블록 선택 트랜지스터들 각각의 적어도 하나의 드레인 영역(예를 들어, 121-1, 121-2)은 어느 한 메모리 블록의 워드라인에 연결될 수 있다. 예를 들어, 제 1 드레인 영역(121-1)은 제 1 메모리 블록(BLK1)의 워드라인(WL1)에 연결되고, 제 2 드레인 영역 (121-2)은 제 3 메모리 블록(BLK3)의 워드라인(WLm)에 연결될 수 있다.

실시 예에 있어서, 블록 선택 트랜지스터들 중 적어도 2 개는 소스 영역(121-3)을 공유할 수 있다. 예를 들어, 적어도 2개의 블록 선택 트랜지스터들(121)은 제 1 블록 선택 트랜지스터 및 제 2 블록 선택 트랜지스터로 구성될 수 있다. 이때, 제 1 블록 선택 트랜지스터는 제 1 블록 선택 워드라인(BWL1)에 연결된 게이트 영역, 제 1 메모리 블록(BLK1)의 제 1 워드라인(WL1)에 연결된 드레인 영역(121-1), 및 소스 영역(121-3)을 포함하고, 제 2 블록 선택 트랜지스터는 제 1 블록 선택 워드라인과 다른 제 2 블록 선택 워드라인(BWL3)에 연결된 게이트 영역, 제 1 메모리 블록(BLK1)과 다른 제 2 메모리 블록(BLK3)의 제 2 워드라인(WLm)에 연결된 드레인 영역(121-2), 및 소스 영역(121-3)을 포함할 수 있다. 여기서 제 1 블록 선택 트랜지스터의 소스 영역(121-3)과 제 2 블록 선택 트랜지스터의 소스 영역(121-3)은 공유될 수 있다.

한편, 도 4에서는 하나의 소스 영역(121-3)에 제 1 블록 선택 트랜지스터에 연결된 제 1 워드라인(WL1)과 제 2 블록 선택 트랜지스터에 연결된 제 2 워드라인(WLm)이 관련된다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 공유된 소스 영역(121-3)은 제 1 메모리 블록(BLK1)의 임의의 워드라인과 제 2 메모리 블록(BLK3)의 임의의 워드라인에 관련될 수 있다.

실시 예에 있어서, 어드레스(ADDR, 도 1 참조)에 의해 선택된 메모리 블록에 대응하는 메모리 블록 선택 워드라인으로 고전압이 인가될 수 있다.

실시 예에 있어서, 제 1 메모리 블록(BLK1)을 선택하기 위한 어드레스(ADDR)가 입력될 때, 라인들(L1 ~ Lm)은 순차적으로 SI 라인들(SI1 ~ SIm)로 사용되고, 제 1 메모리 블록 선택 워드라인(BWL1)으로 고전압이 인가될 수 있다.

다른 실시 예에 있어서, 제 3 메모리 블록(BLK3)을 선택하기 위한 어드레스(ADDR)가 입력될 때, 라인들(L1 ~ Lm)은 역순의 SI 라인들(SIm ~ SI1)로 사용되고, 제 3 메모리 블록 선택 워드라인(BWL3)으로 고전압이 인가될 수 있다.

본 발명의 실시 예에 따른 어드레스 디코더(120a/120b)는 어드레스에 따라 라인들(L1 ~ Lm)을 서로 다른 SI 라인들(SIs)로 사용될 수 있다. 즉, 본 발명의 SI 라인들(SIs)의 자유도는 종래의 그것보다 증가 될 수 있다.

일반적인 어드레스 디코더는 고정된 SI 라인들(SIs)에 소스 공유 구조의 블록 선택 트랜지스터들을 포함한다. 이러한 일반적인 어드레스 디코더에서 인접한 메모리 블록들 사이의 페리 영역(좌측 영역 혹은 우측 영역)사이에 워드라인들과 블록 선택 트랜지스터들을 연결하고자 할 때, 꼬이는 부분이 발생 될 수 있다. 따라서, 인접한 두 개의 메모리 블록들 사이의 페리 영역(좌측 영역 혹은 우측 영역)에 어드레스 디코더(혹은, 인터페이스 회로)가 배치될 수 없다.

반면에 본 발명의 실시 예에 따른 어드레스 디코더(120a/120b)는 어드레스에 따라 변경가능한 유동적인 SI 라인들(SIs)을 구비함으로써, 인접한 메모리 블록들 사이의 페리 영역에 워드라인들과 블록 선택 트랜지스터들을 연결하더라도 꼬이는 부분이 발생되지 않는다. 즉, 인접한 두 개의 메모리 블록들 사이의 페리 영역에 어드레스 디코더(혹은, 인터페이스 회로)가 배치될 수 있다.

또한, 본 발명은, 인접한 두 개의 메모리 블록들 사이의 페리 영역에 어드레스 디코더(혹은, 인터페이스 회로)를 배치함으로써, 종래의 그것과 비교하여 레이아웃의 크기를 크게 줄일 수 있다.

도 5는 도 1에 도시된 SI 라인 선택 스위치 회로(122a, 122b)의 어느 하나의 라인 선택 스위치(122i)에 대한 제 1 실시 예를 보여주는 도면이다. 도 5를 참조하면, 라인 선택 스위치(122i)는 제 1 및 제 2 트랜지스터들(T1, T2) 및 풀업 트랜지스터(PUT) 및 풀다운 트랜지스터(PDT)로 포함할 수 있다.

라인 선택 스위치(122i)는 라인 활성화 신호들(SI1_EN, SI2_EN)에 응답하여 제 1 입력단(XD_S1) 및 제 2 입력단(XD_S2) 중 어느 하나를 출력단(XD_SI)로 연결할 수 있다. 제 1 입력단(XD_S1)은 복수의 소스 라인들(Ss, 도 1 참조) 중 어느 하나의 소스 라인에 연결될 수 있다. 제 2 입력단(XD_S2)은 복수의 소스 라인들(Ss) 중 어느 하나의 소스 라인에 연결될 수 있다. 여기서 제 1 입력단(XD_S1)에 연결된 소스 라인과 제 2 입력단(XD_S2)에 연결된 소스 라인은 서로 다를 수 있다.

제 1 트랜지스터(T1)는 제 1 입력단(XD_S1)과 출력단(XD_SI) 사이에 연결되고, 제 1 라인 활성화 신호(SI1_EN)를 입력 받는 게이트를 포함한다. 제 1 트랜지스터(T1)은 제 1 라인 활성화 신호(SI1_EN)에 응답하여 제 1 입력단(XD_S1)을 출력단(XD_SI)으로 연결할 수 있다. 제 2 트랜지스터(T2)는 제 2 입력단(XD_S2)과 출력단(XD_SI) 사이에 연결되고, 제 2 라인 활성화 신호(SI2_EN)를 입력 받는 게이트를 포함한다. 제 2 트랜지스터(T2)는 제 2 라인 활성화 신호(SI2_EN)에 응답하여 제 2 입력단(XD_S2)을 출력단(XD_SI)으로 연결할 수 있다.

실시 예에 있어서, 제 1 및 제 2 활성화 신호들(SI1_EN, SI2_EN)은 어드레스(ADDR)을 이용하여 발생 될 수 있다.

실시 예에 있어서, 제 1 및 제 2 트랜지스터들(T1, T2) 각각은 고전압용 트랜지스터로 구현될 수 있다.

풀업 트랜지스터(PUT)는 전원단(VDD)과 출력단(XD_SI) 사이에 연결되고, 전원 인가 신호(SI_VDD)를 입력 받는 게이트를 포함한다. 풀업 트랜지스터(PUT)는 전원 인가 신호(SI_VDD)에 응답하여 출력단(XD_SI)로 전원전압을 인가할 수 있다.실시 예에 있어서, 풀업 트랜지스터(PUT)는 소거 동작시 SI 라인들(SIs)에 전원전압을 공급할 수 있다. 이로써, 비선택 메모리 블록에 소거 동작이 수행되는 것이 방지될 수 있다.

풀다운 트랜지스터(PDT)는 접지 인가 신호(SI_GND)에 응답하여 출력단(XD_SI)로 접지단(GND)을 연결할 수 있다. 풀다운 트랜지스터(PDT)는 접지단(GND)과 출력단(XD_SI) 사이에 연결되고, 접지전압 인가 신호(SI_GND)를 입력 받는 게이트를 포함한다. 풀다운 트랜지스터(PDT)는 SI 라인들(SIs)의 전압들을 방전시킬 수 있다.

실시 예에 있어서, 풀업 트랜지스터(PUT) 및 풀다운 트랜지스터(PDT) 각각은 고전압용 트랜지스터로 구현될 수 있다.

실시 예에 있어서, 제 1 및 제 2 트랜지스터(T1, T2), 풀업 트랜지스터(PUT) 및 풀다운 트랜지스터(PDT)의 각각의 바디(body)는 음전압단(Vneg)에 연결될 수 있다.

본 발명의 실시 예에 따른 라인 선택 스위치(122i)는 활성화 신호들(SI1_EN, SI2_EN)에 응답하여 2개의 소스 라인들 중 어느 하나를 SI 라인으로 연결할 수 있도록 구현될 수 있다.

한편, 도 5에 도시된 어느 하나의 SI 라인의 자유도는 2(두 개의 소스 인터페이스 라인들 중 어느 하나를 선택할 수 있다는 의미)이다. 그러나 본 발명이 여기에 제한될 필요는 없다. 본 발명의 어느 하나의 SI 라인의 자유도는 3 이상일 수 있다.

도 6은 도 1에 도시된 SI 라인 선택 스위치 회로(122a, 122b)의 어느 하나의 라인 선택 스위치(122i)에 대한 제 2 실시 예를 보여주는 도면이다. 도 6을 참조하면, 라인 선택 스위치(122ia)는 제 1 내지 제 k (k는 3 이상의 정수) 트랜지스터들(T1, T2, ..., Tk) 및 풀업 트랜지스터(PUT) 및 풀다운 트랜지스터(PDT)로 포함할 수 있다. 라인 선택 스위치(122ia)는 도 5에 도시된 라인 선택 스위치(122i)와 비교하여 입력단(XD_Sk)과 출력단(XD_SI)를 연결하는 적어도 하나의 트랜지스터(Tk)를 더 포함할 수 있다. 제 k 트랜지스터(Tk)는 제 k 입력단(XD_Sk)과 출력단(XD_SI) 사이에 연결되고, 라인 활성화 신호(SIk_EN)를 입력 받는 게이트를 포함한다. 제 k 트랜지스터(Tk)는 라인 활성화 신호(SIk_EN)에 응답하여 제 k 입력단(XD_Sk)을 출력단(XD_SI)으로 연결할 수 있다.

본 발명의 실시 예에 따른 라인 선택 스위치(122ia)는 라인 활성화 신호들(SI1_EN, SI2_EN, ..., SIk_EN)에 응답하여 k개의 소스 라인들 중 어느 하나를 SI 라인으로 연결할 수 있도록 구현될 수 있다.

도 1 내지 도 6에서는 라인의 자유도를 증가시키기 위하여 소스 라인들(Ss)과 SI 라인들(SIs)을 서로 다른 방식으로 연결되었다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명은 라인의 자유도를 증가시키기 위하여 소스 라인들(Ss)과 SI 디코더를 서로 다른 방식으로 연결시킬 수 있다.

도 7은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 2 실시 예를 보여주는 메모리 블록도이다. 도 7를 참조하면, 비휘발성 메모리 장치(200)는 고전압 발생기(202), 메모리 셀 어레이(210), 제 1 및 제 2 어드레스 디코더들(220a, 220b), 제 1 및 제 2 SI 라인 선택 스위치 회로들(222a, 222b), 라인 변경기(223) 및 SI 디코더(224)를 포함할 수 있다.

고전압 발생기(202), 메모리 셀 어레이(210), 제 1 및 제 2 어드레스 디코더들(220a, 220b)은 도 1 도시된 그것들과 동일하게 구현될 수 있다.

SI 라인 선택 스위치 회로들(222a, 222b) 각각은 소스 라인들(Ss)을 SI 라인들(SIs)로 연결할 수 있다.

라인 변경기(223)는 어드레스(ADDR)에 응답하여 프리 소스 라인들(PSs)을 소스 라인들(Ss)에 서로 다른 방식으로 연결할 수 있다.

SI 디코더 회로(224)는 구동에 필요한 워드라인 전압들을 프리 소스 라인들(PSs)로 전송할 수 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치(200)는 어드레스(ADDR)에 응답하여 소스 라인들(Ss)에 전송되는 워드라인 전압들의 위치들을 변경할 수 있다.

도 8은 도 7에 도시된 SI 라인 선택 스위치 회로(222a, 222b)의 어느 하나의 라인 선택 스위치(222i)에 대한 실시 예를 보여주는 도면이다. 도 8를 참조하면, 라인 선택 스위치(222i)는 트랜지스터(T) 및 풀업 트랜지스터(PUT) 및 풀다운 트랜지스터(PDT)로 포함할 수 있다.

라인 선택 스위치(222i)는 라인 활성화 신호(SI_EN)에 응답하여 입력단(XD_S1)을 출력단(XD_SI)으로 연결할 수 있다. 입력단(XD_S)은 복수의 소스 라인들(Ss, 도 1 참조) 중 어느 하나의 소스 라인에 연결될 수 있다.

트랜지스터(T1)는 입력단(XD_S)과 출력단(XD_SI) 사이에 연결되고, 라인 활성화 신호(SI_EN)를 입력 받는 게이트를 포함한다. 트랜지스터(T)는 라인 활성화 신호(SI_EN)에 응답하여 입력단(XD_S)을 출력단(XD_SI)으로 연결할 수 있다.

풀업 트랜지스터(PUT) 및 풀다운 트랜지스터(PDT)는 도 5에 도시된 그것들과 동일한 구성 및 기능을 수행하도록 구현될 수 있다.

본 발명의 실시 예에 따른 라인 선택 스위치(222)는 라인 활성화 신호(SI_EN)에 응답하여 소스 라인들(Ss) 중 어느 하나를 소스 인터페이스 라인들(SIs) 중 어느 하나로 연결할 수 있다.

도 9는 도 7에 도시된 라인 변경기(223)의 일부인 라인 변경 스위치(223i)를 예시적으로 보여주는 도면이다. 도 9를 참조하면, 라인 변경 스위치(223i)는 제 1 및 제 2 소스 트랜지스터들(ST1, ST2)로 구성할 수 있다.

제 1 소스 트랜지스터(ST1)는 제 1 라인 활성화 신호(SI1_EN)에 응답하여 제 1 프리 소스단(XD_PS1)을 소스단(XD_S)으로 연결할 수 있다. 여기서 제 1 프리 소스단(XD_PS1)은 프리 소스 라인들(PSs) 중 어느 하나에 연결될 수 있다. 소스단(XD_S)는 소스 라인들(Ss) 중 어느 하나에 연결될 수 있다.

제 2 소스 트랜지스터(ST2)는 제 2 라인 활성화 신호(SI2_EN)에 응답하여 제 2 프리 소스단(XD_PS2)을 소스단(XD_S)으로 연결할 수 있다. 여기서 제 2 프리 소스단(XD_PS2)은 프리 소스 라인들(PSs) 중 어느 하나에 연결된다. 여기서 연결된 프리 소스 라인은 제 1 프리 소스단(XD_PS1)에 연결된 프리 소스 라인과는 다르다.

실시 예에 있어서, 제 1 및 제 2 소스 트랜지스터들(ST1, ST2)은 고전압용 트랜지스터로 구현될 수 있다.

실시 예에 있어서, 제 1 및 제 2 소스 트랜지스터들(ST1, ST2)의 바디들은 음전압단(Vneg)에 연결될 수 있다.

실시 예에 있어서, 제 1 및 제 2 라인 활성화 신호들(SI1_EN, SI2_EN)은 어드레스(ADDR, 도 7 참조)을 이용하여 발생 될 수 있다.

본 발명의 실시 예에 따른 라인 변경 스위치(223i)는 어드레스(ADDR)에 따라 발생되는 제 1 및 제 2 활성화 신호들(SI1_EN, SI2_EN)에 응답하여 프리 소스 라인과 소스 라인을 서로 다른 방식으로 연결할 수 있다.

한편, 도 7에 도시된 라인 변경 스위치(223i)에서 라인의 자유도는 2이지만, 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 라인 변경 스위치는 3 이상의 라인의 자유도를 갖도록 구현될 수도 있다.

정리하면, 도 1 내지 도 6에서는 어드레스(ADDR)에 따른 SI 라인들(SIs)의 자유도를 증가시키는 구성을 설명하였고, 도 7 내지 도 9에서는 어드레스(ADDR)에 따른 소스 라인들(Ss)의 자유도를 증가시키는 구성에 대하여 설명하였다. 본 발명은 여기에 제한되지 않으며, 소스 라인들(Ss)에 인가되는 워드라인 전압들의 자유도를 증가시키도록 구현될 수도 있다.

도 10은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에 대한 제 3 실시 예를 보여주는 메모리 블록도이다. 도 10을 참조하면, 비휘발성 메모리 장치(300)는 고전압 발생기(302), 메모리 셀 어레이(310), 제 1 및 제 2 어드레스 디코더들(320a, 320b), 제 1 및 제 2 SI 라인 선택 스위치 회로들(322a, 322b),및 SI 디코더(324)를 포함할 수 있다.

고전압 발생기(302), 메모리 셀 어레이(310), 제 1 및 제 2 어드레스 디코더들(320a, 320b), SI 라인 선택 스위치 회로들(322a, 322b) 각각은 도 7 도시된 고전압 발생기(202), 메모리 셀 어레이(210), 제 1 및 제 2 어드레스 디코더들(220a, 220b), SI 라인 선택 스위치 회로들(222a, 222b)과 동일하게 구현될 수 있다.

SI 디코더 회로(324)는 어드레스(ADDR)에 응답하여 구동에 필요한 워드라인 전압들을 소스 라인들(Ss)로 서로 다른 방식으로 인가할 수 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치(300)는 어드레스(ADDR)에 응답하여 워드라인 전압들을 서로 다른 방식으로 소스 라인들(Ss)에 전송할 수 있다. 즉, 소스 라인들(Ss)에 인가되는 워드라인 전압들의 자유도가 증가될 수 있다.

도 11은 도 10에 도시된 SI 디코더(324)의 워드라인 전압 인가 방식을 개념적으로 설명하는 도면이다. 도 11을 참조하면, SI 디코더(324)는 제 1 어드레스(ADDR1, 예를 들어, 짝수 어드레스)에 응답하여 제 1 패스 전압(Vpass1)을 제 1 소스 라인단(XD_S1)에 인가하고, 제 2 패스 전압(Vpass2)을 제 2 소스 라인단(XD_S2)에 인가할 수 있다.

또한, SI 디코더(324)는 제 2 어드레스(ADDR2, 예를 들어, 홀수 어드레스)에 응답하여 제 1 패스 전압(Vpass1)을 제 2 소스 라인단(XD_S2)에 인가하고, 제 2 패스 전압(Vpass2)을 제 1 소스 라인단(XD_S1)에 인가할 수 있다. 여기서 제 2 어드레스(ADDR2)는 제 1 어드레스(ADDR1)과 다를 수 있다.

본 발명의 실시 예에 따른 SI 디코더(324)는 입력된 어드레스(ADDR1/ADDR2)에 따라 서로 다른 방식으로 워드라인 전압(Vpass1/Vpass2)을 소스 라인으로 인가할 수 있다.

도 12는 도 10에 도시된 SI 디코더(324)를 예시적으로 보여주는 도면이다. 도 12를 참조하면, SI 디코더(324)는 고전압 스위치들(324-1) 및 고전압 스위치 제어 회로(324-2)를 포함할 수 있다.

고전압 스위치들(324-1) 각각은 전압 소스들(HV1, HV2, HV3, HV4, HV5, HVx 등) 중 적어도 하나를 입력 받을 수 있다. 한편, 본 발명의 전압 소스들(HV1 ~ HV4, HV5, HVx)의 개수는 도 12에 도시된 것에 제한되지 않을 것이다.

실시 예에 있어서, 고전압 스위치들 중 복수 개는 소스 라인들(S1 ~ Sp+q; Ss) 중 어느 하나에 연결될 수 있다.

고전압 스위치 제어 회로(324-2)는 비휘발성 메모리 장치(300)의 동작 모드(프로그램, 읽기, 소거 등) 및 어드레스(ADDR)에 따라 각각의 고전압 스위치(HW SW)를 제어함으로써, 전압 소스들(HV1, HV2, HV3, HV4)이 필요한 워드라인들 제공되도록 한다.

실시 예에 있어서, 고전압 스위치 제어 회로(324-2)는 프로그램 동작 모드의 경우, 부스팅 시킴을 구현하기 위해 시간 구간에 따라 고전압 스위치 그룹(324-1)을 다르게 제어할 수 있다.

본 발명의 실시 예에 따른 SI 디코더(324)는 동작 모드와 어드레스(ADDR)에 따라 소스 라인들에 제공되는 고전압을 서로 다르게 선택할 수 있다.

도 13은 본 발명의 실시 예에 따른 워드라인 전압 인가 방법을 예시적으로 보여주는 흐름도이다. 도 1 및 도 13을 참조하면, 워드라인 전압 인가 방법은 다음과 같다.

고전압 발생기(102, 도 1 참조)는 구동에 필요한 워드라인 전압들을 발생한다(S110). 발생된 워드라인 전압들은 SI 디코더(124, 도 1 참조)에 의하여 대응하는 소스 라인들(Ss)로 인가된다(S120). SI 라인 선택 스위치 회로들(122a, 122b) 각각은 어드레스(ADDR)에 따라 소스 라인들(Ss)을 SI 라인들(SIs)에 서로 다른 방식으로 연결한다(S130). 어드레스 디코더들(120a, 120b, 도 1 참조)은 소스 인터페이스 라인들(SIs)을 어드레스(ADDR)에 의해 선택된 메모리 블록의 워드라인들(WLs)로 연결한다(S140).

본 발명의 실시 예에 따른 워드라인 전압 인가 방법은, 메모리 블록 어드레스(ADDR)에 따라 서로 다른 방식으로 워드라인 전압들을 인가할 수 있다.

한편, 도 1 내지 도 13에서는 워드라인 전압 인가 방법에 대해서만 기술 하였지만, 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명은 도 2에 도시된 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 인가되는 선택 전압 인가 방법에도 워드라인 전압 인가 방법과 유사하게 적용될 수 있다.

본 발명은 SSD(solid state drive)에 적용 가능하다.

도 14는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 메모리 블록도이다. 도 14를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.

비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 13에서 설명된 바와 같이 어드레스(ADDR)에 따라 SI 라인들(SIs)의 자유도, 혹은 S 라인들(Ss)의 자유도, 혹은 S 라인들(Ss)에 제공되는 워드라인 전압들의 자유도를 증가시키도록 구현될 수 있다.

SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.

버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 실시 예에 있어서, 버퍼 메모리(1220)는 동작 조건에 따른 에러율 테이블(ERT)을 저장할 수 있다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들(1212)에 다양한 방법으로 맵핑 될 수 있다.

또한, 버퍼 메모리(1220)는 쓰기 요청시 파인 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 도 20에서 버퍼 메모리(1220)는 SSD 제어기(1200) 내부에 존재하지만, 반드시 여기에 제한되지 않을 것이다. 버퍼 메모리는 SSD 제어기(1200)의 외부에 별도로 존재할 수도 있다.

에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.

호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.

본 발명의 실시 예에 따른 SSD(1000)는 어드레스에 따라 SI 라인들(SIs)의 자유도를 증가시킴으로써, 인터페이스 레이아웃의 면적을 크게 줄일 수 있다.

본 발명은 eMMC(embedded multimedia card, moviNAND, iNAND)에도 적용 가능하다.

도 15는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 메모리 블록도이다. 도 15를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.

낸드 플래시 메모리 장치(2100)는 도 1에 도시된 비휘발성 메모리 장치(100), 도 7에 도시된 비휘발성 메모리 장치(200), 및 도 10에 도시된 비휘발성 메모리 장치(300) 중 어느 하나로 구현될 수 있다.

메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.

eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.

본 발명의 실시 예에 따른 eMMC(2000)는 SI 라인의 레이아웃의 면적을 줄임으로써 소형화 경량화에 유리할 수 있다.

본 발명은 UFS(uiversal flash storage)에도 적용 가능하다.

도 16은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 메모리 블록도이다. 도 16을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 1에 도시된 비휘발성 메모리 장치(100), 도 7에 도시된 비휘발성 메모리 장치(200), 및 도 10에 도시된 비휘발성 메모리 장치(300) 중 어느 하나를 포함할 수 있다.

한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.

본 발명은 모바일 장치에도 적용 가능하다.

도 17은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 메모리 블록도이다. 도 17을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)를 포함한다.

어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1에 도시된 비휘발성 메모리 장치(100), 도 7에 도시된 비휘발성 메모리 장치(200), 및 도 10에 도시된 비휘발성 메모리 장치(300) 중 어느 하나를 포함할 수 있다.

모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.

본 발명의 실시 예에 따른 모바일 장치(4000)는 레이아웃에 최적화 되도록 라인들의 자유도를 증가시킴으로써 극소형 제품에 유리하다.

본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.

한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.

100, 200, 300: 비휘발성 메모리 장치
110, 210, 310: 메모리 셀 어레이
BLK1 ~ BLKi: 메모리 블록
120a, 120b, 220a, 220b, 320a, 320b: 어드레스 디코더
SIs: 소스 인터페이스 라인들
WLs: 워드라인들
Ss: 소스 라인들
PSs: 프리 소스 라인들
122a, 122b, 322a, 322b, 322a, 322b: SI 선택 스위치 회로
122i, 122ia, 222i: SI 라인 선택 스위치
223: 라인 변경기
124, 224, 324: SI 디코더
SI_EN, SI1_EN, SI2_EN: 활성화 신호
102, 202, 302: 고전압 발생기
ADDR: 어드레스

Claims

워드라인들과 비트라인들이 교차하는 곳에 배치된 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들;
어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록의 워드라인들과 제 1 라인들을 전기적으로 연결하는 어드레스 디코더;
상기 어드레스에 따라 상기 제 1 라인들과 제 2 라인들을 서로 다르게 전기적으로 연결하는 라인 선택 스위치 회로;
상기 제 2 라인들로 구동에 필요한 워드라인 전압들을 인가하는 제 1 라인 디코더; 및
상기 워드라인 전압들을 발생하는 전압 발생기를 포함하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 복수의 메모리 블록들은 상기 비트라인들을 공유하고,
상기 복수의 메모리 블록들 중 적어도 2개는 공통 소스 라인을 공유하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 어드레스 디코더는 상기 제 1 라인들 중 어느 하나와 상기 워드라인들 중 어느 하나를 연결하는 복수의 블록 선택 트랜지스터들을 포함하고,
상기 복수의 블록 선택 트랜지스터들 중 적어도 2개는 어느 하나의 제 1 라인에 연결된 소스 영역을 공유하는 비휘발성 메모리 장치.
제 3 항에 있어서,
상기 적어도 2개의 블록 선택 트랜지스터들은 제 1 블록 선택 트랜지스터 및 제 2 블록 선택 트랜지스터를 포함하고,
상기 제 1 블록 선택 트랜지스터는 제 1 블록 선택 워드라인에 연결된 게이트 영역, 제 1 메모리 블록의 제 1 워드라인에 연결된 드레인 영역, 및 상기 소스 영역을 포함하고,
상기 제 2 블록 선택 트랜지스터는 상기 제 1 블록 선택 워드라인과 다른 제 2 블록 선택 워드라인에 연결된 게이트 영역, 상기 제 1 메모리 블록과 다른 제 2 메모리 블록의 제 2 워드라인에 연결된 드레인 영역, 및 상기 소스 영역을 포함하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 라인 선택 스위치 회로는 복수의 라인 선택 스위치들을 포함하고,
상기 복수의 라인 선택 스위치들 각각은,
제 1 라인 활성화 신호에 응답하여 상기 제 2 라인들 중 어느 하나와 상기 제 1 라인들 중 어느 하나를 연결하는 제 1 트랜지스터;
제 2 라인 활성화 신호에 응답하여 상기 제 2 라인들 중 상기 어느 하나와 다른 것과 상기 제 1 라인들 중 상기 어느 하나를 연결하는 제 2 트랜지스터;
제 1 라인 전원 신호에 응답하여 전원단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀업 트랜지스터; 및
제 1 라인 접지 신호에 응답하여 접지단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀다운 트랜지스터를 포함하고,
상기 제 1 라인 활성화 신호 및 상기 제 2 라인 활성화 신호는 상기 어드레스를 이용하여 발생되는 비휘발성 메모리 장치.
제 5 항에 있어서,
상기 제 1 및 제 2 트랜지스터들, 상기 풀업 트랜지스터, 및 상기 풀다운 트랜지스터들의 바디들은 음전압단에 연결되는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 라인 선택 스위치 회로는 복수의 라인 선택 스위치들을 포함하고,
상기 복수의 라인 선택 스위치들 각각은,
라인 활성화 신호들에 응답하여 상기 제 2 라인들 중에서 3개 이상의 제 2 라인들 중 어느 하나를 상기 제 1 라인들 중 어느 하나에 연결하는 3개 이상의 트랜지스터들;
제 1 라인 전원 신호에 응답하여 전원단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀업 트랜지스터; 및
제 1 라인 접지 신호에 응답하여 접지단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀다운 트랜지스터를 포함하고,
상기 라인 활성화 신호들은 상기 어드레스를 이용하여 발생되는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 라인 선택 스위치 회로는,
상기 복수의 메모리 블록들 중 짝수 메모리 블록들의 워드라인들과 연결되는 제 1 라인 선택 스위치 회로 및
상기 복수의 메모리 블록들 중 홀수 메모리 블록들의 워드라인들과 연결되는 제 2 라인 선택 스위치 회로를 포함하는 비휘발성 메모리 장치.
제 1 항에 있어서,
상기 복수의 메모리 블록들은 적어도 2개의 매트들로 구성되고,
상기 매트들 각각은 복수의 메탈 라인들을 통하여 공통 소스 라인을 공유하는 비휘발성 메모리 장치.
워드라인들과 비트라인들이 교차한 곳에 배치된 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들;
어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 짝수 메모리 블록들 중 어느 하나의 메모리 블록의 워드라인들과 제 1 라인들을 전기적으로 연결하는 제 1 어드레스 디코더;
상기 어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 홀수 메모리 블록들 중 어느 하나의 메모리 블록의 워드라인들과 제 1 라인들을 전기적으로 연결하는 제 2 어드레스 디코더;
상기 제 1 어드레스 디코더의 제 1 라인들과 제 2 라인들을 전기적으로 연결하는 제 1 라인 선택 스위치 회로;
상기 제 2 어드레스 디코더의 제 2 라인들과 상기 제 2 라인들을 전기적으로 연결하는 제 2 라인 선택 스위치 회로;
상기 어드레스에 따라 상기 제 2 라인들과 제 3 라인들을 서로 다르게 전기적으로 연결하는 라인 변경기;
상기 제 3 라인들로 구동에 필요한 워드라인 전압들을 인가하는 제 1 라인 디코더; 및
상기 워드라인 전압들을 발생하는 전압 발생기를 포함하는 비휘발성 메모리 장치.
제 10 항에 있어서,
상기 제 1 및 제 2 라인 선택 스위치 회로들 각각은 복수의 라인 선택 스위치들을 포함하고,
상기 복수의 라인 선택 스위치들 각각은,
라인 활성화 신호들에 응답하여 상기 제 2 라인들 중에서 어느 하나를 상기 제 1 라인들 중 어느 하나를 연결하는 트랜지스터;
제 1 라인 전원 신호에 응답하여 전원단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀업 트랜지스터; 및
제 1 라인 접지 신호에 응답하여 접지단을 상기 제 1 라인들 중 상기 어느 하나에 연결하는 풀다운 트랜지스터를 포함하는 비휘발성 메모리 장치.
제 10 항에 있어서,
상기 라인 변경기는 복수의 라인 변경 스위치들을 포함하고,
상기 라인 변경 스위치들 각각은,
라인 활성화 신호들에 응답하여 상기 제 3 라인들 중에서 적어도 2개의 제 3 라인들 중 어느 하나를 상기 제 2 라인들 중 어느 하나에 연결하는 적어도 2개의 트랜지스터들을 포함하는 비휘발성 메모리 장치.
워드라인들과 비트라인들이 교차한 곳에 배치된 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들;
어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 짝수 메모리 블록들 중 어느 하나의 메모리 블록의 워드라인들과 제 1 라인들을 전기적으로 연결하는 제 1 어드레스 디코더;
상기 어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 홀수 메모리 블록들 중 어느 하나의 메모리 블록의 워드라인들과 제 1 라인들을 전기적으로 연결하는 제 2 어드레스 디코더;
상기 제 1 어드레스 디코더의 제 1 라인들과 제 2 라인들을 전기적으로 연결하는 제 1 라인 선택 스위치 회로;
상기 제 2 어드레스 디코더의 제 2 라인들과 상기 제 2 라인들을 전기적으로 연결하는 제 2 라인 선택 스위치 회로;
상기 어드레스를 이용하여 상기 2 라인들로 구동에 필요한 워드라인 전압들을 서로 다르게 인가하는 제 1 라인 디코더; 및
상기 워드라인 전압들을 발생하는 전압 발생기를 포함하는 비휘발성 메모리 장치.
제 13 항에 있어서,
상기 제 1 및 제 2 라인 선택 스위치 회로들 각각은 복수의 라인 선택 스위치들을 포함하고,
상기 복수의 라인 선택 스위치들 각각은,
라인 활성화 신호들에 응답하여 상기 제 2 라인들 중에서 어느 하나를 상기 제 1 라인들 중 어느 하나를 연결하는 트랜지스터를 포함하는 비휘발성 메모리 장치.
제 13 항에 있어서,
프로그램 동작시 상기 워드라인 전압들은 제 1 패스 전압 및 제 2 패스 전압을 포함하고,
상기 어드레스가 짝수 어드레스일 때, 상기 제 1 라인 디코더는 상기 제 1 패스 전압을 상기 제 2 라인들 중 제 1 라인으로 인가하고, 상기 제 2 패스 전압을 상기 제 2 라인들 중 제 2 라인으로 인가하고,
상기 어드레스가 홀수 어드레스일 때, 상기 제 1 라인 디코더는 상기 제 1 패스 전압을 상기 제 2 라인들 중 상기 제 2 라인으로 인가하고, 상기 제 2 패스 전압을 상기 제 2 라인들 중 상기 제 1 라인으로 인가하는 비휘발성 메모리 장치.
제 13 항에 있어서,
상기 제 1 라인 디코더는,
상기 워드라인 전압들 중 적어도 하나를 입력 받고 상기 제 2 라인들 중 어느 하나에 연결되는 복수의 고전압 스위치들; 및
상기 입력된 워드라인 전압을 상기 연결된 제 2 라인에 인가하도록 상기 어드레스를 이용하여 상기 고전압 스위치들을 제어하는 고전압 스위치 제어 회로를 포함하는 비휘발성 메모리 장치.
비휘발성 메모리 장치의 워드라인 전압 인가 방법에 있어서:
구동에 필요한 워드라인 전압들을 발생하는 단계;
상기 워드라인 전압들을 소스 라인들에 인가하는 단계;
어드레스에 따라 상기 소스 라인들을 소스 인터페이스 라인들에 서로 다르게 전기적으로 연결하는 단계; 및
상기 소스 인터페이스 라인들을 상기 어드레스에 대응하는 메모리 블록의 워드라인들에 연결하는 단계를 포함하는 워드라인 전압 인가 방법.
제 17 항에 있어서,
상기 어드레스가 짝수 어드레스인지 혹은 홀수 어드레스인지에 따라 상기 소스 라인들은 서로 다르게 상기 소스 인터페이스 라인들에 연결되는 워드라인 전압 인가 방법.
제 18 항에 있어서,
상기 어드레스가 짝수 어드레스일 때, 상기 소스 라인들은 상기 소스 인터페이스 라인들에 순차적으로 전기적으로 연결되고,
상기 어드레스가 홀수 어드레스일 때, 상기 소스 라인들은 상기 소스 인터페이스 라인들에 역순으로 전기적으로 연결되는 워드라인 전압 인가 방법.
제 18 항에 있어서,
상기 어드레스에 의해 비선택된 메모리 블록의 소스 인터페이스 라인들로 전원 전압을 인가하는 단계를 더 포함하는 워드라인 전압 인가 방법.
제 18 항에 있어서,
접지 활성화 신호에 응답하여 상기 소스 인터페이스 라인들을 접지단에 연결하는 단계를 더 포함하는 워드라인 전압 인가 방법.