KR20170047806A - 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법 - Google Patents
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Abstract
본 발명에 따른 비휘발성 메모리 장치는, 복수의 메모리 블록들 중 선택된 메모리 블록에 대응하는 워드라인들에 인가되는 선형 전압들을 발생하는 전압 발생 회로를 포함하고, 상기 전압 발생 회로는, 상기 워드라인들에 대응하는 상기 선형 전압들을 갖는 전압 소스 라인들, 제 1 전압을 발생하고, 상기 제 1 전압을 상기 전압 소스 라인들 중 제 1 전압 소스 라인으로 인가하는 제 1 전압 발생 유닛, 제 2 전압을 발생하고, 상기 제 2 전압을 상기 전압 소스 라인들 중 제 2 전압 소스 라인으로 인가하는 제 2 전압 발생 유닛, 및 상기 제 1 전압 소스 라인과 상기 제 2 전압 소스 라인 사이에 연결된 저항 스트링을 갖는 선형 전압 발생기를 포함하고, 상기 전압 소스 라인들 중 적어도 하나는 상기 저항 스트링을 이용하여 상기 제 1 전압과 상기 제 2 전압 사이의 분배된 전압을 갖는다.
Description
본 발명은 비휘발성 메모리 장치, 그것을 포함하는 저장 장치, 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 메모리 셀의 신뢰성을 향상시키는 비휘발성 메모리 장치, 저장 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 기판에 수직하고 하나의 비트라인에 연결된 복수의 스트링들을 갖고, 상기 복수의 스트링들 각각은 워드라인들에 대응하는 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들, 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대응하는 워드라인들에 인가되는 선형 전압들을 발생하는 전압 발생 회로를 포함하고, 상기 전압 발생 회로는, 상기 워드라인들에 대응하는 상기 선형 전압들을 갖는 전압 소스 라인들, 제 1 전압을 발생하고, 상기 제 1 전압을 상기 전압 소스 라인들 중 제 1 전압 소스 라인으로 인가하는 제 1 전압 발생 유닛, 제 2 전압을 발생하고, 상기 제 2 전압을 상기 전압 소스 라인들 중 제 2 전압 소스 라인으로 인가하는 제 2 전압 발생 유닛, 및 상기 제 1 전압 소스 라인과 상기 제 2 전압 소스 라인 사이에 연결된 저항 스트링을 갖는 선형 전압 발생기를 포함하고, 상기 전압 소스 라인들 중 적어도 하나는 상기 저항 스트링을 이용하여 상기 제 1 전압과 상기 제 2 전압 사이의 분배된 전압을 갖는다.
본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치, 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는, 기판에 수직하고 하나의 비트라인에 연결된 복수의 스트링들을 갖고, 상기 복수의 스트링들 각각은 워드라인들에 대응하는 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들, 및 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대응하는 워드라인들에 인가되는 선형 전압들을 저항 스트링을 이용한 전압 분배 방식으로 발생시키는 선형 전압 발생기를 포함하고, 상기 선형 전압들은 프로그램 동작, 읽기 동작, 혹은 소거 동작시 인접한 워드라인들의 전체 혹은 일부에 선형적으로 증가하거나 감소하는 워드라인 전압들이다.
본 발명의 실시 예에 따른 기판에 수직한 복수의 스트링들을 갖는 비휘발성 메모리 장치의 동작 방법은, 소스 전압을 발생하는 단계, 상기 소스 전압과 접지 전압을 저항 스트링을 이용하여 전압 분배함으로써 선형 전압들을 발생하는 단계, 및 상기 선형 전압들을 워드라인들에 인가하는 단계를 포함하고, 상기 선형 전압들은 프로그램 동작, 읽기 동작, 혹은 소거 동작시 인접한 워드라인들의 전체 혹은 일부에 선형적으로 증가하거나 감소하는 워드라인 전압들이다.
본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치는, 워드라인들 및 소거 동작시 상기 워드라인들에 인가되는 워드라인 소거 전압들을 발생하는 소거 전압 발생기를 포함하고, 상기 소거 전압 발생기는, 상기 워드라인들과 전압 소스 라인들을 전기적으로 연결하는 패스 트랜지스터들, 상기 전압 소스 라인들을 전기적으로 연결하는 저항 스트링, 상기 전압 소스 라인들 중 일부 전압 소스 라인들로 대응하는 전압들을 발생 및 인가하는 복수의 전압 발생 유닛들, 및 상기 소거 동작시 활성화 신호를 입력 받고, 상기 활성화 신호의 레벨을 변환시키는 고전압 레벨 쉬프터를 포함하고, 상기 레벨 변환된 활성화 신호에 응답하여 상기 패스 트랜지스터들이 턴온된다.
상술한 바와 같이 본 발명의 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법은, 워드라인의 위치에 따른 선형 전압들을 발생 및 인가함으로써, 메모리 셀의 신뢰성을 크게 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 블록(BLK)을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 블록(BLKb)을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 선형 전압 발생기(132)에 대한 실시 예를 예시적으로 보여주는 도면이다.
도 5는 도 4에 도시된 제 1 전압 발생 유닛(132-1)을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 선형 전압 발생기(132)로부터 출력된 전압 발생 유형을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 선형 전압 발생기를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 선형 전압 발생기를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 또 다른 실시 예에 따른 선형 전압 발생기(132c)를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 워드라인 소거 전압 발생기(132a)를 예시적으로 보여주는 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 워드라인 소거 전압 발생기(132a)를 예시적으로 보여주는 도면이다.
도 12a ~ 도 12c는 도 10 혹은 도 11에 도시된 워드라인 소거 전압 발생기(132a, 132b)에 의해 발생되는 워드라인 소거 전압들의 다양한 파형의 모습들을 예시적으로 보여주는 도면들이다.
도 13 내지 도 16은 본 발명의 워드라인 소거 전압 발생기(132a, 132b)를 이용에 따른 효과를 예시적으로 보여주는 도면들이다.
도 17은 본 발명의 실시 예에 따른 소거 동작에 필요한 전압 발생 방법을 예시적으로 설명하는 도면이다.
도 18은 본 발명의 실시 예에 따른 프로그램동작/읽기 동작에 필요한 전압 발생 방법을 예시적으로 설명하는 도면이다.
도 19는 본 발명의 실시 예에 따른 존별로 독립적으로 필요한 전압들을 발생 방법을 예시적으로 설명하는 도면이다.
도 20은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 21은 발명의 다른 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 22는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 23은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 소거 방법을 예시적으로 보여주는 흐름도이다.
도 24는 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 26은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 27은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 28은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다.
도 29a, 도 29b, 및 도 29c은, 스마트 폰, 웨어러블 워치, 스마트 글래스를 보여주는 도면들이다.
도 2는 본 발명의 실시 예에 따른 블록(BLK)을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 블록(BLKb)을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 선형 전압 발생기(132)에 대한 실시 예를 예시적으로 보여주는 도면이다.
도 5는 도 4에 도시된 제 1 전압 발생 유닛(132-1)을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 선형 전압 발생기(132)로부터 출력된 전압 발생 유형을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 선형 전압 발생기를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 선형 전압 발생기를 예시적으로 보여주는 도면이다.
도 9는 본 발명의 또 다른 실시 예에 따른 선형 전압 발생기(132c)를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 워드라인 소거 전압 발생기(132a)를 예시적으로 보여주는 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 워드라인 소거 전압 발생기(132a)를 예시적으로 보여주는 도면이다.
도 12a ~ 도 12c는 도 10 혹은 도 11에 도시된 워드라인 소거 전압 발생기(132a, 132b)에 의해 발생되는 워드라인 소거 전압들의 다양한 파형의 모습들을 예시적으로 보여주는 도면들이다.
도 13 내지 도 16은 본 발명의 워드라인 소거 전압 발생기(132a, 132b)를 이용에 따른 효과를 예시적으로 보여주는 도면들이다.
도 17은 본 발명의 실시 예에 따른 소거 동작에 필요한 전압 발생 방법을 예시적으로 설명하는 도면이다.
도 18은 본 발명의 실시 예에 따른 프로그램동작/읽기 동작에 필요한 전압 발생 방법을 예시적으로 설명하는 도면이다.
도 19는 본 발명의 실시 예에 따른 존별로 독립적으로 필요한 전압들을 발생 방법을 예시적으로 설명하는 도면이다.
도 20은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 21은 발명의 다른 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 22는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 23은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 소거 방법을 예시적으로 보여주는 흐름도이다.
도 24는 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 26은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 27은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 28은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다.
도 29a, 도 29b, 및 도 29c은, 스마트 폰, 웨어러블 워치, 스마트 글래스를 보여주는 도면들이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 혹은 대체물을 포함한다. 제 1 혹은 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고 유사하게 제 2 구성 요소는 제 1 구성 요소로도 명명될 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생 회로(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다.
비휘발성 메모리 장치(100)는, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다.
또한, 비휘발성 메모리 장치는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명의 실시 예로서, 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖는다. 3차원 메모리 어레이에 적합한 구성은, 삼성전자에서 출원하였으며, 이 출원의 참고문헌으로 결합된 US 7,679,133, US 8,553,466, US 8,654,587, US 8,559,235, 및 US 2011/0233648에 설명될 것이다. 본 발명의 비휘발성 메모리 장치(NVM)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치라고 하겠다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 자연수)을 포함할 수 있다. 메모리 블록들(BLK1 ~ BLKz) 각각은 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL(s0)) 및 적어도 하나의 접지 선택 라인(GSL(s))을 통해 어드레스 디코더(120)에 연결되고, 복수의 비트라인들(BLs)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에 있어서, 복수의 워드라인들(WLs)은 기판에 수직한 방향(예, 제 3 방향)으로 적층된 판 형태 구조일 수 있다.
복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 복수의 스트링들을 포함할 수 있다. 복수의 스트링들 각각은 판 형태의 워드라인들(WLs)을 관통함으로써 형성되는 적어도 1 개의 필라들을 포함할 수 있다. 필라들 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열될 수 있다. 필라들 각각은 기판에 수직한 방향으로 신장된 원통 형태의 반도체층과 반도체층을 에워싸는 절연층, 절연층을 에워싸는 전하 축적층을 포함할 수 있다.
복수의 스트링들 각각은, 비트라인과 공통 소스 라인(common source line) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다. 메모리 셀들 각각은 절연막, 전하 축적막, 절연막, 제어 게이트 등을 포함하는 적층 게이트형 트랜지스터로 구현될 수 있다. 또한, 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 적어도 하나의 스트링 선택 트랜지스터 및 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 또한, 실시 예에 있어서, 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
어드레스 디코더(120)는 어드레스(ADDR)에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다.
실시 예에 있어서, 어드레스 디코더(120)는 워드라인들(WL)을 구동하는(driving) 적어도 하나의 워드라인 드라이버, 스트링 선택 라인(SSL)을 구동하는 스트링 선택 라인 드라이버, 접지 선택 라인(GSL)을 동작하는 접지 선택 라인 드라이버를 포함할 수 있다.
또한, 어드레스 디코더(120)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(140)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
전압 발생 회로(130)는 동작에 필요한 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 검증 전압, 소거 전압, 워드라인 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생하도록 구현될 수 있다. 전압 발생 회로(130)는 프로그램/읽기/소거 동작에 필요한 워드라인 전압들을 발생할 수 있다. 이러한 워드라인 전압들은, 선택 워드라인 전압과 적어도 하나의 비선택 워드라인 전압을 포함할 수 있다.
또한, 전압 발생 회로(130)는 워드라인들(WLs)을 위한 선형 전압들(linear voltages)을 발생하도록 구현될 수 있다. 여기서 선형 전압들은, 일부 혹은 전체 워드라인들에 인가되는 워드라인 전압들의 양상이 선형적으로 증가 혹은 감소한다는 의미를 내포하고 있다. 전압 발생 회로(130)는 선형 전압들을 발생하기 위한 적어도 하나의 선형 전압 발생기(132)를 포함할 수 있다.
입출력 회로(140)는 복수의 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 입출력 회로(140)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 것이다. 입출력 회로(140)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다.
입출력 회로(140)는 프로그램 동작시 프로그램될 데이터(DATA)를 저장하거나, 읽기 동작시 읽혀진 데이터를 저장하는 복수의 페이지 버퍼들을 포함할 수 있다. 여기서 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시 페이지 버퍼들에 저장된 데이터는 비트라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램될 수 있다. 읽기 동작시 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 입출력 회로(140)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(140)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(150)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어하도록 구현될 수 있다. 제어 로직(150)은 외부로부터 입력된 제어 신호들 혹은 명령에 응답하여 동작할 것이다.
또한, 제어 로직(150)은 메모리 셀의 신뢰성을 향상시키기 위하여 최적의 워드라인 전압을 발생하도록 전압 발생 회로(130)를 제어할 수 있다. 예를 들어, 제어 로직(150)은 외부로부터 제공된 정보에 근거로 하여 메모리 셀의 신뢰성 향상을 위하여 선형 전압들을 발생하도록 전압 발생 회로(130)를 제어할 수 있다. 다른 실시 예에 있어서, 제어 로직(150)은 내부적인 판단 기준을 근거로 하여 메모리 셀의 신뢰성 향상을 위하여 선형 전압들을 발생하도록 전압 발생 회로(130)를 제어할 수 있다. 또 다른 실시 예에 있어서, 제어 로직(150)은 다양한 환경 정보(예, P/E 싸이클, 온도, 열화 정보, ECC 에러 개수, 전력 소비, 등)에 근거로 하여 옵션적으로 선형 전압들을 발생할지를 결정할 수 있다. 즉, 제어 로직(150)은 환경 정보에 근거로 하여 선형 전압 발생기(132)의 활성 여부를 결정할 수 있다. 또 다른 실시 예에 있어서, 제어 로직(150)은 환경 정보에 상관없이 선형 전압들을 발생하도록 선형 전압 발생기(132)를 제어할 수 있다. 상술 된 제어 로직(150)은 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 임의의 동작시 워드라인들에 대한 구조적/물리적 특성에 적합한 선형 전압들을 발생하고, 발생된 선형 전압들을 워드라인들에 인가함으로써, 종래의 그것과 비교하여 메모리 셀의 신뢰성을 크게 향상시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 블록(BLK)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 기판 위에 4개의 서브 블록들이 도시된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 컷(SSL Cut)으로 분리된다.
한편, 도 2에 도시된 블록(BLK)은 스트링 선택 라인들을 분리하는 스트링 컷(SSL Cut)이 존재한다. 하지만 본 발명의 블록의 구조가 여기에 제한되지 않을 것이다. 본 발명은 블록은 스트링 컷(SSL Cut)이 존재하지 복수의 스트링 선택 라인을 갖는 구조일 수도 있다.
실시 예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층 될 수 있다.
각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(common source line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 2에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLK)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다. 한편, 상술 된 블록(BLK)은 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.
도 3은 본 발명의 다른 실시 예에 따른 블록(BLKb)을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 메모리 블록(BLKb)은 설명의 편의를 위하여 워드라인의 층수가 4라고 하였다. 메모리 블록(BLKb)은 인접한 직렬 연결된 메모리 셀들의 하단들을 파이프로 연결하는 PBiCS(pipe-shaped bit cost scalable) 구조로 구현된다. 메모리 블록(BLKb)은 m×n(m,n은 자연수)의 스트링들(NS)를 포함한다.
도 3에서는 m=6, n=2를 나타내고 있다. 각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함한다. 여기서 메모리 셀들(MC1 ~ MC8)의 제 1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제 2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결된다.
스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층됨으로써 형성된다. 각 스트링(NS)은 제 1 필라(PL11), 제 2 필라(PL12), 제 1 필라(PL11) 및 제 2 필라(PL12)를 연결하는 필라 연결부(PL13)를 포함한다. 제 1 필라(PL11)는 비트라인(예를 들어, BL1)과 필라 연결부(PL13)에 연결되고, 스트링 선택 라인(SSL), 워드라인들(WL5 ~ WL8) 사이를 관통함으로써 형성된다. 제 2 필라(PL12)는 공통소스 라인(CSL)과 필라 연결부(PL13)에 연결되고, 접지 선택 라인(GSL), 워드라인들(WL1 ~ WL4) 사이를 관통함으로써 형성된다. 도 3에 도시된 바와 같이, 스트링(NS)은 U 자형 필라 형태로 구현된다.
실시 예에 있어서, 백-게이트(BG)는 기판 위에 형성되고, 백-게이트(BC) 내부에 필라 연결부(PL13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLKb)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다.
도 4는 본 발명의 실시 예에 따른 선형 전압 발생기(132)에 대한 실시 예를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 선형 전압 발생기(132)는 제 1 전압 발생 유닛(132-1), 제 2 전압 발생(132-2), 복수의 전압 소스 라인들(S1 ~ Sm, m은 3 이상의 정수), 및 전압 소스 라인들(S1 ~ Sm) 사이의 연결된 저항 스트링(RS)을 포함할 수 있다. 도 4에 도시된 바와 같이, 소스 라인들(S1 ~ Sm) 각각은 워드라인들(WL1 ~ WLm) 각각에 대응할 수 있다.
제 1 전압 발생 유닛(132-1)은 제 1 전압(V1)을 발생하고, 제 1 전압(V1)을 제 1 전압 소스 라인(S1)에 제공할 수 있다.
제 2 전압 발생 유닛(132-2)은 제 2 전압(V2)을 발생하고, 제 2 전압(V2)을 제 m 전압 소스 라인(Sm)에 제공할 수 있다. 여기서 제 2 전압(V2)은 제 1 전압(V1)보다 크거나 작을 수 있다.
제 1 전압 소스 라인(S1)은 제 1 전압 발생 유닛(132-1)에 전기적으로 연결될 수 있다. 제 1 전압 소스 라인(S1)은 제 1 워드라인 전압(Vwl_1)을 가질 수 있다. 제 2 전압 소스 라인(S2)은 제 1 전압 소스 라인(S1)에 저항(R)을 통하여 전기적으로 연결될 수 있다. 이와 같은 방법으로, 제 m-1 전압 소스 라인(Sm-1)은 이웃한 제 m 전압 소스 라인(Sm)과 제 m-2n 전압 소스 라인(Sm-2) 각각에 저항(R)을 통하여 전기적으로 연결될 수 있다. 따라서, 제 1 전압(V1)과 제 2 전압(V2) 사이를 저항 스트링(RS)을 이용하여 전압 분배함으로써, 전압 소스 라인들(S1)은 선형적으로 증가하거나 감소하는 전압들, 즉 선형 워드라인 전압들(Vwl_1 ~ Vwl_m)을 가질 수 있다.
한편, 도 4에 도시된 선형 전압 발생기(132)는 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.
도 5는 도 4에 도시된 제 1 전압 발생 유닛(132-1)을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 제 1전압 발생 유닛(132-1)은 저항 스트링(132-1a) 및 전압 팔로워(132-1b)를 포함할 수 있다.
저항 스트링(132-1a)은 전원단(Vsrc)과 접지단(GND) 사이에 직렬 연결된 복수의 저항들을 포함할 수 있다. 여기서 전원단(Vsrc)은 소스 전압이 제공될 수 있다. 한편, 전압 발생 회로(130, 도 1 참조)는 소스 전압을 발생하는 소스 전압 발생기를 더 포함할 수 있다. 소스 전압은 내부/외부 전압에 대한 전압 분배 혹은 전하 펌핑 등 다양한 방법으로 발생될 수 있다. 실시 예에 있어서, 저항 스트링(131-1a)은 가변 저항으로 구현될 수 있다. 복수의 저항들 사이의 임의의 노드(ND1)의 분배 전압(Vdiv)은 제 1 전압(V1)으로 이용될 수 있다.
전압 팔로워(132-1b)는 제 1 단(+)에 인가된 분배 전압(Vdiv)과 출력 노드(ND2)이 연결된 제 2 단(-)의 전압을 비교하고 증폭기(AMP)를 포함할 수 있다. 증폭기(AMP)는 출력 노드(ND2)에 제 1 전압(V1)을 출력할 수 있다.
한편, 도 4에 도시된 제 1 전압 발생 유닛(132-1)은 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다. 예를 들어, 전압 팔로워(132-1-2)는 구성은 경우에 따라 생략될 수도 있다.
한편, 도 4에 도시된 제 2 전압 발생 유닛(132-2)은, 도 5에 도시된 제 1 전압 발생 유닛(132-1)과 유사한 구조로 구현될 수 있다.
도 6은 본 발명의 실시 예에 따른 선형 전압 발생기(132)로부터 출력된 선형 전압 발생 파형을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 선형 전압 발생기(132)의 전압 발생 파형은 워드라인들(WL1 ~ WLm)의 위치에 따라 크게 4 가지로 유형으로 구분될 수 있다. 그것들은, 제 1 전압 레벨(VR1)을 유지하는 제 1 전압 파형(a), 제 1 전압 레벨(VR1)에서 제 2 전압 레벨(VR2)로 증가하는 제 2 전압 파형(b), 제 2 전압 레벨(VR2)을 유지하는 제 3 전압 파형(c) 및 제 2 전압 레벨(VR2)에서 제 1 전압 레벨(VR1)로 감소하는 제 4 전압 파형(d)이다.
실시 예에 있어서, 선형 전압 발생기(132)의 전압 발생 파형은, 워드라인의 위치에 따라 결정될 수 있다. 다른 실시 예에 있어서, 선형 전압 발생기(132)의 전압 발생 파형은, 메모리 블록의 위치에 따라 결정될 수 있다. 또 다른 실시 예에 있어서, 선형 전압 발생기(132)의 전압 발생 파형은, 환경 정보(온도, 노이즈, 등)에 따라 가변될 수 있다.
한편, 도 4에 도시된 선형 전압 발생기(132)는 2개의 전압 발생 유닛들(131-1, 132-2)로 구성되었다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 선형 발생기는 3개 이상의 전압 발생 유닛들을 포함하도록 구현될 수도 있다.
도 7은 본 발명의 다른 실시 예에 따른 선형 전압 발생기를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 선형 전압 발생기(132a)는 도 4에 도시된 선형 전압 발생기(132)와 비교하여, 3 개 이상의 전압 발생 유닛들(131-1, 132-2, ..., )을 포함한다는 차이점을 갖는다.
제 1 전압 발생 유닛(132-1)은 제 1 전압 소스 라인(S1)에 연결되고, 제 1 전압(V1)을 출력하도록 구현될 수 있다. 제 2 전압 발생 유닛(132-2)은 제 i (i는 3 이상의 정수) 전압 소스 라인(Si)에 연결되고, 제 2 전압(V2)을 출력하도록 구현될 수 있다. 마찬가지로, 제 k (k는 3 이상의 정수) 전압 발생 유닛(132-k)은 제 m 전압 소스 라인(Sm)에 연결되고, 제 k 전압(Vk)을 출력하도록 구현될 수 있다.
도 7에 도시된 바와 같이, 워드라인 그룹들(Group 1, Group 2, ..., Group k) 각각에 대응하는 전압 발생 유닛들(132-1, 132-2, ..., 132-k)이 존재할 수 있다. 3개 이상의 전압 발생 유닛들(132-1, 132-2, ... , 132-k)의 존재는 발생되는 선형 워드라인 전압들(Vwl_1 ~ Vwl_m)의 자유도를 증가시킬 수 있다.
한편, 본 발명의 선형 전압 발생기는 전압 발생 유닛들(131-1, 132, ..., 132-k)을 선택적으로 활성화시키도록 구현될 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 선형 전압 발생기를 예시적으로 보여주는 도면이다. 도 8을 참조하면, 선형 전압 발생기(132b)는, 도 8에 도시된 그것과 비교하여 제 1 전압 발생 유닛(132-2)을 선택적으로 활성화시키도록 구현될 수 있다. 제 2 전압 발생 유닛(132-2)로부터 출력되는 제 2 전압(V2)은 트랜지스터(SWT)의 턴온 동작에 의해 제 i 전압 소스 라인(Si)에 연결될 수 있다. 즉, 활성화 신호(EN)에 응답하여 제 2 전압 발생 유닛(132-2)은 제 i 전압 소스 라인(Si)에 전기적으로 연결될 수 있다.
한편, 도 8에서는 설명의 편의를 위하여 제 2 전압 발생 유닛(132-2)만 스위칭 동작에 따라 전압 소스 라인(Si)에 연결되는 것을 도시하였다. 본 발명은 여기에 제한되지 않을 것이다. 본 발명의 선형 전압 발생기(132b)는 전압 발생 유닛들(131-1, 132, ..., 132-k) 중 적어도 하나를 선택적으로 대응하는 전압 소스 라인에 연결하도록 구현될 수 있을 것이다.
한편, 도 8에 도시된 선형 전압 발생기(132b)는 본 발명을 제한하지 실시 예에 불과하다고 이해되어야 할 것이다.
한편, 도 8에 도시된 선형 전압 발생기(132b)는 하나의 전압 발생 유닛(132-2)이 스위칭 동작을 통하여 하나의 전압 소스 라인(Si)의 전기적 연결되는 구조이다. 하지만 본 발명이 여기에 제한될 필요는 없다. 본 발명의 선형 전압 발생기는 하나의 전압 발생 유닛이 복수의 스위칭 동작들을 통하여 복수의 전압 소스 라인들에 전기적으로 연결될 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 선형 전압 발생기(132c)를 예시적으로 보여주는 도면이다. 도 9를 참조하면, 선형 전압 발생기(132c)는 도 8에 도시된 선형 전압 발생기(132d)와 비교하여, 복수의 스위칭 동작들을 통하여 복수의 전압 소스 라인들(Si, Sj, Sh)에 전기적으로 연결되는 제 2 전압 발생 유닛(132-2)을 포함할 수 있다. 여기서 복수의 스위칭 동작들은 제 2 전압 발생 유닛(132-2)의 출력단과 대응하는 전압 소스 라인들(Si, Sj, Sh)을 트랜지스터들(SWT1, SWT2, SWT3)의 턴온 동작에 의거하여 수행될 수 있다. 트랜지스터들(SWT1, SWT2, SWT3)의 턴온 동작은 활성화 신호들(EN1, EN2, EN3)에 응답하여 수행될 수 있다.
도 9에 도시된 선형 전압 발생기(132c)는 하나의 전압 발생 유닛(132-2)이 3 개의 트랜지스터들(SWT1, SWT2, SWT3)의 스위칭 동작들을 통하여 대응하는 전압 소스 라인들(Si, Sj, Sh)에 연결 여부가 결정되었다. 하지만, 본 발명의 선형 전압 발생기는 2 개 이상의 전압 소스 라인들에 2개 이상의 스위칭 동작들을 통하여 하나의 전압 발생 유닛이 전기적으로 연결될 수 있다. 한편, 도 9에 도시된 선형 전압 발생기(132c)는 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다.
한편, 본 발명의 선형 전압 발생기는 소거 동작에 이용되는 워드라인 소거 전압 발생기에 적용될 수 있다.
도 10은 본 발명의 실시 예에 따른 워드라인 소거 전압 발생기(132a)를 예시적으로 보여주는 도면이다. 도 10을 참조하면, 워드라인 소거 전압 발생기(132a)는 복수의 전압 발생 유닛들(132-1 ~ 132-5), 고전압 레벨 쉬프터(132-6), 패스 트랜지스터들(PT1 ~ PT64), 스위치들(SW1 ~ SW3), 저항들(R), 및 전압 소스 라인들(S1 ~ S64)를 포함할 수 있다. 도 10에서는 설명의 편의를 위하여 64개의 워드라인들(WL1 ~ WL64)에 제공되는 워드라인 소거 전압들(Vwl_ers1 ~ Vwl_ers64)이 도시된다. 하지만, 본 발명의 워드라인들의 개수/워드라인 소거 전압들의 개수는 여기에 제한되지 않는다고 이해되어야 할 것이다.
전압 발생 유닛들(132-1 ~ 132-5) 각각은 도 4 내지 도 9에서 상술한 전압 발생 유닛으로 구현될 수 있다. 제 2 내지 제 4 전압 발생 유닛들(132-2, 132-2, 132-4) 각각은 복수의 스위치들(SW1, SW2, SW3)을 통하여 대응하는 소스 라인들에 연결하도록 구현될 수 있다. 이에 대한 자세한 것은, 도 9에서 설명하였기 때문에 여기서는 생략하겠다. 한편, 본 발명의 전압 발생 유닛들(132-1 ~ 132-5)은 본 발명을 제한하지 않는 실시 예들에 불과하다고 이해되어야 할 것이다.
고전압 레벨 쉬프터(132-6)는 소거 동작이 입력되는 활성화 신호(EN)를 입력 받고, 활성화 신호(EN)를 고전압용 레벨 신호로 변환시킬 수 있다. 패스 트랜지스터들(PT1 ~ PT64)은 고전압용 레벨 신호에 응답하여 전압 소스 라인들(S1 ~ S64)과 워드라인들(WL1 ~ WL64)을 전기적으로 연결할 수 있다. 실시 예에 있어서, 패스 트랜지스터들(PT1 ~ PT64) 각각은 고전압용 트랜지스터로 구현될 수 있다.
한편, 도 10에 도시된 워드라인 소거 전압 발생기(132a)는 고전압 레벨 쉬프터(132-6)를 포함하였다. 하지만 본 발명이 여기에 제한될 필요는 없다. 본 발명의 소거 전압 발생기는 고전압 레벨 쉬프터의 구성을 생략한 구조도 가능하다.
한편, 도 10에 도시된 워드라인 소거 전압 발생기(132a)는 어드레스 디코더(도 1 참조, 120)를 경유하지 않고, 워드라인들(WL1 ~ WL64)에 직접 연결되었다. 하지만, 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명의 워드라인 소거 전압 발생기는 어드레스 디코더(120)를 경유하여 워드라인들(WL1 ~ WL64)에 연결될 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 워드라인 소거 전압 발생기(132a)를 예시적으로 보여주는 도면이다. 도 11을 참조하면, 워드라인 소거 전압 발생기(132b)는, 도 10에 도시된 워드라인 소거 전압 발생기(132a)에서 워드라인들(WL1 ~ WL64)과 전압 소스 라인들(S1 ~ S64)을 연결하기 위한 구성들(고전압 레벨 쉬프터(132-6), 패스 트랜지스터들(PT1 ~ PT64))을 대신하여 어드레스 디코더(120)을 사용하는 구조이다.
도 12a ~ 도 12c는 도 10 혹은 도 11에 도시된 워드라인 소거 전압 발생기(132a, 132b)에 의해 발생되는 워드라인 소거 전압들의 다양한 파형의 모습들을 예시적으로 보여주는 도면들이다.
도 12a을 참조하면, 제 1 간격(LP1)에서 워드라인 소거 전압들이 유지/증가/감소될 수 있다. 도 12b을 참조하면, 제 1 워드라인(WL1) 근처의 워드라인들에 인가되는 워드라인 소거 전압들은 제 2 간격(LP2)에서 상대적으로 급격하게 증가/감소되고, 가운데 부분의 워드라인들에 인가되는 워드라인 소거 전압들은 제 1 간격(LP1)에서 정상적으로 증가/감소되고, 제 64 워드라인(WL64) 근처의 워드라인들에 인가되는 워드라인 소거 전압들은 제 3 간격(LP1)에서 상대적으로 완만하게 증가/감소될 수 있다. 도 12c는 도 12b의 그것들과 반대로 워드라인 소거 전압들이 발생될 수 있다.
한편, 도 12a ~ 도 12c에 개시된 워드라인 소거 전압의 파형들은 본 발명을 제한하지 않는 실시 예들에 불과하다고 이해되어야 할 것이다.
도 13 내지 도 16은 본 발명의 워드라인 소거 전압 발생기(132a, 132b)를 이용에 따른 효과를 예시적으로 보여주는 도면들이다. 프로그램 동작을 수행한 메모리 셀은 소거 상태(E), 복수의 프로그램 상태들(P1 ~ P3) 중 어느 하나일 것이다. 한편, 프로그램 상태들(P1 ~ P3)의 개수는 3개이지만, 본 발명이 여기에 제한되지 않을 것이다. 설명의 편의를 위하여 소거 동작시, 빠르게 소거되는 패스트 셀(fast cell)과 느리게 소거되는 슬로우 셀(slow cell)이 존재한다고 가정하겠다.
도 13을 참조하면, 제 1 워드라인(WL1)으로부터 제 64 워드라인(WL64)까지 점점 느리게 소거되는 셀 특성을 가진다(i). 따라서, 소거 동작시, 워드라인 소거 전압들은 제 1 워드라인(WL1)으로부터 제 64 워드라인(WL64)으로 갈수록 증가되도록 인가시킬 것이다(ii). 셀 특성의 파형과 워드라인 소거 전압의 파형이 유사하다. 따라서, 소거 동작을 수행한 뒤, 패스트 셀과 슬로우 셀의 소거 상태는 비슷한 문턱전압 분포를 보일 것이다(iii).
도 14를 참조하면, 제 1 워드라인(WL1)으로부터 제 16 워드라인(WL16)까지 점점 느리게 소거되는 셀 특성을 가지고, 제 17 워드라인(WL17)으로부터 제 32 워드라인(WL32)까지 점점 빠르게 소거되는 셀 특성을 가지고, 제 33 워드라인(WL33)으로부터 제 48 워드라인(WL48)까지 점점 느리게 소거되는 셀 특성을 가지고, 제 49 워드라인(WL49)으로부터 제 64 워드라인(WL64)까지 점점 빠르게 소거되는 셀 특성을 가진다(i). 소거 동작시, 셀 특성의 파형과 유사하게 워드라인 소거 전압의 파형도 인가될 것이다(ii). 이 때 소거 동작을 수행한 뒤, 패스트 셀과 슬로우 셀의 소거 상태는 비슷한 문턱전압 분포를 보일 것이다(iii).
도 15를 참조하면, 제 1 워드라인(WL1)으로부터 제 16 워드라인(WL16)까지 점점 느리게 소거되지만 거의 일정한 셀 특성을 가지고, 제 17 워드라인(WL17)으로부터 제 32 워드라인(WL32)까지 점점 빠르게 소거되지만 거의 일정한 셀 특성을 가지고, 제 33 워드라인(WL33)으로부터 제 48 워드라인(WL48)까지 점점 급격하게 느리게 소거되는 셀 특성을 가지고, 제 49 워드라인(WL49)으로부터 제 64 워드라인(WL64)까지 점점 빠르게 소거되는 셀 특성을 가진다(i). 소거 동작시, 셀 특성의 파형과 유사하게 워드라인 소거 전압의 파형도 인가될 것이다(ii). 이때 소거 동작을 수행한 뒤, 패스트 셀과 슬로우 셀의 소거 상태는 비슷한 문턱전압 분포를 보일 것이다(iii).
도 16을 참조하면, 제 1 워드라인(WL1)으로부터 제 32 워드라인(WL32)까지는 빠르게 소거되는 셀 특성을 갖고, 제 33 워드라인(WL33)으로부터 제 48 워드라인(WL48)까지는 점점 느리게 소거되는 셀 특성을 갖고, 제 49 워드라인(WL49)으로부터 제 64 워드라인(WL64)까지는 점점 빠르게 소거되는 셀 특성을 가진다(i). 소거 동작시, 셀 특성의 파형과 유사하게 워드라인 소거 전압의 파형도 인가될 것이다(ii). 이때 소거 동작을 수행한 뒤, 패스트 셀과 슬로우 셀의 소거 상태는 비슷한 문턱전압 분포를 보일 것이다(iii).
정리하면, 본 발명의 실시 예에 따른 소거 동작은, 워드라인 위치에 따른 메모리 셀의 특성에 적합하게/유사하게 워드라인 소거 전압들을 인가함으로써, 패스트 셀과 슬로우 셀 사이의 특성 차이를 최소화시킬 수 있다.
도 17은 본 발명의 실시 예에 따른 소거 동작에 필요한 전압 발생 방법을 예시적으로 설명하는 도면이다. 도 17을 참조하면, 소거 전압 발생기(134)는 메모리 블록에 대응하는 웰로 인가되는 소거 전압(Vers)을 발생하고, 워드라인 소거 전압 발생기(135)는 메모리 블록에 대응하는 워드라인들(WLs, 도 1 참조)로 인가되는 워드라인 소거 전압들(Vwl_ers1 ~ Vwl_ersk, k는 3 이상의 정수)을 발생할 수 있다. 여기서 워드라인 소거 전압들(Vwl_ers1 ~ Vwl_ersk) 중 일부 혹은 전체는 선형적으로 증가하거나, 감소할 수 있다. 워드라인 소거 전압 발생기(135)는 상술된 선형 전압 발생기로 구현될 수 있다.
한편, 본 발명의 선형 전압 발생기는 소거 동작을 제외한 프로그램 동작/ 읽기 동작에도 이용될 수 있다.
도 18은 본 발명의 실시 예에 따른 프로그램동작/읽기 동작에 필요한 전압 발생 방법을 예시적으로 설명하는 도면이다. 도 18을 참조하면, 선택 워드라인 전압 발생기(136)는 메모리 블록 내에 선택된 워드라인으로 선택 워드라인 전압(Vwl_sel)을 발생하고, 비선택 워드라인 전압 발생기(137)는 메모리 블록 내의 선택 워드라인을 제외한 비선택 워드라인들로 인가되는 비선택 워드라인 전압들(Vwl_unsel1 ~ Vwl_unselk, k는 3 이상의 정수)을 발생할 수 있다. 여기서 비선택 워드라인 전압들(Vwl_unsel1 ~ Vwl_unselk) 중 일부 혹은 전체는 선형적으로 증가하거나, 감소할 수 있다. 비선택 워드라인 전압 발생기(137)는 상술된 선형 전압 발생기로 구현될 수 있다.
한편, 본 발명의 선형 전압 발생기는 워드라인의 존에 따라 독립적으로 전압들을 발생하도록 구현될 수도 있다.
도 19는 본 발명의 실시 예에 따른 존별로 독립적으로 필요한 전압들을 발생 방법을 예시적으로 설명하는 도면이다. 도 19를 참조하면, 복수의 존 전압 발생기들(138-1 ~ 138-k) 각각은 대응하는 존에 인가되는 선형 전압들을 발생할 수 있다. 복수의 존 전압 발생기들(138-1 ~ 138-k) 각각은 상술된 선형 전압 발생기로 구현될 수 있다.
도 20은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다. 도 20을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200)를 포함할 수 있다.
비휘발성 메모리 장치(100)는 복수의 블록들(BLK1 ~ BLKz, z는 2 이상의 정수) 및 그것들의 동작들을 제어하는 제어 로직(150)을 포함할 수 있다. 블록들(BLK1 ~ BLKz) 각각은 복수의 페이지들(Page 1 ~ Page m, m는 2 이상의 정수)을 포함할 수 있다.
제어 로직(170)은 프로그램/읽기/소거 동작시, 외부적/내부적 환경 정보 혹은 하드웨어/소프트웨어/펌웨어적으로 발생하는 신호에 응답하여 선형 전압들을 발생 및/혹 인가하도록 선형 전압 발생기(132)를 제어할 수 있다. 여기서 선형 전압발생기(132)는 도 1 내지 도 19에서 설명된 바와 같이 인접한 워드라인들의 전체 혹은 일부로 인가되고, 선형적으로 증가하거나 감소되는 워드라인 전압들을 발생할 수 있다.
도 21은 발명의 다른 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다. 도 21을 참조하면, 저장 장치(20)는 적어도 하나의 비휘발성 메모리 장치(100a) 및 그것을 제어하는 메모리 제어기(200a)를 포함할 수 있다.
메모리 제어기(200a)는 신뢰성 강화를 위한 모듈(220)을 포함할 수 있다. 메모리 제어기(200a)의 모듈(220)은 내부적인 알고리즘에 의거하여 비휘발성 메모리 장치(100a)의 신뢰성을 개선할 필요가 있다고 판단될 때, 비휘발성 메모리 장치(100)의 선형 전압 발생기(132)를 활성화 시키도록 요청할 수 있다.
도 22는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 22를 참조하면, 비휘발성 메모리 장치의 동작 방법은 다음과 같다.
프로그램/읽기/소거 동작시 소스 전압(Vsrc)이 발생될 수 있다(S110). 실시 예에 있어서, 소스 전압(Vsrc)은 외부 전압/내부 전압/전원 전압을 분배함으로써 발생될 수 있다. 다른 실시 예에 있어서, 소스 전압(Vsrc)은 전원 전압을 전하 펌핑함으로써 발생될 수 있다. 소스 전압(Vsrc)과 접지 전압(GND) 사이를 저항 분배함으로써 복수의 선형 전압들이 발생될 수 있다(S120, 도 4 ~ 도 6 참조). 이후에, 발생된 선형 전압들이 워드라인들(WLs)에 인가될 수 있다(S130).
한편, 도 22에 설명된 동작 방법은 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다. 도 22에 도시된 동작 방법의 순서는 변경하고, 동작 중 일부는 생략 가능할 수 있다.
도 23은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 소거 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 23을 참조하면, 비휘발성 메모리 장치의 소거 동작은 다음과 진행된다.
소거 전압(Vers)이 발생될 수 있다(S210). 여기서 소거 전압(Vers)은 프로그램 루프에 대응하는 값으로, 프로그램 루프가 증가할 수록 증가될 수 있다(S210). 선형 전압 발생기에서 소거 동작에 필요한 워드라인 소거 전압들이 발생될 수 있다. 발생된 워드라인 소거 전압들의 파형은 도 13 내지 도 16에서 설명된 바와 같이 셀 특성 유형과 유사할 수 있다(S220). 이후, 어드레스 디코더(120, 도 1 참조)를 워드라인들(WLs)로부터 전기적으로 연결하지 않고, 워드라인 소거 전압들을 갖는 전압 소스 라인들이 워드라인들(WLs)에 연결될 수 있다(S230). 이후 메모리 블록에 대응하는 웰로 소거 전압(Vers)이 인가될 수 있다(S240).
한편, 도 23에 설명된 소거 방법은 본 발명을 제한하지 않는 실시 예에 불과하다고 이해되어야 할 것이다. 본 발명의 소거 동작의 순서들은 변경가능하고, 동작 순서들 중 일부는 생략 가능할 수 있다.
도 24는 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 24를 참조하면, 메모리 시스템(40)은 적어도 하나의 비휘발성 메모리 장치(42) 및 그것을 제어하는 메모리 제어기(44)를 포함할 수 있다. 도 24에 도시된 저장치(40)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체로 이용될 수 있다.
비휘발성 메모리 장치(42)는 도 1 내지 도 23에서 설명된 바와 같이 선형 전압을 발생하는 선형 전압 발생기를 포함하도록 구현될 수 있다.
메모리 제어기(44)는 호스트의 요청에 응답하여 비휘발성 메모리 장치(42)에 대한 읽기, 쓰기, 소거 동작 등을 제어할 수 있다. 메모리 제어기(44)는 적어도 하나의 중앙처리장치(44-1), 버퍼 메모리(44-2), 에러 정정 회로(44-3), 호스트 인터페이스(44-5) 및 NVM 인터페이스(44-6)를 포함할 수 잇다.
중앙처리장치(44-1)는 비휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(44-2)는 중앙처리장치(44-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(44-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(44-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(44-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 비휘발성 메모리 장치(42)로/혹은 비휘발성 메모리 장치(42)에서 호스트로 전송될 데이터를 버퍼링 하는데 사용된다. RAM(44-2)이 캐시 메모리로 사용되는 경우에는 저속의 비휘발성 메모리 장치(42)가 고속으로 동작하도록 한다.
ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 수신된 데이터의 페일 비트(fail bit) 혹은 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(44-3)는 비휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(42)에 저장될 수 있다. 또한, ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(44-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(44-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
메모리 제어기(44)는 호스트 인터페이스(44-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(44-6)를 통해 비휘발성 메모리 장치(42)와 데이터 등을 주고 받는다. 호스트 인터페이스(44-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다. 실시 예에 있어서, 메모리 제어기(44)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명의 실시 예에 따른 저장 장치(40)는 호스트의 요청에 따라 선형 전압을 발생 및/혹 인가를 제어함으로써, 데이터의 신뢰성을 향상시킬 수 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다.
도 25는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 25를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 제어기(1200)를 포함할 수 있다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 24에 설명된 비휘발성 메모리 장치로 구현될 수 있다. 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. 제어기(1200)는 도 1 내지 도 21에서 설명된 메모리 제어기로 구현될 수 있다.
제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 동작에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 버퍼 메모리(1220)는 페이지 비트맵 정보 및 읽기 카운트 정보를 저장할 수 있다. 페이지 비트맵 정보 혹은 읽기 카운트 정보는 파워-업시 비휘발성 메모리 장치(1100)로부터 읽어오고, 내부 동작에 따라 업데이트 될 수 있다. 업데이트된 페이지 비트맵 정보 혹은 읽기 카운트 정보는 주기적 혹은 비주기적으로 비휘발성 메모리 장치(1100)에 저장될 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 워드라인의 물리적/구조적 특성에 적합하게 인가되는 선형 전압들을 발생함으로써, 데이터의 신뢰성을 크게 향상시킬 수 있다. 이에 데이터 센터의 서버에 적용 가능하다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다. 도 26은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 26을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 도 1 내지 도 24에서 설명된 비휘발성 메모리 장치로 구현될 수 있다. 낸드 플래시 메모리 장치(2100)는 선형 전압들을 발생할 수 있다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시 예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 데이터 신뢰성을 높임으로써 에러 발생률을 낮추고 그에 따른 고속 동작을 기대할 수 있다.
본 발명은 UFS(universal flash storage)에도 적용 가능하다. 도 27은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 27을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), 적어도 하나의 임베디드 UFS 장치(3200), 착탈형 UFS 카드(3300)를 포함할 수 있다. UFS 호스트(3100) 및 임베디드 UFS 장치(3200) 사이의 통신 및 UFS 호스트(3100) 및 착탈형 UFS 카드(3300) 사이의 통신은 M-PHY 계층을 통하여 수행될 수 있다.
임베디드 UFS 장치(3200), 및 착탈형 UFS 카드(3300) 중 적어도 하나는 도 20에 도시된 저장 장치(10)로 구현되거나 도 21에 도시된 저장 장치(20)로 구현되거나, 도 24에 도시된 메모리 시스템(40)으로 구현될 수 있다.
한편, 호스트(3100)는 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신하도록 브릿지(bridge)를 구비할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, eMMC SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다. 도 28은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 28을 참조하면, 모바일 장치(4000)는 통합 프로세서/어플리케이션 프로세서(ModAP/AP, 4100), 버퍼 메모리(4200), 디스플레이/터치 모듈(4300) 및 저장 장치(4400)를 포함할 수 있다.
프로세서(4100)는 모바일 장치(4000)의 전반적인 동작 및 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 버퍼 메모리(4200)는 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 20에 도시된 저장 장치(10)로 구현되거나 도 21에 도시된 저장 장치(20)로 구현되거나, 도 24에 도시된 메모리 시스템(40)으로 구현될 수 있다.
한편, 상술 된 모바일 장치(4000)는, 도 29A, 도 29B, 도 29C 각각에 도시된 바와 같이, 스마트 폰, 웨어러블 워치, 스마트 글래스 등 다양한 전자 장치들에 적용 가능하다. 즉, 본 발명의 모바일 장치(4000)는 다양한 종류의 IoT(internet of things, 사물 인터넷) 제품에 적용 가능하다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생 회로
132, 132a, 132b, 132c: 선형 전압 발생기
132d, 132e: 워드라인 소거 전압 발생기
134: 소거 전압 발생기
135: 워드라인 소거 전압 발생기
136: 선택 워드라인 전압 발생기
137: 비선택 워드라인 전압 발생기
140: 입출력 회로
150: 제어 로직
RS: 저항 스트링
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생 회로
132, 132a, 132b, 132c: 선형 전압 발생기
132d, 132e: 워드라인 소거 전압 발생기
134: 소거 전압 발생기
135: 워드라인 소거 전압 발생기
136: 선택 워드라인 전압 발생기
137: 비선택 워드라인 전압 발생기
140: 입출력 회로
150: 제어 로직
RS: 저항 스트링
Claims (20)
- 기판에 수직하고 하나의 비트라인에 연결된 복수의 스트링들을 갖고, 상기 복수의 스트링들 각각은 워드라인들에 대응하는 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들;
상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대응하는 워드라인들에 인가되는 선형 전압들을 발생하는 전압 발생 회로를 포함하고,
상기 전압 발생 회로는,
상기 워드라인들에 대응하는 상기 선형 전압들을 갖는 전압 소스 라인들;
제 1 전압을 발생하고, 상기 제 1 전압을 상기 전압 소스 라인들 중 제 1 전압 소스 라인으로 인가하는 제 1 전압 발생 유닛;
제 2 전압을 발생하고, 상기 제 2 전압을 상기 전압 소스 라인들 중 제 2 전압 소스 라인으로 인가하는 제 2 전압 발생 유닛; 및
상기 제 1 전압 소스 라인과 상기 제 2 전압 소스 라인 사이에 연결된 저항 스트링을 포함하고,
상기 전압 소스 라인들 중 적어도 하나는 상기 저항 스트링을 이용하여 상기 제 1 전압과 상기 제 2 전압 사이의 분배된 전압을 갖는 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 전압 발생 유닛들 각각은,
전원단과 접지단 사이에 연결된 가변 저항 스트링; 및
상기 가변 저항 스트링을 이용하여 상기 전원단에 인가된 소스 전압과 상기 접지단의 접지 전압 사이의 분배 전압을 상기 제 1 전압 혹은 상기 제 2 전압으로 출력하는 전압 팔로워를 포함하는 비휘발성 메모리 장치. - 제 2 항에 있어서,
상기 소스 전압을 발생하는 소스 전압 발생기를 더 포함하는 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 선형 전압들의 파형은, 상기 제 1 전압부터 상기 제 2 전압까지 선형적으로 증가하거나, 상기 제 1 전압부터 상기 제 2 전압까지 선형적으로 감소하거나, 상기 제 1 전압으로 유지하거나, 혹은 상기 제 2 전압으로 유지되는 형태인 비휘발성 메모리 장치. - 제 1 항에 있어서,
제 3 전압을 발생하고, 상기 제 3 전압을 상기 전압 소스 라인들 중 제 3 전압 소스 라인으로 인가하는 적어도 하나의 제 3 전압 발생 유닛을 더 포함하는 비휘발성 메모리 장치. - 제 5 항에 있어서,
상기 적어도 하나의 제 3 전압 발생 유닛은,
상기 제 3 전압 소스 라인에 상기 제 3 전압을 인가할 지를 결정하는 스위치 트랜지스터를 더 포함하는 비휘발성 메모리 장치. - 제 5 항에 있어서,
상기 적어도 하나의 제 3 전압 발생 유닛은,
상기 제 3 전압 소스 라인에 상기 제 3 전압을 인가할 지를 결정하는 제 1 스위치 트랜지스터; 및
상기 전압 소스 라인들 중 제 4 전압 소스 라인에 상기 제 3 전압을 인가할 지를 결정하는 적어도 하나의 제 2 스위치 트랜지스터를 더 포함하는 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 선형 전압 발생기는,
상기 워드라인들과 상기 전압 소스 라인들을 연결하는 패스 트랜지스터들을 더 포함하는 비휘발성 메모리 장치. - 제 8 항에 있어서,
상기 선형 전압 발생기는,
활성화 신호의 전압 레벨을 변환시키고, 상기 변환된 활성화 신호를 상기 패스 트랜지스터들의 게이트들에 인가하는 고전압 레벨 쉬프터를 더 포함하는 비휘발성 메모리 장치. - 제 1 항에 있어서,
어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더를 더 포함하고,
상기 선형 전압 발생기는 상기 어드레스 디코더를 경유하여 상기 워드라인들과 상기 전압 소스 라인들을 연결하는 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 선형 전압들의 파형은 상기 선택된 메모리 블록의 워드라인의 위치에 따른 메모리 셀의 특성에 따라 결정되는 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 전압 발생 회로는,
상기 선택된 메모리 블록의 웰에 인가될 소거 전압을 발생하는 소거 전압 발생기; 및
상기 선택된 메모리 블록의 워드라인들에 인가되는 워드라인 소거 전압들을 발생하는 워드라인 소거 전압 발생기를 포함하고,
상기 워드라인 소거 전압 발생기는 상기 선형 전압 발생기를 포함하는 비휘발성 메모리 장치. - 제 1 항에 있어서,
상기 전압 발생 회로는,
상기 선택된 메모리 블록의 선택 워드라인에 인가될 선택 워드라인 전압을 발생하는 선택 워드라인 전압 발생기; 및
상기 선택된 메모리 블록의 비선택 워드라인들에 인가될 비선택 워드라인 전압들을 발생하는 비선택 워드라인 전압 발생기를 포함하고,
상기 비선택 워드라인 전압 발생기는 상기 선형 전압 발생기를 포함하는 비휘발성 메모리 장치. - 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
상기 적어도 하나의 비휘발성 메모리 장치는,
기판에 수직하고 하나의 비트라인에 연결된 복수의 스트링들을 갖고, 상기 복수의 스트링들 각각은 워드라인들에 대응하는 복수의 메모리 셀들을 포함하는 복수의 메모리 블록들; 및
상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대응하는 워드라인들에 인가되는 선형 전압들을 저항 스트링을 이용한 전압 분배 방식으로 발생시키는 선형 전압 발생기를 포함하고,
상기 선형 전압들은 프로그램 동작, 읽기 동작, 혹은 소거 동작시 인접한 워드라인들의 전체 혹은 일부에 선형적으로 증가하거나 감소하는 워드라인 전압들인 저장 장치. - 제 14 항에 있어서,
상기 선형 전압 발생기는,
상기 소거 동작시, 상기 선형 전압들을 갖는 전압 소스 라인들과 상기 워드라인들 직접 연결하는 패스 트랜지스터들을 포함하는 저장 장치. - 제 15 항에 있어서,
상기 선형 전압 발생기는,
상기 전압 소스 라인들 중 적어도 3개의 소스 라인들에 제공되는 전압들을 발생하는 복수의 전압 발생 유닛들을 더 포함하고,
상기 복수의 전압 발생 유닛들 중 적어도 하나는 스위칭 동작을 통하여 대응하는 소스 라인에 연결되고,
상기 전압 소스 라인들 중 적어도 하나는 스위칭 동작을 통하여 대응하는 전압 발생 유닛에 연결되고,
상기 전압 소스 라인들은 상기 저항 스트링을 통하여 분배된 상기 선형 전압들을 갖는 저장 장치. - 워드라인들; 및
소거 동작시 상기 워드라인들에 인가되는 워드라인 소거 전압들을 발생하는 소거 전압 발생기를 포함하고,
상기 소거 전압 발생기는,
상기 워드라인들과 전압 소스 라인들을 전기적으로 연결하는 패스 트랜지스터들;
상기 전압 소스 라인들을 전기적으로 연결하는 저항 스트링;
상기 전압 소스 라인들 중 일부 전압 소스 라인들로 대응하는 전압들을 발생 및 인가하는 복수의 전압 발생 유닛들; 및
상기 소거 동작시 활성화 신호를 입력 받고, 상기 활성화 신호의 레벨을 변환시키는 고전압 레벨 쉬프터를 포함하고,
상기 레벨 변환된 활성화 신호에 응답하여 상기 패스 트랜지스터들이 턴온되는 비휘발성 메모리 장치. - 제 17 항에 있어서,
상기 복수의 전압 발생 유닛들 중 적어도 하나를 대응하는 전압 소스 라인으로 스위칭 동작을 통하여 연결하는 스위치 트랜지스터를 더 포함하는 비휘발성 메모리 장치. - 제 17 항에 있어서,
상기 전압 소스 라인들 중 적어도 2개는 상기 복수의 전압 발생 유닛들 중 적어도 하나에 스위칭 동작을 통하여 연결하는 스위치 트랜지스터들을 더 포함하는 비휘발성 메모리 장치. - 제 17 항에 있어서,
3차원 메모리 셀 어레이를 더 포함하는 비휘발성 메모리 장치.
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