KR20150060144A

KR20150060144A - 비휘발성 메모리 장치의 동작 방법

Info

Publication number: KR20150060144A
Application number: KR1020130144231A
Authority: KR
Inventors: 이창현; 알버트 파이루신
Original assignee: 삼성전자주식회사
Priority date: 2013-11-26
Filing date: 2013-11-26
Publication date: 2015-06-03
Also published as: US20150146489A1

Abstract

기판 및 기판에 수직한 방향으로 기판 상에 순차적으로 적층되는 제1 내지 제n(n은 2이상의 정수) 워드라인을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서, 제1 내지 제n 워드라인 중에서 기판에 인접하여 형성되는 제1 내지 제k(k는 n보다 작은 양의 정수) 워드라인에 제1 내지 제k 워드라인 전압을 각각 인가하고, 제1 내지 제n 워드라인 중에서 제1 내지 제k 워드라인의 상부에 형성되는 제(k+1) 내지 제n 워드라인에 제1 내지 제k 워드라인 전압보다 낮은 제(k+1) 내지 제n 워드라인 전압을 각각 인가하고, 기판에 제1 내지 제n 워드라인 전압보다 높은 소거 전압을 인가한다. 비휘발성 메모리 장치의 동작 방법은 소거 상태에 있는 메모리 셀들의 문턱 전압 산포를 감소시킨다.

Description

비휘발성 메모리 장치의 동작 방법{METHOD OF OPERATING NONVOLATILE MEMORY DEVICE}

본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치의 소거 방법 및 프로그램 방법에 관한 것이다.

반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 비휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 플래시 메모리 장치를 포함한다.

플래시 메모리 장치와 같은 비휘발성 메모리 장치의 동작은 데이터를 메모리 셀에 기입(write)하는 프로그램 모드, 저장된 데이터를 판독하는 독출 모드 및 저장된 데이터를 삭제하는 소거(erase) 모드로 구분된다.

일반적으로 비휘발성 메모리 장치는 메모리 셀의 문턱 전압을 변화시킴으로써 메모리 셀에 데이터를 저장한다. 비휘발성 메모리 장치에 포함되는 메모리 셀은 저장되는 데이터에 따라 소거(erase)된 상태의 문턱 전압 분포 또는 프로그램(program)된 상태의 문턱 전압 분포를 가진다. 따라서 비휘발성 메모리 장치는 메모리 셀의 문턱 전압 분포에 기초하여 메모리 셀에 저장된 데이터를 독출할 수 있다.

그러나 제조 공정 기술의 발전으로 메모리 셀간 간격이 작아짐에 따라 셀간 커플링(coupling)에 의해 메모리 셀의 문턱 전압 분포가 넓어지고, 인접한 문턱 전압 분포들이 중첩되는 문제가 발생한다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 메모리 셀의 문턱 전압 산포를 줄일 수 있는 비휘발성 메모리 장치의 소거 방법을 제공하는 것이다.

본 발명의 다른 목적은 동작 속도를 증가시킬 수 있는 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 기판 및 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 제1 내지 제n(n은 2이상의 정수) 워드라인을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서, 상기 제1 내지 제n 워드라인 중에서 상기 기판에 인접하여 형성되는 제1 내지 제k(k는 n보다 작은 양의 정수) 워드라인에 제1 내지 제k 워드라인 전압을 각각 인가하고, 상기 제1 내지 제n 워드라인 중에서 상기 제1 내지 제k 워드라인의 상부에 형성되는 제(k+1) 내지 제n 워드라인에 상기 제1 내지 제k 워드라인 전압보다 낮은 제(k+1) 내지 제n 워드라인 전압을 각각 인가하고, 상기 기판에 상기 제1 내지 제n 워드라인 전압보다 높은 소거 전압을 인가한다.

일 실시예에 있어서, 상기 제1 내지 제k 워드라인 전압은 양의 전압이고, 상기 제(k+1) 내지 제n 워드라인 전압은 접지 전압일 수 있다.

일 실시예에 있어서, 상기 제1 내지 제k 워드라인 전압은 접지 전압이고, 상기 제(k+1) 내지 제n 워드라인 전압은 음의 전압일 수 있다.

일 실시예에 있어서, 제i(i는 n이하의 양의 정수) 워드라인 전압은 제j(j는 i보다 크고 n이하의 양의 정수) 워드라인 전압보다 같거나 높을 수 있다.

일 실시예에 있어서, 상기 제1 내지 제n 워드라인 전압은 상기 비휘발성 메모리 장치에 포함되는 전압 생성부로부터 제공될 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 기판 및 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 제1 내지 제n(n은 2이상의 정수) 워드라인을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서, 상기 제1 내지 제n 워드라인에 접지 전압을 인가하고, 상기 기판에 소거 전압을 인가하고, 상기 제1 내지 제n 워드라인 중에서 상기 기판에 인접하여 형성되는 제1 내지 제k(k는 n이하의 양의 정수) 워드라인을 플로팅(floating)한다.

일 실시예에 있어서, 상기 제1 내지 제k 워드라인을 플로팅하는 단계는, 상기 기판에 상기 소거 전압을 인가한 시점으로부터 기준 시간이 경과된 시점에 상기 제1 내지 제k 워드라인을 플로팅하는 단계를 포함할 수 있다.

일 실시예에 있어서, 상기 제1 내지 제k 워드라인을 플로팅하는 단계는, 상기 기판의 전압이 기준 전압에 도달하는 경우 상기 제1 내지 제k 워드라인을 플로팅하는 단계를 포함할 수 있다.

일 실시예에 있어서, 상기 제1 내지 제k 워드라인을 플로팅하는 단계는, 상기 기판에 상기 소거 전압을 인가한 이후에 제1 워드라인부터 제k 워드라인의 순서로 상기 제1 내지 제k 워드라인을 순차적으로 플로팅하는 단계를 포함할 수 있다.

상기 제1 내지 제k 워드라인을 순차적으로 플로팅하는 단계는, 상기 기판에 상기 소거 전압을 인가한 시점으로부터 제1 내지 제k 기준 시간이 각각 경과된 시점에 상기 제1 내지 제k 워드라인을 각각 플로팅하는 단계를 포함하고, 제i(i는 k이하의 양의 정수) 기준 시간은 제j(j는 i보다 크고 k이하의 양의 정수) 기준 시간보다 작을 수 있다.

상기 제1 내지 제k 워드라인을 순차적으로 플로팅하는 단계는, 상기 기판의 전압이 제1 내지 제k 기준 전압에 각각 도달하는 경우 상기 제1 내지 제k 워드라인을 각각 플로팅하는 단계를 포함하고, 제i(i는 k이하의 양의 정수) 기준 전압은 제j(j는 i보다 크고 k이하의 양의 정수) 기준 전압보다 낮을 수 있다.

일 실시예에 있어서, 상기 제1 내지 제n 워드라인에 상기 접지 전압을 인가하는 단계는, 상기 제1 내지 제n 워드라인에 각각 연결되는 제1 내지 제n 패스 트랜지스터에 상기 접지 전압을 인가하는 단계 및 상기 제1 내지 제n 패스 트랜지스터를 턴온시키는 단계를 포함하고, 상기 제1 내지 제k 워드라인을 플로팅하는 단계는, 상기 기판에 상기 소거 전압을 인가한 이후에 제1 내지 제k 패스 트랜지스터를 턴오프시키는 단계를 포함할 수 있다.

상기 기판에 상기 소거 전압을 인가한 이후에 상기 제1 내지 제k 패스 트랜지스터를 턴오프시키는 단계는, 제1 패스 트랜지스터부터 제k 패스 트랜지스터의 순서로 상기 제1 내지 제k 패스 트랜지스터를 순차적으로 턴오프시키는 단계를 포함할 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 기판 및 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 제1 내지 제n(n은 2이상의 정수) 워드라인을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서, 제i(i는 n이하의 양의 정수) 워드라인에 제1 전압부터 시작하여 프로그램 루프마다 단계적으로 증가하는 프로그램 전압을 인가하여 상기 제i 워드라인에 연결되는 메모리 셀을 프로그램하고, 상기 제i 워드라인의 상부에 형성되는 제j(j는 i보다 크고 n이하의 양의 정수) 워드라인에 상기 제1 전압보다 높은 제2 전압부터 시작하여 프로그램 루프마다 단계적으로 증가하는 프로그램 전압을 인가하여 상기 제j 워드라인에 연결되는 메모리 셀을 프로그램할 수 있다.

일 실시예에 있어서, 상기 제i 워드라인에 인가되는 프로그램 전압의 단계별 증가량은 상기 제j 워드라인에 인가되는 프로그램 전압의 단계별 증가량과 동일할 수 있다.

본 발명의 실시예들에 따른 비휘발성 메모리 장치의 소거 방법에 따르면, 기판으로부터의 높이에 따른 상기 메모리 셀들 사이의 소거 속도 차이를 감소시킴으로써, 소거 동작 수행 이후에 소거 상태에 있는 상기 메모리 셀들의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법에 따르면, 기판으로부터의 높이에 따른 상기 메모리 셀들 사이의 프로그램 속도 차이를 감소시킴으로써, 비휘발성 메모리 장치의 전체적인 프로그램 속도를 증가시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 평면도이다.
도 3은 도 2에 도시된 메모리 블록의 I-I' 선에 따른 사시도이다.
도 4는 도 2에 도시된 메모리 블록의 I-I' 선에 따른 단면도이다.
도 5는 도 2 내지 4에 도시된 메모리 블록에 포함되는 셀 트랜지스터들 중의 하나를 나타내는 확대 도면이다.
도 6은 도 2 내지 4에 도시된 메모리 블록의 등가 회로도이다.
도 7은 도 6에 도시된 등가 회로도의 플레인 구조를 설명하기 위한 개념도이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 순서도이다.
도 9는 도 8에 도시된 비휘발성 메모리 장치의 소거 방법의 일 예를 설명하기 위한 회로도이다.
도 10은 도 8에 도시된 비휘발성 메모리 장치의 소거 방법의 다른 예를 설명하기 위한 회로도이다.
도 11은 도 8에 도시된 비휘발성 메모리 장치의 소거 방법의 또 다른 예를 설명하기 위한 회로도이다.
도 12는 도 8에 도시된 비휘발성 메모리 장치의 소거 방법의 또 다른 예를 설명하기 위한 회로도이다.
도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 순서도이다.
도 14는 도 1에 도시된 어드레스 디코더와 메모리 셀 어레이 사이의 워드라인 연결의 일 예를 나타내는 회로도이다.
도 15는 도 13에 도시된 비휘발성 메모리 장치의 소거 방법의 일 예를 설명하기 위한 그래프이다.
도 16은 도 13에 도시된 비휘발성 메모리 장치의 소거 방법의 다른 예를 설명하기 위한 그래프이다.
도 17은 도 1에 도시된 비휘발성 메모리 장치의 일 예를 나타내는 블록도이다.
도 18은 도 1에 도시된 비휘발성 메모리 장치의 다른 예를 나타내는 블록도이다.
도 19는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 20a 및 20b는 도 19에 도시된 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 그래프들이다.
도 21은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 22는 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 블록도이다.
도 23은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 24는 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.

도 1을 참조하면, 비휘발성 메모리 장치(10)는 메모리 셀 어레이(100), 어드레스 디코더(200), 데이터 입출력 회로(300), 전압 생성부(400) 및 제어부(500)를 포함한다.

메모리 셀 어레이(100)는 기판 상에 삼차원 구조로 형성된다. 예를 들어, 메모리 셀 어레이(100)에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다.

메모리 셀 어레이(100)에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들(WL1~WLn)(n은 2이상의 정수) 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들(BL1~BLm)(m은 2이상의 정수)에 연결된다. 예를 들어, 동일한 높이에 배치되는 메모리 셀들은 동일한 워드라인에 연결될 수 있다. 상기 기판에 수직한 방향으로 형성되는 메모리 셀들은 하나의 셀 스트링(cell string)을 형성할 수 있다. 복수의 셀 스트링들은 복수의 비트라인들(BL1~BLm) 각각에 연결될 수 있다.

메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)(z는 양의 정수)을 포함할 수 있다. 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz) 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)은 복수의 비트라인들(BL1~BLm)을 공유할 수 있다. 메모리 셀 어레이(100)는 블록 단위로 소거 동작을 수행할 수 있다.

일 실시예에 있어서, 메모리 셀 어레이(100)에 포함되는 상기 메모리 셀은 하나의 비트의 데이터를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)일 수 있다.

다른 실시예에 있어서, 메모리 셀 어레이(100)에 포함되는 상기 메모리 셀은 복수의 비트의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)일 수 있다.

제어부(500)는 메모리 컨트롤러와 같은 외부 장치로부터 수신되는 제어 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 전압 생성부(400), 어드레스 디코더(200) 및 데이터 입출력 회로(300)를 제어함으로써 비휘발성 메모리 장치(10)의 전반적인 동작을 제어한다. 예를 들어, 제어부(500)는 제어 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 프로그램 동작, 독출 동작 및 소거 동작을 제어할 수 있다.

일 실시예에 있어서, 제어부(500)는 어드레스 신호(ADDR)에 기초하여 행 어드레스(RADDR) 및 열 어드레스(CADDR)를 생성할 수 있다. 제어부(500)는 행 어드레스(RADDR)를 어드레스 디코더(200)에 제공하고, 열 어드레스(CADDR)를 데이터 입출력 회로(300)에 제공할 수 있다.

전압 생성부(400)는 비휘발성 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성한다. 예를 들어, 전압 생성부(400)는 프로그램 동작시 사용되는 프로그램 전압, 패스 전압 및 프로그램 검증 전압을 생성하고, 독출 동작시 사용되는 독출 전압을 생성하고, 소거 동작시 사용되는 소거 전압을 생성할 수 있다.

어드레스 디코더(200)는 복수의 워드라인들(WL1~WLn), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결된다. 어드레스 디코더(200)는 제어부(500)로부터 수신되는 행 어드레스(RADDR)에 기초하여 복수의 워드라인들(WL1~WLn) 중의 하나를 선택하고, 전압 생성부(400)로부터 제공되는 다양한 전압들을 상기 선택된 워드라인 및 선택되지 않은 워드라인들에 제공할 수 있다.

데이터 입출력 회로(300)는 복수의 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(100)와 연결된다. 데이터 입출력 회로(300)는 제어부(500)로부터 수신되는 열 어드레스(CADDR)에 기초하여 복수의 비트라인들(BL1~BLm) 중의 적어도 하나를 선택하고, 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀로부터 독출되는 데이터(DATA)를 상기 외부 장치로 출력하고, 상기 외부 장치로부터 입력되는 데이터(DATA)를 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀에 기입할 수 있다.

일 실시예에 있어서, 데이터 입출력 회로(300)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 상기 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입하는 카피-백(copy-back) 동작을 수행할 수 있다.

일 실시예에 있어서, 데이터 입출력 회로(300)는 감지 증폭기(sense amplifier), 페이지 버퍼(page buffer), 컬럼 선택 회로, 기입 드라이버, 데이터 버퍼 등을 포함할 수 있다.

도 2는 도 1의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 평면도이다. 도 3은 도 2에 도시된 메모리 블록의 I-I' 선에 따른 사시도이다. 도 4는 도 2에 도시된 메모리 블록의 I-I' 선에 따른 단면도이다.

도 2 내지 4는 도 1의 메모리 셀 어레이(100)에 포함되는 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 나타낸다.

도 2 내지 4를 참조하면, 메모리 블록(BLKa)은 기판(111) 상에 제1 내지 제3 방향을 따라 삼차원 구조로 형성될 수 있다.

기판(111)은 제1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입된 P-웰 일 수 있다. 일 실시예에 있어서, 기판(111)은 N-웰 내에 형성되는 포켓 P-웰 일 수 있다. 이하, 기판(111)은 P-웰(또는 포켓 P-웰)인 것으로 가정한다. 그러나 기판(111)은 P-도전형을 갖는 것으로 한정되지 않는다.

기판(111)에는 상기 제1 방향을 따라 신장되고, 상기 제2 방향을 따라 서로 이격되는 복수의 도핑(doping) 영역들(121, 122, 123)이 형성될 수 있다. 도 2 내지 4에는 제1 도핑 영역(121), 제2 도핑 영역(122) 및 제3 도핑 영역(123)이 도시된다.

복수의 도핑 영역들(121, 122, 123)은 기판(111)의 도전형인 상기 제1 도전형과 상이한 제2 도전형을 가질 수 있다. 예를 들면, 복수의 도핑 영역들(121, 122, 123)은 N-형 도전 물질을 포함할 수 있다. 이하, 복수의 도핑 영역들(121, 122, 123)은 N-도전형을 갖는 것으로 가정한다. 그러나 복수의 도핑 영역들(121, 122, 123)은 N-도전형을 갖는 것으로 한정되지 않는다.

후술하는 바와 같이, 복수의 도핑 영역들(121, 122, 123)은 공통 소스 라인에 공통으로 연결될 수 있다.

복수의 도핑 영역들(121, 122, 123) 중에서 인접한 도핑 영역들 사이에서, 복수의 절연막(insulation layer)들(112, 112a)이 기판(111)과 수직한 방향인 상기 제3 방향을 따라 기판(111) 상에 순차적으로 형성될 수 있다. 복수의 절연막들(112, 112a)은 상기 제3 방향을 따라 서로 이격될 수 있다. 복수의 절연막들(112, 112a)은 상기 제1 방향을 따라 신장될 수 있다.

일 실시예에 있어서, 복수의 절연막들(112, 112a)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다.

일 실시예에 있어서, 복수의 절연막들(112, 112a) 중에서 기판(111)과 접촉하는 절연막(112a)의 두께는 다른 절연막들(112)의 두께보다 얇을 수 있다.

복수의 도핑 영역들(121, 122, 123) 중에서 인접한 도핑 영역들 사이에서, 상기 제1 방향을 따라 순차적으로 배치되며 상기 제3 방향을 따라 복수의 절연막들(112, 112a)을 관통하는 복수의 필라(pillar)들(PL11, PL12, PL21, PL22)이 형성될 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22)은 복수의 절연막들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다.

일 실시예에 있어서, 복수의 필라들(PL11, PL12, PL21, PL22)은 복수의 절연막들(112, 112a)을 수직 방향으로 패터닝(vertical patterning)하여 형성될 수 있다.

일 실시예에 있어서, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 내부 물질(115) 및 내부 물질(115)을 둘러싸는 채널막(channel layer)(114)을 포함할 수 있다.

채널막(114)은 기판(111)의 도전형과 동일한 상기 제1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들어, 채널막(114)은 P-도전형을 가질 수 있다. 이하, 채널막(114)은 P-도전형을 갖는 것으로 가정한다. 그러나 채널막(114)은 P-도전형을 갖는 것으로 한정되지 않는다. 예를 들어, 채널막(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.

내부 물질(115)은 절연 물질을 포함할 수 있다. 일 실시예에 있어서, 내부 물질(115)은 실리콘 산화물(silicon oxide)을 포함할 수 있다. 다른 실시예에 있어서, 내부 물질(115)은 에어 갭(air gap)을 포함할 수 있다.

도 3 및 4에 도시된 바와 같이, 복수의 절연막들(112, 112a) 사이에서, 복수의 절연막들(112, 112a) 및 채널막(114)의 표면에 전하 저장막(charge storage layer)(116)이 형성될 수 있다. 전하 저장막(116)은 채널막(114)으로부터 전하를 포획(trap)함으로써 데이터를 저장할 수 있다.

도 3 및 4에 도시된 바와 같이, 전하 저장막(116)으로 둘러싸인 공간에 복수의 게이트 전극막(gate electrode layer)들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10)이 형성될 수 있다. 따라서 복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10) 각각은 기판(111)으로부터 서로 상이한 높이에 형성될 수 있다. 예시적으로, 도 2 내지 4에 도시된 메모리 블록(BLKa)은 기판(111)으로부터의 높이 순서에 따라 제1 내지 제10 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10)을 포함한다.

일 실시예에 있어서, 복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10)은 텅스텐과 같은 금속성 도전 물질을 포함할 수 있다.

다른 실시예에 있어서, 복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10)은 폴리 실리콘(poly silicon)과 같은 비금속성 도전 물질을 포함할 수 있다.

복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10)은 상기 제1 방향을 따라 신장될 수 있다.

따라서, 도 3 및 4에 도시된 바와 같이, 기판(111)에 수직한 상기 제3 방향으로 복수의 절연막들(112, 112a) 및 복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10)이 교대로 형성되고, 복수의 절연막들(112, 112a) 및 복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10) 사이에 전하 저장막(116)이 형성될 수 있다. 또한, 상기 제1 방향으로 복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10), 전하 저장막(16) 및 채널막(114)이 순차적으로 형성될 수 있다.

복수의 도핑 영역들(121, 122, 123) 상에서, 복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10)은 워드 라인 컷(WL CUT)에 의해 분리될 수 있다. 워드 라인 컷(WL CUT)은 복수의 도핑 영역들(121, 122, 123)을 노출시킬 수 있다. 워드 라인 컷(WL CUT)은 상기 제1 방향을 따라 신장될 수 있다.

일 실시예에 있어서, 복수의 절연 물질들(112, 112a) 중에서 최상부에 위치한 절연 물질의 상부면에 형성되는 전하 저장막(116)은 제거될 수 있다.

복수의 필라들(PL11, PL12, PL21, PL22) 상에 복수의 드레인들(130)이 형성될 수 있다. 일 실시예에 있어서, 복수의 드레인들(130)은 상기 제2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들어, 복수의 드레인들(130)은 N-도전형을 가질 수 있다. 이하, 복수의 드레인들(130)은 N-도전형을 갖는 것으로 가정한다. 그러나 복수의 드레인들(130)은 N-도전형을 갖는 것으로 한정되지 않는다.

복수의 드레인들(130) 상에 상기 제2 방향으로 신장되고 상기 제1 방향을 따라 서로 이격된 복수의 비트라인들(BL1, BL2)이 형성될 수 있다. 일 실시예에 있어서, 복수의 비트라인들(BL1, BL2) 및 복수의 드레인들(130)은 콘택 플러그를 통해 서로 연결될 수 있다.

일 실시예에 있어서, 복수의 비트라인들(BL1, BL2)은 금속성 도전 물질을 포함할 수 있다.

다른 실시예에 있어서, 복수의 비트라인들(BL1, BL2)은 폴리 실리콘과 같은 비금속성 도전 물질을 포함할 수 있다.

복수의 필라들(PL11, PL12, PL21, PL22) 각각은 주변에 형성되는 전하 저장막(116) 및 복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10)과 함께 하나의 셀 스트링을 구성할 수 있다. 도 2 내지 4에 도시된 바와 같이, 기판(111) 상에는 복수의 필라들(PL11, PL12, PL21, PL22)이 형성되므로, 메모리 블록(BLKa)은 복수의 셀 스트링들을 포함할 수 있다.

상기 복수의 셀 스트링들 각각은 기판(111)과 수직한 상기 제3 방향으로 적층되는 복수의 셀 트랜지스터들(CT)을 포함할 수 있다. 복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10) 각각은 셀 트랜지스터(CT)의 게이트 전극으로 동작하고, 복수의 필라들(PL11, PL12, PL21, PL22) 각각에 포함되는 채널막(114)은 셀 트랜지스터(CT)의 바디(body)로 동작할 수 있다.

도 5는 도 2 내지 4에 도시된 메모리 블록에 포함되는 셀 트랜지스터들 중의 하나를 나타내는 확대 도면이다.

도 5를 참조하면, 셀 트랜지스터(CT)는 제5 게이트 전극막(GEL5), 제5 게이트 전극막(GEL5)에 인접하는 필라(PL11)의 일부분 및 제5 게이트 전극막(GEL5)과 필라(PL11) 사이에 형성되는 전하 저장막(116)을 포함할 수 있다.

필라(PL11)에 포함되는 채널막(114)은 기판(111)과 동일한 P-타입 실리콘을 포함할 수 있다. 채널막(114)은 셀 트랜지스터(CT)의 바디(body)로 동작할 수 있다. 채널막(114)은 기판(111)과 수직한 상기 제3 방향으로 형성되므로, 채널막(114)은 셀 트랜지스터(CT)의 수직 바디로 동작할 수 있다. 따라서 셀 트랜지스터(CT)의 동작시 채널막(114)에는 수직 채널이 형성될 수 있다.

전하 저장막(116)은 제1 내지 제3 서브 절연막들(117, 118, 119)을 포함할 수 있다.

제1 서브 절연막(117)은 필라(PL11)에 인접하여 형성될 수 있다. 제1 서브 절연막(117)은 셀 트랜지스터(CT)의 터널링(tunneling) 절연막으로 동작할 수 있다. 일 실시예에 있어서, 제1 서브 절연막(117)은 열산화막(thermal oxide layer)을 포함할 수 있다. 다른 실시예에 있어서, 제1 서브 절연막(117)은 실리콘 산화막(silicon oxide layer)을 포함할 수 있다.

제2 서브 절연막(118)은 채널막(114)으로부터 제1 서브 절연막(117)을 통해 터널링되는 전하를 저장할 수 있다. 예를 들어, 제2 서브 절연막(118)은 전하 포획막(charge trap layer)으로 동작할 수 있다. 일 실시예에 있어서, 제2 서브 절연막(118)은 질화막(nitride layer)을 포함할 수 있다. 다른 실시예에 있어서, 제2 서브 절연막(118)은 금속 산화막(metal oxide layer)을 포함할 수 있다.

제3 서브 절연막(119)은 제5 게이트 전극막(GEL5)에 인접하여 형성될 수 있다. 제3 서브 절연막(119)은 셀 트랜지스터(CT)의 블로킹(blocking) 절연막으로 동작할 수 있다. 제3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제3 서브 절연막(119)은 제1 서브 절연막(117) 및 제2 서브 절연막(118) 보다 높은 유전상수(dielectric constant)를 갖는 고유전막(high dielectric layer)일 수 있다. 일 실시예에 있어서, 제3 서브 절연막(119)은 실리콘 산화막(silicon oxide layer)을 포함할 수 있다.

일 실시예에 있어서, 제1 내지 제3 서브 절연막들(117, 118, 119)은 옥사이드-나이트라이드-옥사이드(Oxide-Nitride-Oxide; ONO) 구조를 가질 수 있다.

제5 게이트 전극막(GEL5)은 셀 트랜지스터(CT)의 게이트 전극으로 동작할 수 있다.

따라서 게이트 전극으로 동작하는 복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10), 블로킹 절연막으로 동작하는 제3 서브 절연막(119), 전하 포획막으로 동작하는 제2 서브 절연막(118), 터널링 절연막으로 동작하는 제1 서브 절연막(117) 및 수직 바디로 동작하는 채널막(114)은 기판(111)과 수직한 상기 제3 방향으로 적층되는 복수의 셀 트랜지스터들(CT)을 구성할 수 있다.

복수의 셀 트랜지스터들(CT) 각각은 상응하는 필라(PL11, PL12, PL21, PL22)를 중심으로 하는 원통 형상을 가질 수 있다.

도 6을 참조하여 후술하는 바와 같이, 메모리 블록(BLKa)에 포함되는 셀 트랜지스터들(CT)은 형성되는 높이에 따라 상이한 용도로 사용될 수 있다.

일 실시예에 있어서, 셀 트랜지스터들(CT) 중에서 상부에 형성되는 적어도 하나의 셀 트랜지스터(CT)는 스트링 선택 트랜지스터(SST)로 사용될 수 있다. 예를 들어, 제10 게이트 전극막(GEL10)을 포함하는 셀 트랜지스터(CT)는 스트링 선택 트랜지스터(SST)로 동작할 수 있다. 실시예에 따라서, 스트링 선택 트랜지스터(SST)로 동작하는 셀 트랜지스터(CT)에는 전하 저장막(116)이 형성되지 않을 수 있다.

일 실시예에 있어서, 셀 트랜지스터들(CT) 중에서 하부에 형성되는 적어도 하나의 셀 트랜지스터(CT)는 접지 선택 트랜지스터(GST)로 사용될 수 있다. 예를 들어, 제1 게이트 전극막(GEL1)을 포함하는 셀 트랜지스터(CT)는 접지 선택 트랜지스터(GST)로 동작할 수 있다. 실시예에 따라서, 접지 선택 트랜지스터(GST)로 동작하는 셀 트랜지스터(CT)에는 전하 저장막(116)이 형성되지 않을 수 있다.

일 실시예에 있어서, 셀 트랜지스터들(CT) 중에서 상기 적어도 하나의 스트링 선택 트랜지스터(SST) 및 상기 적어도 하나의 접지 선택 트랜지스터(GST) 사이에 형성되는 셀 트랜지스터들(CT)은 메모리 셀들로 사용될 수 있다. 예를 들어, 제2 내지 제9 게이트 전극막들(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9)을 포함하는 셀 트랜지스터들(CT)은 각각 제1 내지 제8 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)로 동작할 수 있다.

복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10)은 형성되는 높이에 따라 스트링 선택 라인(SSL), 복수의 워드라인들(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8) 및 접지 선택 라인(GSL)에 연결될 수 있다.

일 실시예에 있어서, 상기 스트링 선택 트랜지스터의 게이트 전극에 상응하는 제10 게이트 전극막(GEL10)은 스트링 선택 라인(SSL)에 연결되고, 상기 접지 선택 트랜지스터의 게이트 전극에 상응하는 제1 게이트 전극막(GEL1)은 접지 선택 라인(GSL)에 연결되고, 상기 메모리 셀들의 게이트 전극에 상응하는 제2 내지 제9 게이트 전극막들(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9)은 각각 제1 내지 제8 워드라인들(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8)에 연결될 수 있다.

도 6은 도 2 내지 4에 도시된 메모리 블록의 등가 회로도이다.

도 2 내지 6을 참조하면, 복수의 도핑 영역들(121, 122, 123)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.

복수의 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS12, CS21, CS22)이 형성될 수 있다. 제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 연결될 수 있다. 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 연결될 수 있다.

도 6에 도시된 셀 스트링들(CS11, CS12, CS21, CS22)은 각각 도 2 내지 4에 도시된 복수의 필라들(PL11, PL12, PL21, PL22)에 대응할 수 있다. 예를 들어, 네 개의 필라들(PL11, PL12, PL21, PL22), 복수의 게이트 전극막들(GEL1, GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9, GEL10) 및 전하 저장막(116)은 네 개의 셀 스트링들(CS11, CS12, CS21, CS22)을 형성할 수 있다.

일 실시예에 있어서, 제1 게이트 전극막(GEL1)은 전하 저장막(116) 및 복수의 필라들(PL11, PL12, PL21, PL22)과 함께 접지 선택 트랜지스터들(GST)을 형성할 수 있다. 접지 선택 트랜지스터들(GST)의 게이트 전극에 상응하는 제1 게이트 전극막(GEL1)은 접지 선택 라인들(GSL1, GSL2)에 연결될 수 있다. 예를 들어, 상기 제1 방향을 따라 형성되는 접지 선택 트랜지스터들(GST)은 동일한 접지 선택 라인에 연결되고, 상기 제2 방향을 따라 이격된 접지 선택 트랜지스터들(GST)은 서로 상이한 접지 선택 라인에 연결될 수 있다. 실시예에 따라서, 제1 게이트 전극막(GEL1)을 포함하는 모든 접지 선택 트랜지스터들(GST)은 하나의 접지 선택 라인에 연결될 수도 있다.

일 실시예에 있어서, 제2 내지 제9 게이트 전극막들(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9)은 전하 저장막(116) 및 복수의 필라들(PL11, PL12, PL21, PL22)과 함께 제1 내지 제8 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)을 형성할 수 있다. 제1 내지 제8 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)의 게이트 전극에 상응하는 제2 내지 제9 게이트 전극막들(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9)은 각각 제1 내지 제8 워드라인들(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8)에 연결될 수 있다. 즉, 동일한 높이에 형성되는 메모리 셀들은 하나의 워드라인에 공통으로 연결될 수 있다. 따라서 복수의 워드라인들(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8) 중에서 선택된 워드라인에 전압을 인가하는 경우, 모든 셀 스트링들(CS11, CS12, CS21, CS22)에서 상기 선택된 워드라인에 연결되는 모든 메모리 셀들에 상기 전압이 인가될 수 있다.

일 실시예에 있어서, 제10 게이트 전극막(GEL10)은 전하 저장막(116) 및 복수의 필라들(PL11, PL12, PL21, PL22)과 함께 스트링 선택 트랜지스터들(SST)을 형성할 수 있다. 스트링 선택 트랜지스터들(SST)의 게이트 전극에 상응하는 제10 게이트 전극막(GEL10)은 스트링 선택 라인들(SSL1, SSL2)에 연결될 수 있다. 예를 들어, 상기 제1 방향을 따라 형성되는 스트링 선택 트랜지스터들(SST)은 동일한 스트링 선택 라인에 연결되고, 상기 제2 방향을 따라 이격된 스트링 선택 트랜지스터들(SST)은 서로 상이한 스트링 선택 라인에 연결될 수 있다.

도 7은 도 6에 도시된 등가 회로도의 플레인 구조를 설명하기 위한 개념도이다.

도 2 내지 7을 참조하면, 도 6에 도시된 등가 회로도는 두 개의 플레인(plane)을 포함한다. 도 6에서, 셀 스트링들(CS11, CS12)은 제1 플레인(PLANEa)을 구성하고, 셀 스트링들(CS21, CS22)은 제2 플레인(PLANEb)을 구성할 수 있다. 제1 워드라인(WL1)은 플레인에 따라 제1 서브 워드라인들(WLa1, WLb1)로 구분되고, 제2 워드라인(WL2)은 플레인에 따라 제2 서브 워드라인들(WLa2, WLb2)로 구분되고, 제3 워드라인(WL3)은 플레인에 따라 제3 서브 워드라인들(WLa3, WLb3)로 구분되고, 제4 워드라인(WL4)은 플레인에 따라 제4 서브 워드라인들(WLa4, WLb4)로 구분되고, 제5 워드라인(WL5)은 플레인에 따라 제5 서브 워드라인들(WLa5, WLb5)로 구분되고, 제6 워드라인(WL6)은 플레인에 따라 제6 서브 워드라인들(WLa6, WLb6)로 구분되고, 제7 워드라인(WL7)은 플레인에 따라 제7 서브 워드라인들(WLa7, WLb7)로 구분되고, 제8 워드라인(WL8)은 플레인에 따라 제8 서브 워드라인들(WLa8, WLb8)로 구분될 수 있다.

동일한 플레인에 형성되는 셀 스트링들은 동일한 스트링 선택 라인에 연결되고, 상이한 플레인에 형성되는 셀 스트링들은 상이한 스트링 선택 라인에 연결될 수 있다. 예를 들어, 제1 플레인(PLANEa)에 포함되는 셀 스트링들(CS11, CS12)은 제1 스트링 선택 라인(SSL1)에 연결되고, 제2 플레인(PLANEb)에 포함되는 셀 스트링들(CS21, CS22)은 제2 스트링 선택 라인(SSL2)에 연결될 수 있다.

스트링 선택 라인들(SSL1, SSL2) 중의 하나를 선택함으로써 플레인 단위로 셀 스트링들을 선택할 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)을 선택하는 경우, 제1 스트링 선택 라인(SSL1)에 연결되는 셀 스트링들(CS11, CS12)은 복수의 비트라인들(BL1, BL2)에 전기적으로 연결되고, 선택되지 않은 제2 스트링 선택 라인(SSL2)에 연결되는 셀 스트링들(CS21, CS22)은 복수의 비트라인들(BL1, BL2)로부터 전기적으로 차단될 수 있다.

상기 제2 방향을 따라 형성되는 셀 스트링들은 동일한 비트라인에 연결되고, 상기 제1 방향을 따라 이격된 셀 스트링들은 서로 상이한 비트라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)에 연결되고, 셀 스트링들(CS12, CS22)은 제2 비트라인(BL2)에 연결될 수 있다.

예시적으로, 도 2 내지 6에는, 셀 스트링들 각각이 하나의 스트링 선택 트랜지스터(SST), 하나의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이의 제1 내지 제8 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)을 포함하는 것으로 도시된다. 그러나 셀 스트링들 각각에 포함되는 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)의 개수는 이에 한정되지 않는다.

상술한 바와 같이, 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 각각은 상응하는 게이트 전극막(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9), 전하 저장막(116) 및 채널막(114)을 포함할 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 각각은 상응하는 게이트 전극막(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9)과 채널막(114) 사이에 형성되는 전기장(electric field)에 기초하여 전하 저장막(116) 및 채널막(114) 사이에 전하가 터널링됨으로써 프로그램 동작 및 소거 동작을 수행할 수 있다. 채널막(114)은 기판(111)과 전기적으로 연결되므로, 게이트 전극막들(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9) 및 기판(111)에 상이한 크기의 전압을 인가함으로써 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)에 대해 프로그램 동작 및 소거 동작을 수행할 수 있다.

일 실시예에 있어서, 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 각각은 상응하는 게이트 전극막(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9)에 기판(111)보다 높은 전압을 인가하여 채널막(114)으로부터 전하 저장막(116)으로 음의 전하가 터널링됨으로써 프로그램 동작을 수행할 수 있다.

일 실시예에 있어서, 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 각각은 상응하는 게이트 전극막(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9)보다 높은 전압을 기판(111)에 인가하여 전하 저장막(116)으로부터 채널막(114)으로 음의 전하가 터널링됨으로써 소거 동작을 수행할 수 있다.

다른 실시예에 있어서, 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 각각은 상응하는 게이트 전극막(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9)보다 높은 전압을 기판(111)에 인가하여 채널막(114)으로부터 전하 저장막(116)으로 양의 전하가 터널링됨으로써 소거 동작을 수행할 수 있다.

메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 각각은 상응하는 필라(PL11, PL12, PL21, PL22)를 중심으로 하는 원통 형상을 가질 수 있다.

복수의 필라들(PL11, PL12, PL21, PL22) 각각은 복수의 절연막들(112, 112a)을 수직 방향으로 패터닝(vertical patterning)하여 형성되므로, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 하부로 갈수록 폭이 작아질 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 하부 직경(Wb)이 상부 직경(Wt)보다 작고 경사각(a)을 갖는 V자형 원통 형상을 가질 수 있다.

따라서 기판(111)으로부터의 높이에 따라 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)이 형성되는 필라의 직경은 서로 상이할 수 있다. 즉, 기판(111)으로부터의 높이에 따라 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)의 직경은 서로 상이할 수 있다. 예를 들어, 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 중에서 기판(111)에 인접하여 하부에 형성되는 메모리 셀은 상대적으로 작은 직경을 갖고, 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 중에서 상부에 형성되는 메모리 셀은 상대적으로 큰 직경을 가질 수 있다.

따라서 복수의 게이트 전극막들(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9)에 동일한 전압이 인가되는 경우에도, 복수의 게이트 전극막들(GEL2, GEL3, GEL4, GEL5, GEL6, GEL7, GEL8, GEL9)과 채널막(114) 사이에 형성되는 전기장의 세기는 서로 상이할 수 있다. 따라서 기판(111)으로부터 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)이 형성되는 높이에 따라 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)의 프로그램 속도 및 소거 속도는 서로 상이할 수 있다. 예를 들어, 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8) 중에서 상대적으로 하부에 형성되는 메모리 셀의 프로그램 속도 및 소거 속도는 상대적으로 상부에 형성되는 메모리 셀의 프로그램 속도 및 소거 속도보다 빠를 수 있다.

비휘발성 메모리 장치(10)에 포함되는 메모리 셀 어레이(100)는 블록 단위로 소거 동작을 수행하므로, 기판(111)으로부터 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)이 형성되는 높이에 따라 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)의 소거 속도가 상이한 경우 소거 상태에 있는 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)의 문턱 전압 산포가 증가할 수 있다.

도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 순서도이다.

도 8의 소거 방법이 수행되는 비휘발성 메모리 장치는 기판 및 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 제1 내지 제n(n은 2이상의 정수) 워드라인들을 포함한다. 여기서, 제1 워드라인은 상기 제1 내지 제n 워드라인들 중에서 최하부에 형성되는 워드라인에 상응하고, 제n 워드라인은 상기 제1 내지 제n 워드라인들 중에서 최상부에 형성되는 워드라인에 상응할 수 있다.

예를 들어, 도 8에 도시된 비휘발성 메모리 장치의 소거 방법은 도 1에 도시된 비휘발성 메모리 장치(10)에 의해 수행될 수 있다.

이하, 도 1 내지 8을 참조하여 비휘발성 메모리 장치(10)의 소거 방법에 대해 설명한다.

도 8을 참조하면, 제1 내지 제n 워드라인(WL1~WLn) 중에서 기판(111)에 인접하여 형성되는 제1 내지 제k(k는 n보다 작은 양의 정수) 워드라인(WL1~WLk)에 제1 내지 제k 워드라인 전압을 각각 인가하고(단계 S110), 제1 내지 제n 워드라인(WL1~WLn) 중에서 제1 내지 제k 워드라인(WL1~WLk)의 상부에 형성되는 제(k+1) 내지 제n 워드라인(WL(k+1)~WLn)에 제(k+1) 내지 제n 워드라인 전압을 각각 인가한다(단계 S120). 상기 제1 내지 제k 워드라인 전압은 상기 제(k+1) 내지 제n 워드라인 전압보다 높다.

한편, 기판(111)에 상기 제1 내지 제n 워드라인 전압보다 높은 소거 전압을 인가한다(단계 S130).

이 때, 스트링 선택 트랜지스터(SST)에 연결되는 스트링 선택 라인(SSL), 접지 선택 트랜지스터(GST)에 연결되는 접지 선택 라인(GSL), 복수의 비트라인들(BL1~BLm) 및 공통 소스 라인(CSL)은 플로팅(floating)될 수 있다.

일 실시예에 있어서, 상기 제1 내지 제n 워드라인 전압은 전압 생성부(400)로부터 제공될 수 있다. 예를 들어, 전압 생성부(400)는 상기 제1 내지 제n 워드라인 전압을 생성하여 어드레스 디코더(200)에 제공하고, 어드레스 디코더(200)는 제어부(500)의 제어에 따라 제1 내지 제n 워드라인(WL1~WLn)에 상기 제1 내지 제n 워드라인 전압을 각각 인가할 수 있다.

일 실시예에 있어서, 상기 소거 전압은 전압 생성부(400)로부터 제공될 수 있다. 예를 들어, 전압 생성부(400)는 제어부(500)의 제어에 따라 상기 소거 전압을 기판(111)에 인가할 수 있다.

제1 내지 제n 워드라인(WL1~WLn)은 상기 제1 내지 제n 워드라인 전압으로 각각 유지되고, 기판(111)에는 상기 제1 내지 제n 워드라인 전압보다 높은 상기 소거 전압이 인가되므로, 제1 내지 제n 워드라인(WL1~WLn)에 연결되는 메모리 셀들(MC1~MCn)에 전기장이 형성되어 메모리 셀들(MC1~MCn)에 대해 소거 동작이 수행될 수 있다.

일 실시예에 있어서, 메모리 셀들(MC1~MCn)에 포함되는 전하 저장막(116)으로부터 채널막(114)으로 음의 전하가 터널링됨으로써 메모리 셀들(MC1~MCn)에 대해 소거 동작이 수행될 수 있다.

다른 실시예에 있어서, 채널막(114)으로부터 메모리 셀들(MC1~MCn)에 포함되는 전하 저장막(116)으로 양의 전하가 터널링됨으로써 메모리 셀들(MC1~MCn)에 대해 소거 동작이 수행될 수 있다.

도 1 내지 7을 참조하여 상술한 바와 같이, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 하부로 갈수록 폭이 작아지는 V자형 원통 형상을 가지므로, 상기 제1 내지 제n 워드라인 전압이 서로 동일한 경우, 메모리 셀들(MC1~MCn) 중에서 상대적으로 하부에 형성되는 메모리 셀의 소거 속도는 상대적으로 상부에 형성되는 메모리 셀의 소거 속도보다 빠를 수 있다. 비휘발성 메모리 장치(10)에 포함되는 메모리 셀 어레이(100)는 블록 단위로 소거 동작을 수행하므로, 기판(111)으로부터 메모리 셀들(MC1~MCn)이 형성되는 높이에 따라 메모리 셀들(MC1~MCn)의 소거 속도가 상이한 경우 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포가 증가할 수 있다. 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포가 증가하는 경우, 프로그램되는 메모리 셀들의 문턱 전압 산포 역시 증가하여 워드라인 커플링(coupling)이 증가하는 문제점이 있다.

그러나, 상술한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법에 따르면, 제1 내지 제n 워드라인(WL1~WLn) 중에서 하부에 형성되는 제1 내지 제k 워드라인(WL1~WLk)에 인가되는 상기 제1 내지 제k 워드라인 전압은 제1 내지 제n 워드라인(WL1~WLn) 중에서 상부에 형성되는 제(k+1) 내지 제n 워드라인(WL(k+1)~WLn)에 인가되는 상기 제(k+1) 내지 제n 워드라인 전압보다 높다. 따라서 소거 동작시, 메모리 셀들(MC1~MCn) 중에서 상대적으로 하부에 형성되는 메모리 셀들(MC1~MCk)의 게이트 전극막과 채널막(114) 사이의 전압 차이는 메모리 셀들(MC1~MCn) 중에서 상대적으로 상부에 형성되는 메모리 셀들(MC(k+1)~MCn)의 게이트 전극막과 채널막(114) 사이의 전압 차이보다 작을 수 있다. 따라서 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법에 따르면, 기판(111)으로부터의 높이에 따라 메모리 셀들(MC1~MCn) 사이의 소거 속도 차이를 감소시킴으로써, 소거 동작 수행 이후에 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

도 9는 도 8에 도시된 비휘발성 메모리 장치의 소거 방법의 일 예를 설명하기 위한 회로도이다.

설명의 편의상, 도 9에는 메모리 블록(BLKa)에 포함되는 하나의 플레인만이 도시된다.

도 9에 도시된 바와 같이, 제1 내지 제n 워드라인(WL1~WLn) 중에서 하부에 형성되는 제1 내지 제k 워드라인(WL1~WLk)에 인가되는 상기 제1 내지 제k 워드라인 전압은 동일한 크기를 갖는 양의 전압(Vp)이고, 제1 내지 제n 워드라인(WL1~WLn) 중에서 상부에 형성되는 제(k+1) 내지 제n 워드라인(WL(k+1)~WLn)에 인가되는 상기 제(k+1) 내지 제n 워드라인 전압은 접지 전압(GND)일 수 있다. 예를 들어, 양의 전압(Vp)은 약 1V이고, 기판(111)에 인가되는 소거 전압(Verase)은 약 12V일 수 있다.

이와 같이, 메모리 셀들(MC1~MCn) 중에서 상대적으로 하부에 형성되는 메모리 셀들(MC1~MCk)의 게이트 전극막과 채널막(114) 사이의 전압 차이를 메모리 셀들(MC1~MCn) 중에서 상대적으로 상부에 형성되는 메모리 셀들(MC(k+1)~MCn)의 게이트 전극막과 채널막(114) 사이의 전압 차이보다 낮추어 상대적으로 하부에 형성되는 메모리 셀들(MC1~MCk)의 소거 속도를 감소시킴으로써, 메모리 셀들(MC1~MCn) 사이의 소거 속도 차이를 감소시킬 수 있다. 따라서 소거 동작 수행 이후에 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

도 10은 도 8에 도시된 비휘발성 메모리 장치의 소거 방법의 다른 예를 설명하기 위한 회로도이다.

설명의 편의상, 도 10에는 메모리 블록(BLKa)에 포함되는 하나의 플레인만이 도시된다.

도 10에 도시된 바와 같이, 제1 내지 제n 워드라인(WL1~WLn) 중에서 하부에 형성되는 제1 내지 제k 워드라인(WL1~WLk)에 인가되는 상기 제1 내지 제k 워드라인 전압은 접지 전압(GND)이고, 제1 내지 제n 워드라인(WL1~WLn) 중에서 상부에 형성되는 제(k+1) 내지 제n 워드라인(WL(k+1)~WLn)에 인가되는 상기 제(k+1) 내지 제n 워드라인 전압은 동일한 크기를 갖는 음의 전압(Vn)일 수 있다. 예를 들어, 음의 전압(Vn)은 약 -2V이고, 기판(111)에 인가되는 소거 전압(Verase)은 약 12V일 수 있다.

도 11은 도 8에 도시된 비휘발성 메모리 장치의 소거 방법의 또 다른 예를 설명하기 위한 회로도이다.

설명의 편의상, 도 11에는 메모리 블록(BLKa)에 포함되는 하나의 플레인만이 도시된다.

도 11에 도시된 바와 같이, 제1 내지 제n 워드라인(WL1~WLn) 중에서 하부에 형성되는 제1 내지 제k 워드라인(WL1~WLk)에 인가되는 상기 제1 내지 제k 워드라인 전압은 각각 양의 극성을 갖는 제1 내지 제k 양의 전압(Vp1~Vpk)이고, 제1 내지 제n 워드라인(WL1~WLn) 중에서 상부에 형성되는 제(k+1) 내지 제n 워드라인(WL(k+1)~WLn)에 인가되는 상기 제(k+1) 내지 제n 워드라인 전압은 접지 전압(GND)일 수 있다. 이 때, 제1 내지 제k 양의 전압(Vp1~Vpk)은 제1 양의 전압(Vp1)부터 제k 양의 전압(Vpk)의 순서로 순차적으로 작은 크기를 가질 수 있다. 즉, 제1 내지 제k 양의 전압(Vp1~Vpk) 중에서 제1 양의 전압(Vp1)의 크기가 가장 크고, 제k 양의 전압(Vpk)의 크기가 가장 작을 수 있다.

이와 같이, 메모리 셀들(MC1~MCn) 중에서 상대적으로 하부에 형성되는 메모리 셀들(MC1~MCk)에 대해 기판(111)으로부터의 높이가 낮을수록 큰 크기를 갖는 양의 전압을 인가함으로써 메모리 셀들(MC1~MCn) 사이의 소거 속도 차이를 더욱 감소시킬 수 있다. 따라서 소거 동작 수행 이후에 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

도 12는 도 8에 도시된 비휘발성 메모리 장치의 소거 방법의 또 다른 예를 설명하기 위한 회로도이다.

설명의 편의상, 도 12에는 메모리 블록(BLKa)에 포함되는 하나의 플레인만이 도시된다.

도 12에 도시된 바와 같이, 제1 내지 제n 워드라인(WL1~WLn)에 제1 내지 제n 워드라인 전압(VWL1, VWL2, VWL3, VWL4, ..., VWLn)을 각각 인가할 수 있다. 이 때, 제i(i는 n이하의 양의 정수) 워드라인 전압은 제j(j는 i보다 크고 n이하의 양의 정수) 워드라인 전압보다 같거나 높을 수 있다.

이와 같이, 기판(111)으로부터의 높이가 낮을수록 메모리 셀들(MC1~MCn)에 인가되는 워드라인 전압을 높임으로써, 메모리 셀들(MC1~MCn) 사이의 소거 속도 차이를 더욱 감소시킬 수 있다. 따라서 소거 동작 수행 이후에 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

도 1 내지 7을 참조하여 상술한 바와 같이, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 복수의 절연막들(112, 112a)을 수직 방향으로 패터닝하여 형성되므로, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 하부로 갈수록 폭이 작아지는 V자형 원통 형상을 가질 수 있다. 이 때, 수직 패터닝 과정에서 복수의 필라들(PL11, PL12, PL21, PL22) 각각의 일 부분이 돌출 형상 또는 타원형 형상을 가질 수 있다. 제1 내지 제n 워드라인(WL1~WLn)에 인가되는 상기 제1 내지 제n 워드라인 전압이 서로 동일한 경우, 메모리 셀들(MC1~MCn) 중에서 돌출 형상 또는 타원형 형상을 갖는 필라의 일부분에 상응하는 메모리 셀에는 상대적으로 큰 전기장이 형성될 수 있다. 따라서 메모리 셀들(MC1~MCn) 중에서 돌출 형상 또는 타원형 형상을 갖는 필라의 일부분에 상응하는 메모리 셀의 소거 속도는 상대적 증가할 수 있다.

따라서, 일 실시예에 있어서, 메모리 셀들(MC1~MCn) 중에서 돌출 형상 또는 타원형 형상을 갖는 필라의 일부분에 상응하는 메모리 셀에 연결되는 워드라인에 상대적으로 높은 워드라인 전압을 인가함으로써 메모리 셀들(MC1~MCn) 사이의 소거 속도 차이를 감소시킬 수 있다. 따라서 소거 동작 수행 이후에 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 소거 방법을 나타내는 순서도이다.

도 13의 소거 방법이 수행되는 비휘발성 메모리 장치는 기판 및 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 제1 내지 제n(n은 2이상의 정수) 워드라인들을 포함한다. 여기서, 제1 워드라인은 상기 제1 내지 제n 워드라인들 중에서 최하부에 형성되는 워드라인에 상응하고, 제n 워드라인은 상기 제1 내지 제n 워드라인들 중에서 최상부에 형성되는 워드라인에 상응할 수 있다.

예를 들어, 도 13에 도시된 비휘발성 메모리 장치의 소거 방법은 도 1에 도시된 비휘발성 메모리 장치(10)에 의해 수행될 수 있다.

이하, 도 1 내지 7 및 13을 참조하여 비휘발성 메모리 장치(10)의 소거 방법에 대해 설명한다.

도 13을 참조하면, 제1 내지 제n 워드라인(WL1~WLn)에 접지 전압(GND)을 인가하고(단계 S210), 기판(111)에 소거 전압을 인가한다(S220). 상기 소거 전압은 상대적으로 높은 양의 전압일 수 있다. 기판(111)에 상기 소거 전압을 인가한 이후에, 제1 내지 제n 워드라인(WL1~WLn) 중에서 기판(111)에 인접하여 형성되는 제1 내지 제k(k는 n이하의 양의 정수) 워드라인(WL1~WLk)을 플로팅한다(단계 S230).

도 14는 도 1에 도시된 어드레스 디코더와 메모리 셀 어레이 사이의 워드라인 연결의 일 예를 나타내는 회로도이다. 도 15는 도 13에 도시된 비휘발성 메모리 장치의 소거 방법의 일 예를 설명하기 위한 그래프이다.

도 14 및 15를 참조하면, 메모리 셀 어레이(100)에 연결되는 제1 내지 제n 워드라인(WL1~WLn)은 각각 제1 내지 제n 패스 트랜지스터(PT1~PTn)를 통해 어드레스 디코더(200)에 연결될 수 있다.

제1 내지 제n 패스 트랜지스터(PT1~PTn)의 게이트 전극에는 각각 제1 내지 제n 패스 신호(PS1~PSn)가 인가될 수 있다. 제1 내지 제n 패스 신호(PS1~PSn)가 활성화되는 경우 제1 내지 제n 패스 트랜지스터(PT1~PTn) 각각은 턴온되고, 제1 내지 제n 패스 신호(PS1~PSn)가 비활성화되는 경우 제1 내지 제n 패스 트랜지스터(PT1~PTn) 각각은 턴오프될 수 있다.

일 실시예에 있어서, 제1 내지 제n 패스 신호(PS1~PSn)는 제어부(500)로부터 제공될 수 있다.

일 실시예에 있어서, 어드레스 디코더(200)는 제1 내지 제n 패스 트랜지스터(PT1~PTn)에 접지 전압(GND)을 인가하고, 제어부(500)는 제1 내지 제n 패스 트랜지스터(PT1~PTn)에 활성화된 제1 내지 제n 패스 신호(PS1~PSn)를 인가하여 제1 내지 제n 패스 트랜지스터(PT1~PTn)를 턴온시킴으로써 제1 내지 제n 워드라인(WL1~WLn)에 접지 전압(GND)을 인가할 수 있다(단계 S210).

제1 시각(t1)에, 전압 생성부(400)는 제어부(500)의 제어에 따라 소거 전압(Verase)을 기판(111)에 인가할 수 있다(단계 S220).

따라서, 도 15에 도시된 바와 같이, 기판(111)의 전압은 소거 전압(Verase)으로 상승할 수 있다.

이후, 제2 시각(t2)에, 제어부(500)는 제1 내지 제n 워드라인(WL1~WLn) 중에서 기판(111)에 인접하여 형성되는 제1 내지 제k 워드라인(WL1~WLk)에 연결되는 제1 내지 제k 패스 트랜지스터(PT1~PTk)의 게이트에 제공되는 제1 내지 제k 패스 신호(PS1~PSk)를 비활성화시켜 제1 내지 제k 패스 트랜지스터(PT1~PTk)를 턴오프시킴으로써 제1 내지 제k 워드라인(WL1~WLk)을 플로팅시킬 수 있다(단계 S230).

따라서, 도 15에 도시된 바와 같이, 제1 내지 제k 워드라인(WL1~WLk)이 플로팅되기 이전에는 제1 내지 제k 패스 트랜지스터(PT1~PTk)가 턴온 상태를 유지하므로 제1 내지 제k 워드라인(WL1~WLk)의 전압은 접지 전압(GND)으로 유지되나, 제1 내지 제k 워드라인(WL1~WLk)이 플로팅된 이후에는 제1 내지 제k 워드라인(WL1~WLk)과 기판(111) 사이에 커플링(coupling)이 발생하므로, 소거 전압(Verase)으로 인한 기판(111) 전압의 상승에 따라 제1 내지 제k 워드라인(WL1~WLk)의 전압 역시 상승할 수 있다.

이에 반해, 제(k+1) 내지 제n 패스 트랜지스터(PT(k+1)~PTn)는 턴온 상태를 유지하므로, 도 15에 도시된 바와 같이, 제(k+1) 내지 제n 워드라인(WL(k+1)~WLn)은 접지 전압(GND)으로 유지될 수 있다.

도 15에 도시된 바와 같이, 기판(111)에는 제1 내지 제n 워드라인(WL1~WLn)의 전압보다 높은 소거 전압(Verase)이 인가되므로, 제1 내지 제n 워드라인(WL1~WLn)에 연결되는 메모리 셀들(MC1~MCn)에 전기장이 형성되어 메모리 셀들(MC1~MCn)에 대해 소거 동작이 수행될 수 있다.

도 1 내지 7을 참조하여 상술한 바와 같이, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 하부로 갈수록 폭이 작아지는 V자형 원통 형상을 가지므로, 제1 내지 제n 워드라인(WL1~WLn)의 전압이 서로 동일한 경우, 메모리 셀들(MC1~MCn) 중에서 상대적으로 하부에 형성되는 메모리 셀의 소거 속도는 상대적으로 상부에 형성되는 메모리 셀의 소거 속도보다 빠를 수 있다. 비휘발성 메모리 장치(10)에 포함되는 메모리 셀 어레이(100)는 블록 단위로 소거 동작을 수행하므로, 기판(111)으로부터 메모리 셀들(MC1~MCn)이 형성되는 높이에 따라 메모리 셀들(MC1~MCn)의 소거 속도가 상이한 경우 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포가 증가할 수 있다. 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포가 증가하는 경우, 프로그램되는 메모리 셀들의 문턱 전압 산포 역시 증가하여 워드라인 커플링(coupling)이 증가하는 문제점이 있다.

그러나, 상술한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법에 따르면, 제1 내지 제k 워드라인(WL1~WLk)이 플로팅되기 이전에는 제1 내지 제k 패스 트랜지스터(PT1~PTk)가 턴온 상태를 유지하므로 제1 내지 제k 워드라인(WL1~WLk)의 전압은 접지 전압(GND)으로 유지되나, 제1 내지 제k 워드라인(WL1~WLk)이 플로팅된 이후에는 제1 내지 제k 워드라인(WL1~WLk)과 기판(111) 사이에 커플링(coupling)이 발생하므로, 소거 전압(Verase)으로 인한 기판(111) 전압의 상승에 따라 제1 내지 제k 워드라인(WL1~WLk)의 전압 역시 접지 전압(GND)으로부터 상승할 수 있다.

이에 반해, 제(k+1) 내지 제n 패스 트랜지스터(PT(k+1)~PTn)는 턴온 상태를 유지하므로, 제(k+1) 내지 제n 워드라인(WL(k+1)~WLn)은 접지 전압(GND)으로 유지될 수 있다.

메모리 셀들(MC1~MCn) 중에서 상대적으로 하부에 형성되는 메모리 셀들(MC1~MCk)에는 제1 내지 제k 워드라인(WL1~WLk)이 각각 연결되고, 메모리 셀들(MC1~MCn) 중에서 상대적으로 상부에 형성되는 메모리 셀들(MC(k+1)~MCn)에는 제(k+1) 내지 제n 워드라인(WL(k+1)~WLn)이 각각 연결될 수 있다. 따라서, 소거 동작시, 메모리 셀들(MC1~MCn) 중에서 상대적으로 하부에 형성되는 메모리 셀들(MC1~MCk)의 게이트 전극막과 채널막(114) 사이의 전압 차이는 메모리 셀들(MC1~MCn) 중에서 상대적으로 상부에 형성되는 메모리 셀들(MC(k+1)~MCn)의 게이트 전극막과 채널막(114) 사이의 전압 차이보다 작을 수 있다. 따라서 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법에 따르면, 기판(111)으로부터의 높이에 따라 메모리 셀들(MC1~MCn) 사이의 소거 속도 차이를 감소시킴으로써, 소거 동작 수행 이후에 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

일 실시예에 있어서, 기판(111)에 소거 전압(Verase)을 인가한 이후에 제1 워드라인(WL1)부터 제k 워드라인(WLk)의 순서로 제1 내지 제k 워드라인(WL1~WLk)을 순차적으로 플로팅할 수 있다(단계 S230).

도 16은 도 13에 도시된 비휘발성 메모리 장치의 소거 방법의 다른 예를 설명하기 위한 그래프이다.

도 14 및 16을 참조하면, 어드레스 디코더(200)는 제1 내지 제n 패스 트랜지스터(PT1~PTn)에 접지 전압(GND)을 인가하고, 제어부(500)는 제1 내지 제n 패스 트랜지스터(PT1~PTn)에 활성화된 제1 내지 제n 패스 신호(PS1~PSn)를 인가하여 제1 내지 제n 패스 트랜지스터(PT1~PTn)를 턴온시킴으로써 제1 내지 제n 워드라인(WL1~WLn)에 접지 전압(GND)을 인가할 수 있다(단계 S210).

따라서, 도 16에 도시된 바와 같이, 기판(111)의 전압은 소거 전압(Verase)으로 상승할 수 있다.

이후, 제2 내지 (k+1) 시각(t2, t3, ..., t(k+1))에, 제어부(500)는 제1 내지 제n 워드라인(WL1~WLn) 중에서 기판(111)에 인접하여 형성되는 제1 내지 제k 워드라인(WL1~WLk)에 연결되는 제1 내지 제k 패스 트랜지스터(PT1~PTk)의 게이트에 제공되는 제1 내지 제k 패스 신호(PS1~PSk)를 순차적으로 비활성화시켜 제1 내지 제k 패스 트랜지스터(PT1~PTk)를 순차적으로 턴오프시킴으로써 제1 내지 제k 워드라인(WL1~WLk)을 순차적으로 플로팅시킬 수 있다(단계 S230).

따라서, 도 16에 도시된 바와 같이, 제1 내지 제k 워드라인(WL1~WLk)이 플로팅되기 이전에는 제1 내지 제k 패스 트랜지스터(PT1~PTk)가 턴온 상태를 유지하므로 제1 내지 제k 워드라인(WL1~WLk)의 전압은 접지 전압(GND)으로 유지되나, 제1 내지 제k 워드라인(WL1~WLk) 각각이 플로팅된 이후에는 제1 내지 제k 워드라인(WL1~WLk)과 기판(111) 사이에 커플링(coupling)이 발생하므로, 소거 전압(Verase)으로 인한 기판(111) 전압의 상승에 따라 제1 내지 제k 워드라인(WL1~WLk)의 전압 역시 상승할 수 있다.

이에 반해, 제(k+1) 내지 제n 패스 트랜지스터(PT(k+1)~PTn)는 턴온 상태를 유지하므로, 도 16에 도시된 바와 같이, 제(k+1) 내지 제n 워드라인(WL(k+1)~WLn)은 접지 전압(GND)으로 유지될 수 있다.

따라서, 소거 동작시, 메모리 셀들(MC1~MCn) 중에서 상대적으로 하부에 형성되는 메모리 셀들(MC1~MCk)에 있어서, 게이트 전극막과 채널막(114) 사이의 전압 차이는 기판(111)으로부터의 높이가 낮을수록 작게 형성될 수 있다. 따라서 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 소거 방법에 따르면, 기판(111)으로부터의 높이에 따라 메모리 셀들(MC1~MCn) 사이의 소거 속도 차이를 더욱 감소시킴으로써, 소거 동작 수행 이후에 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

일 실시예에 있어서, 기판(111)에 소거 전압(Verase)이 인가되는 시점으로부터 기준 시간이 경과된 시점에 제1 내지 제k 워드라인(WL1~WLk)이 플로팅될 수 있다(단계 S230).

도 17은 도 1에 도시된 비휘발성 메모리 장치의 일 예를 나타내는 블록도이다.

도 17에 도시된 비휘발성 메모리 장치(10a)는 도 1에 도시된 비휘발성 메모리 장치(10)와 비교할 때, 제어부(500)가 타이머(510)를 포함한다는 사항을 제외하고는 서로 동일하다.

도 13 내지 17을 참조하면, 제어부(500)는 전압 생성부(400)를 제어하여 기판(111)에 소거 전압(Verase)을 인가하고(단계 S220), 타이머(510)는 기판(111)에 소거 전압(Verase)이 인가된 시점으로부터 상기 기준 시간이 경과되었는지 여부를 판단할 수 있다. 상기 기준 시간이 경과된 경우, 제어부(500)는 제1 내지 제k 패스 트랜지스터(PT1~PTk)의 게이트에 제공되는 제1 내지 제k 패스 신호(PS1~PSk)를 비활성화시켜 제1 내지 제k 패스 트랜지스터(PT1~PTk)를 턴오프시킴으로써 제1 내지 제k 워드라인(WL1~WLk)을 플로팅시킬 수 있다(단계 S230).

일 실시예에 있어서, 타이머(510)는 기판(111)에 소거 전압(Verase)이 인가된 시점으로부터 제1 내지 제k 기준 시간이 각각 경과되었는지 여부를 판단할 수 있다. 여기서, 제i(i는 k이하의 양의 정수) 기준 시간은 제j(j는 i보다 크고 k이하의 양의 정수) 기준 시간보다 작을 수 있다. 상기 제1 내지 제k 기준 시간이 각각 경과된 경우, 제어부(500)는 제1 내지 제k 패스 트랜지스터(PT1~PTk)의 게이트에 제공되는 제1 내지 제k 패스 신호(PS1~PSk)를 각각 비활성화시켜 제1 내지 제k 패스 트랜지스터(PT1~PTk)를 각각 턴오프시킴으로써 제1 내지 제k 워드라인(WL1~WLk)을 순차적으로 플로팅시킬 수 있다(단계 S230).

일 실시예에 있어서, 기판(111)의 전압이 기준 전압에 도달하는 경우 제1 내지 제k 워드라인(WL1~WLk)이 플로팅될 수 있다(단계 S230).

도 18은 도 1에 도시된 비휘발성 메모리 장치의 다른 예를 나타내는 블록도이다.

도 18에 도시된 비휘발성 메모리 장치(10b)는 도 1에 도시된 비휘발성 메모리 장치(10)와 비교할 때, 전압 감지부(600)를 더 포함한다는 사항을 제외하고는 서로 동일하다.

도 13, 14, 15, 16 및 18을 참조하면, 제어부(500)는 전압 생성부(400)를 제어하여 기판(111)에 소거 전압(Verase)을 인가하고(단계 S220), 전압 감지부(600)는 기판(111)의 전압(Vsub)을 감지하여 기판(111)의 전압(Vsub)이 상기 기준 전압에 도달했는지 여부를 판단할 수 있다. 기판(111)의 전압(Vsub)이 상기 기준 전압에 도달한 경우, 전압 감지부(600)는 소거 제어 신호(ECS)를 출력할 수 있다. 제어부(500)는 소거 제어 신호(ECS)에 응답하여 제1 내지 제k 패스 트랜지스터(PT1~PTk)의 게이트에 제공되는 제1 내지 제k 패스 신호(PS1~PSk)를 비활성화시켜 제1 내지 제k 패스 트랜지스터(PT1~PTk)를 턴오프시킴으로써 제1 내지 제k 워드라인(WL1~WLk)을 플로팅시킬 수 있다(단계 S230).

일 실시예에 있어서, 전압 감지부(600)는 기판(111)의 전압(Vsub)을 감지하여 기판(111)의 전압(Vsub)이 제1 내지 제k 기준 전압에 각각 도달했는지 여부를 판단할 수 있다. 여기서, 제i(i는 k이하의 양의 정수) 기준 전압은 제j(j는 i보다 크고 k이하의 양의 정수) 기준 전압보다 낮을 수 있다.기판(111)의 전압(Vsub)이 상기 제1 내지 제k 기준 전압에 각각 도달한 경우, 전압 감지부(600)는 제1 내지 제k 소거 제어 신호를 각각 출력할 수 있다. 제어부(500)는 상기 제1 내지 제k 소거 제어 신호에 각각 응답하여 제1 내지 제k 패스 트랜지스터(PT1~PTk)의 게이트에 제공되는 제1 내지 제k 패스 신호(PS1~PSk)를 각각 비활성화시켜 제1 내지 제k 패스 트랜지스터(PT1~PTk)를 각각 턴오프시킴으로써 제1 내지 제k 워드라인(WL1~WLk)을 순차적으로 플로팅시킬 수 있다(단계 S230).

도 1 내지 18을 참조하여 상술한 바와 같이, 비휘발성 메모리 장치(10)에 형성되는 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 하부로 갈수록 폭이 작아지는 V자형 원통 형상을 가지므로, 소거 동작시, 메모리 셀들(MC1~MCn) 중에서 상대적으로 하부에 형성되는 메모리 셀들(MC1~MCk)의 게이트 전극막과 채널막(114) 사이의 전압 차이를 메모리 셀들(MC1~MCn) 중에서 상대적으로 상부에 형성되는 메모리 셀들(MC(k+1)~MCn)의 게이트 전극막과 채널막(114) 사이의 전압 차이보다 작게 유지시킴으로써, 기판(111)으로부터의 높이에 따라 메모리 셀들(MC1~MCn) 사이의 소거 속도 차이를 감소시킬 수 있다. 따라서 소거 동작 수행 이후에 소거 상태에 있는 메모리 셀들(MC1~MCn)의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

도 19는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.

도 19의 프로그램 방법이 수행되는 비휘발성 메모리 장치는 기판 및 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 제1 내지 제n(n은 2이상의 정수) 워드라인들을 포함한다. 여기서, 제1 워드라인은 상기 제1 내지 제n 워드라인들 중에서 최하부에 형성되는 워드라인에 상응하고, 제n 워드라인은 상기 제1 내지 제n 워드라인들 중에서 최상부에 형성되는 워드라인에 상응할 수 있다.

예를 들어, 도 19에 도시된 비휘발성 메모리 장치의 프로그램 방법은 도 1에 도시된 비휘발성 메모리 장치(10)에 의해 수행될 수 있다.

이하, 도 1 내지 7 및 19를 참조하여 비휘발성 메모리 장치(10)의 프로그램 방법에 대해 설명한다.

도 19를 참조하면, 제i(i는 n이하의 양의 정수) 워드라인(WLi)에 제1 전압부터 시작하여 프로그램 루프(program loop)마다 단계적으로 증가하는 프로그램 전압을 인가하여 제i 워드라인(WLi)에 연결되는 메모리 셀을 프로그램하고(단계 S310), 제i 워드라인(WLi)의 상부에 형성되는 제j(j는 i보다 크고 n이하의 양의 정수) 워드라인(WLj)에 상기 제1 전압보다 높은 제2 전압부터 시작하여 프로그램 루프마다 단계적으로 증가하는 프로그램 전압을 인가하여 제j 워드라인(WLj)에 연결되는 메모리 셀을 프로그램한다(단계 S320).

도 20a 및 20b는 도 19에 도시된 비휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 그래프들이다.

도 20a는 제i 워드라인(WLi)에 연결되는 메모리 셀을 프로그램하는 방법을 설명하기 위한 그래프이고, 도 20b는 제j 워드라인(WLj)에 연결되는 메모리 셀을 프로그램하는 방법을 설명하기 위한 그래프이다.

도 20a를 참조하면, 타겟 메모리 셀이 제i 워드라인(WLi)에 연결되는 경우, 제1 프로그램 루프(LOOP1) 동안 제i 워드라인(WLi)에 제1 전압(V1)을 갖는 프로그램 전압(Vpgm)을 인가하고, 제1 내지 제n 워드라인(WL1~WLn) 중에서 제i 워드라인(WLi)을 제외한 나머지 워드라인들에는 프로그램 전압(Vpgm)보다 낮은 패스 전압을 인가할 수 있다. 일 실시예에 있어서, 프로그램 전압(Vpgm) 및 상기 패스 전압은 전압 생성부(400)로부터 제공될 수 있다. 예를 들어, 전압 생성부(400)는 프로그램 전압(Vpgm) 및 상기 패스 전압을 생성하여 어드레스 디코더(200)에 제공하고, 어드레스 디코더(200)는 제어부(500)의 제어에 따라 제i 워드라인(WLi)에 프로그램 전압(Vpgm)을 인가하고 나머지 워드라인들에 상기 패스 전압을 인가할 수 있다.

이 때, 복수의 비트라인들(BL1~BLm) 중에서 상기 타겟 메모리 셀에 연결되는 비트라인에는 프로그램 허용 전압이 인가되고, 나머지 비트라인들에는 프로그램 금지 전압이 인가될 수 있다. 예를 들어, 상기 프로그램 허용 전압은 접지 전압(GND)이고, 상기 프로그램 금지 전압은 전원 전압일 수 있다. 프로그램 동작이 수행되는 동안 스트링 선택 라인(SSL)에는 상기 전원 전압이 인가되고 기판(111)에는 접지 전압(GND)이 인가될 수 있다.

이로 인해, 상기 타겟 메모리 셀의 게이트 전극막과 채널막(114) 사이에는 강한 전기장이 형성되므로 상기 타겟 메모리 셀에 대해 프로그램 동작이 수행될 수 있다.

이후, 제i 워드라인(WLi)에 검증 전압(Vvf)을 인가하여 상기 타겟 메모리 셀의 문턱 전압과 검증 전압(Vvf)을 비교함으로써 상기 타겟 메모리 셀이 프로그램 상태인지 프로그램 페일 상태인지 여부를 검증할 수 있다.

상기 검증 결과, 상기 타겟 메모리 셀이 프로그램 상태인 경우, 상기 타겟 메모리 셀에 대한 프로그램 동작을 종료할 수 있다.

상기 검증 결과, 상기 타겟 메모리 셀이 프로그램 페일 상태인 경우, 상기 타겟 메모리 셀이 프로그램 상태가 될 때까지 프로그램 루프가 반복적으로 수행될 수 있다. 각 프로그램 루프들(LOOP1, LOOP2, LOOP3, LOOP4, ..., LOOPw)(w는 양의 정수)마다 제i 워드라인(WLi)에 프로그램 전압(Vpgm)이 인가되는 프로그램 동작 및 제i 워드라인(WLi)에 검증 전압(Vvf)이 인가되는 검증 동작이 순차적으로 수행될 수 있다.

도 20a에 도시된 바와 같이, 제i 워드라인(WLi)에 인가되는 프로그램 전압(Vpgm)은 프로그램 루프마다 스텝 레벨(dV)만큼 증가할 수 있다. 예를 들어, 제1 프로그램 루프(LOOP1)에서 프로그램 전압(Vpgm)은 제1 전압(V1)을 갖고, 제2 프로그램 루프(LOOP2)에서 프로그램 전압(Vpgm)은 제1 전압(V1)보다 스텝 레벨(dV)만큼 증가한 전압을 갖고, 제3 프로그램 루프(LOOP3)에서 프로그램 전압(Vpgm)은 제1 전압(V1)보다 스텝 레벨(dV)의 두 배만큼 증가한 전압을 가질 수 있다. 즉, 제1 프로그램 루프(LOOP1)에서 프로그램 전압(Vpgm)은 제1 전압(V1)을 갖고, 이후 프로그램 루프가 증가함에 따라 프로그램 전압(Vpgm)은 이전 프로그램 루프에서의 프로그램 전압(Vpgm)보다 스텝 레벨(dV)만큼 증가할 수 있다.

도 20b를 참조하면, 타겟 메모리 셀이 제i 워드라인(WLi)의 상부에 형성되는 제j 워드라인(WLj)에 연결되는 경우, 제1 프로그램 루프(LOOP1) 동안 제j 워드라인(WLj)에 제1 전압(V1) 전압보다 높은 제2 전압(V2)을 갖는 프로그램 전압(Vpgm)을 인가하고, 제1 내지 제n 워드라인(WL1~WLn) 중에서 제j 워드라인(WLj)을 제외한 나머지 워드라인들에는 프로그램 전압(Vpgm)보다 낮은 패스 전압을 인가할 수 있다.

이후, 제j 워드라인(WLj)에 검증 전압(Vvf)을 인가하여 상기 타겟 메모리 셀의 문턱 전압과 검증 전압(Vvf)을 비교함으로써 상기 타겟 메모리 셀이 프로그램 상태인지 프로그램 페일 상태인지 여부를 검증할 수 있다.

상기 검증 결과, 상기 타겟 메모리 셀이 프로그램 페일 상태인 경우, 상기 타겟 메모리 셀이 프로그램 상태가 될 때까지 프로그램 루프가 반복적으로 수행될 수 있다. 각 프로그램 루프들(LOOP1, LOOP2, LOOP3, LOOP4, ..., LOOPw)(w는 양의 정수)마다 제j 워드라인(WLj)에 프로그램 전압(Vpgm)이 인가되는 프로그램 동작 및 제j 워드라인(WLj)에 검증 전압(Vvf)이 인가되는 검증 동작이 순차적으로 수행될 수 있다.

도 20b에 도시된 바와 같이, 제j 워드라인(WLj)에 인가되는 프로그램 전압(Vpgm)은 프로그램 루프마다 스텝 레벨(dV)만큼 증가할 수 있다. 예를 들어, 제1 프로그램 루프(LOOP1)에서 프로그램 전압(Vpgm)은 제1 전압(V1)보다 높은 제2 전압(V2)을 갖고, 제2 프로그램 루프(LOOP2)에서 프로그램 전압(Vpgm)은 제2 전압(V2)보다 스텝 레벨(dV)만큼 증가한 전압을 갖고, 제3 프로그램 루프(LOOP3)에서 프로그램 전압(Vpgm)은 제2 전압(V2)보다 스텝 레벨(dV)의 두 배만큼 증가한 전압을 가질 수 있다. 즉, 제1 프로그램 루프(LOOP1)에서 프로그램 전압(Vpgm)은 제2 전압(V2)을 갖고, 이후 프로그램 루프가 증가함에 따라 프로그램 전압(Vpgm)은 이전 프로그램 루프에서의 프로그램 전압(Vpgm)보다 스텝 레벨(dV)만큼 증가할 수 있다.

일 실시예에 있어서, 제i 워드라인(WLi)에 연결되는 상기 타겟 메모리 셀을 프로그램할 때 프로그램 루프마다 프로그램 전압(Vpgm)의 단계별 증가량(dV)은 제j 워드라인(WLj)에 연결되는 상기 타겟 메모리 셀을 프로그램할 때 프로그램 루프마다 프로그램 전압(Vpgm)의 단계별 증가량(dV)과 동일할 수 있다. 예를 들어, 제1 내지 제n 워드라인(WL1~WLn) 각각에 연결되는 메모리 셀을 프로그램할 때 프로그램 루프마다 프로그램 전압(Vpgm)의 단계별 증가량(dV)은 모두 동일할 수 있다.

일 실시예에 있어서, 제1 내지 제n 워드라인(WL1~WLn) 중에서 상기 타겟 메모리 셀이 연결되는 선택 워드라인의 높이가 낮을수록 제1 프로그램 루프(LOOP1)에서 상기 선택 워드라인에 인가되는 프로그램 전압(Vpgm)의 크기는 낮을 수 있다. 즉, 상기 선택 워드라인의 높이가 낮을수록 크기가 작은 전압부터 시작하여 단계적으로 스텝 레벨(dV)만큼 증가하는 프로그램 전압(Vpgm)을 인가하여 상기 선택 워드라인에 연결되는 메모리 셀을 프로그램할 수 있다.

도 1 내지 7을 참조하여 상술한 바와 같이, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 하부로 갈수록 폭이 작아지는 V자형 원통 형상을 가지므로, 제1 내지 제n 워드라인(WL1~WLn)에 인가되는 프로그램 전압(Vpgm)의 크기가 동일한 경우, 메모리 셀들(MC1~MCn) 중에서 상대적으로 상부에 형성되는 메모리 셀의 프로그램 속도는 상대적으로 하부에 형성되는 메모리 셀의 프로그램 속도보다 느릴 수 있다.

그러나, 상술한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에 따르면, 제1 내지 제n 워드라인(WL1~WLn) 중에서 상기 타겟 메모리 셀이 연결되는 선택 워드라인의 높이가 낮을수록 상대적으로 낮은 전압부터 시작하여 단계적으로 스텝 레벨(dV)만큼 증가하는 프로그램 전압(Vpgm)을 인가하여 상기 선택 워드라인에 연결되는 상기 타겟 메모리 셀을 프로그램하고, 상기 선택 워드라인의 높이가 높을수록 상대적으로 높은 전압부터 시작하여 단계적으로 스텝 레벨(dV)만큼 증가하는 프로그램 전압(Vpgm)을 인가하여 상기 선택 워드라인에 연결되는 상기 타겟 메모리 셀을 프로그램할 수 있다. 따라서 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그램 방법에 따르면, 기판(111)으로부터 상대적으로 높은 위치에 형성되어 프로그램 속도가 상대적으로 느린 메모리 셀들에 대해서는 상대적으로 높은 전압부터 시작하여 단계적으로 스텝 레벨(dV)만큼 증가하는 프로그램 전압(Vpgm)을 인가하여 프로그램 동작을 수행함으로써, 비휘발성 메모리 장치(10)의 전체적인 프로그램 속도를 증가시킬 수 있다.

도 21은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.

도 21을 참조하면, 메모리 시스템(900)은 메모리 컨트롤러(910) 및 비휘발성 메모리 장치(920)를 포함한다.

비휘발성 메모리 장치(920)는 메모리 셀 어레이(921) 및 데이터 입출력 회로(922)를 포함한다.

메모리 셀 어레이(921)는 기판 상에 삼차원 구조로 형성된다. 예를 들어, 메모리 셀 어레이(921)에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 메모리 셀 어레이(921)에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.

데이터 입출력 회로(922)는 상기 복수의 비트 라인들을 통해 메모리 셀 어레이(921)에 연결된다. 데이터 입출력 회로(922)는 상기 복수의 비트라인들 중의 적어도 하나를 선택하고, 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀로부터 독출되는 데이터를 메모리 컨트롤러(910)로 출력하고, 메모리 컨트롤러(910)로부터 입력되는 데이터를 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀에 기입할 수 있다.

비휘발성 메모리 장치(920)는 소거 동작시 상기 복수의 워드라인들 중에서 상대적으로 상부에 형성되는 워드라인에는 상대적으로 낮은 전압을 인가하고, 상대적으로 하부에 형성되는 워드라인에는 상대적으로 높은 전압을 인가함으로써 상기 기판으로부터의 높이에 따라 상기 메모리 셀들 사이의 소거 속도 차이를 감소시킬 수 있다. 따라서 소거 동작 수행 이후에 소거 상태에 있는 상기 메모리 셀들의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

비휘발성 메모리 장치(920)는 프로그램 동작시 상기 복수의 워드라인들 중에서 타겟 메모리 셀이 연결되는 선택 워드라인의 높이가 낮을수록 상대적으로 낮은 전압부터 시작하여 단계적으로 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 상기 선택 워드라인에 연결되는 상기 타겟 메모리 셀을 프로그램하고, 상기 선택 워드라인의 높이가 높을수록 상대적으로 높은 전압부터 시작하여 단계적으로 상기 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 상기 선택 워드라인에 연결되는 상기 타겟 메모리 셀을 프로그램할 수 있다. 따라서 상기 기판으로부터 상대적으로 높은 위치에 형성되어 프로그램 속도가 상대적으로 느린 메모리 셀들에 대해서는 상대적으로 높은 전압부터 시작하여 단계적으로 상기 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 프로그램 동작을 수행함으로써, 비휘발성 메모리 장치(920)의 전체적인 프로그램 속도를 증가시킬 수 있다.

비휘발성 메모리 장치(920)는 도 1에 도시된 비휘발성 메모리 장치(10)로 구현될 수 있다. 도 1의 비휘발성 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 20b를 참조하여 상세히 설명하였으므로, 여기서는 비휘발성 메모리 장치(920)에 대한 상세한 설명은 생략한다.

메모리 컨트롤러(910)는 비휘발성 메모리 장치(920)를 제어한다. 메모리 컨트롤러(910)는 외부의 호스트와 비휘발성 메모리 장치(920) 사이의 데이터 교환을 제어할 수 있다.

메모리 컨트롤러(910)는 중앙 처리 장치(911), 버퍼 메모리(912), 호스트 인터페이스(913) 및 메모리 인터페이스(914)를 포함할 수 있다.

중앙 처리 장치(911)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(912)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다.

버퍼 메모리(912)는 중앙 처리 장치(911)의 동작 메모리일 수 있다. 실시예에 따라서, 버퍼 메모리(912)는 메모리 컨트롤러(910)의 내부 또는 외부에 위치할 수 있다.

호스트 인터페이스(913)는 상기 호스트와 연결되고, 메모리 인터페이스(914)는 비휘발성 메모리 장치(920)와 연결된다. 중앙 처리 장치(911)는 호스트 인터페이스(913)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(913)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.

또한, 중앙 처리 장치(911)는 메모리 인터페이스(914)를 통하여 비휘발성 메모리 장치(920)와 통신할 수 있다.

실시예에 따라서, 메모리 컨트롤러(910)는 스타트-업 코드를 저장하는 비휘발성 메모리 장치를 더 포함할 수 있고, 에러 정정을 위한 에러 정정 블록(915)을 더 포함할 수 있다.

일 실시예에서, 메모리 컨트롤러(910)는 비휘발성 메모리 장치(920)에 빌트-인(built-in)되어 구현될 수 있다. 메모리 컨트롤러(910)가 빌트-인되어 구현된 NAND 플래시 메모리 장치를 원낸드 메모리 장치(One-NAND memory device)라 명명할 수 있다.

메모리 시스템(900)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다.

도 22는 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 블록도이다.

도 22를 참조하면, 메모리 카드(1000)는 복수의 접속 핀들(1010), 메모리 컨트롤러(1020) 및 비휘발성 메모리 장치(1030)를 포함한다.

호스트와 메모리 카드(1000) 사이의 신호들이 송수신되도록 복수의 접속 핀들(1010)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(1010)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.

메모리 컨트롤러(1020)는 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(1030)에 저장할 수 있다.

비휘발성 메모리 장치(1030)는 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함한다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.

비휘발성 메모리 장치(1030)는 소거 동작시 상기 복수의 워드라인들 중에서 상대적으로 상부에 형성되는 워드라인에는 상대적으로 낮은 전압을 인가하고, 상대적으로 하부에 형성되는 워드라인에는 상대적으로 높은 전압을 인가함으로써 상기 기판으로부터의 높이에 따라 상기 메모리 셀들 사이의 소거 속도 차이를 감소시킬 수 있다. 따라서 소거 동작 수행 이후에 소거 상태에 있는 상기 메모리 셀들의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

비휘발성 메모리 장치(1030)는 프로그램 동작시 상기 복수의 워드라인들 중에서 타겟 메모리 셀이 연결되는 선택 워드라인의 높이가 낮을수록 상대적으로 낮은 전압부터 시작하여 단계적으로 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 상기 선택 워드라인에 연결되는 상기 타겟 메모리 셀을 프로그램하고, 상기 선택 워드라인의 높이가 높을수록 상대적으로 높은 전압부터 시작하여 단계적으로 상기 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 상기 선택 워드라인에 연결되는 상기 타겟 메모리 셀을 프로그램할 수 있다. 따라서 상기 기판으로부터 상대적으로 높은 위치에 형성되어 프로그램 속도가 상대적으로 느린 메모리 셀들에 대해서는 상대적으로 높은 전압부터 시작하여 단계적으로 상기 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 프로그램 동작을 수행함으로써, 비휘발성 메모리 장치(1030)의 전체적인 프로그램 속도를 증가시킬 수 있다.

비휘발성 메모리 장치(1030)는 도 1에 도시된 비휘발성 메모리 장치(10)로 구현될 수 있다. 도 1의 비휘발성 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 20b를 참조하여 상세히 설명하였으므로, 여기서는 비휘발성 메모리 장치(1030)에 대한 상세한 설명은 생략한다.

메모리 카드(1000)는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.

실시예에 따라서, 메모리 카드(1000)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.

도 23은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.

도 23을 참조하면, 솔리드 스테이트 드라이브 시스템(2000)은 호스트(2100) 및 솔리드 스테이트 드라이브(2200)를 포함한다.

솔리드 스테이트 드라이브(2200)는 복수의 비휘발성 메모리 장치들(2210-1, 2210-2, ..., 2210-n) 및 SSD 컨트롤러(2220)를 포함한다.

복수의 비휘발성 메모리 장치들(2210-1, 2210-2, ..., 2210-n)은 솔리드 스테이트 드라이브(2200)의 저장 매체로서 사용된다.

복수의 비휘발성 메모리 장치들(2210-1, 2210-2, ..., 2210-n) 각각은 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함한다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.

복수의 비휘발성 메모리 장치들(2210-1, 2210-2, ..., 2210-n) 각각은 소거 동작시 상기 복수의 워드라인들 중에서 상대적으로 상부에 형성되는 워드라인에는 상대적으로 낮은 전압을 인가하고, 상대적으로 하부에 형성되는 워드라인에는 상대적으로 높은 전압을 인가함으로써 상기 기판으로부터의 높이에 따라 상기 메모리 셀들 사이의 소거 속도 차이를 감소시킬 수 있다. 따라서 소거 동작 수행 이후에 소거 상태에 있는 상기 메모리 셀들의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

복수의 비휘발성 메모리 장치들(2210-1, 2210-2, ..., 2210-n) 각각은 프로그램 동작시 상기 복수의 워드라인들 중에서 타겟 메모리 셀이 연결되는 선택 워드라인의 높이가 낮을수록 상대적으로 낮은 전압부터 시작하여 단계적으로 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 상기 선택 워드라인에 연결되는 상기 타겟 메모리 셀을 프로그램하고, 상기 선택 워드라인의 높이가 높을수록 상대적으로 높은 전압부터 시작하여 단계적으로 상기 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 상기 선택 워드라인에 연결되는 상기 타겟 메모리 셀을 프로그램할 수 있다. 따라서 상기 기판으로부터 상대적으로 높은 위치에 형성되어 프로그램 속도가 상대적으로 느린 메모리 셀들에 대해서는 상대적으로 높은 전압부터 시작하여 단계적으로 상기 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 프로그램 동작을 수행함으로써, 복수의 비휘발성 메모리 장치들(2210-1, 2210-2, ..., 2210-n) 각각의 전체적인 프로그램 속도를 증가시킬 수 있다.

복수의 비휘발성 메모리 장치들(2210-1, 2210-2, ..., 2210-n) 각각은 도 1에 도시된 비휘발성 메모리 장치(10)로 구현될 수 있다. 도 1의 비휘발성 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 20b를 참조하여 상세히 설명하였으므로, 여기서는 복수의 비휘발성 메모리 장치들(2210-1, 2210-2, ..., 2210-n)에 대한 상세한 설명은 생략한다.

SSD 컨트롤러(2220)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 비휘발성 메모리 장치들(2210-1, 2210-2, ..., 2210-n)과 각각 연결된다.

SSD 컨트롤러(2220)는 신호 커넥터(2221)를 통해 호스트(2100)와 신호(SGL)를 송수신한다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(2220)는 호스트(2100)의 커맨드에 따라 복수의 비휘발성 메모리 장치들(2210-1, 2210-2, ..., 2210-n)에 데이터를 쓰거나 복수의 비휘발성 메모리 장치들(2210-1, 2210-2, ..., 2210-n)로부터 데이터를 읽어낸다.

솔리드 스테이트 드라이브(2200)는 보조 전원 장치(2230)를 더 포함할 수 있다. 보조 전원 장치(2230)는 전원 커넥터(2231)를 통해 호스트(2100)로부터 전원(PWR)을 입력받아 SSD 컨트롤러(2220)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(2230)는 솔리드 스테이트 드라이브(2200) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(2200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(2230)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(2200)에 보조 전원을 제공할 수도 있다.

도 24는 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.

도 24를 참조하면, 모바일 시스템(3000)은 어플리케이션 프로세서(3100), 통신(Connectivity)부(3200), 사용자 인퍼페이스(3300), 비휘발성 메모리 장치(NVM)(3400), 휘발성 메모리 장치(VM)(3500) 및 파워 서플라이(3600)를 포함한다.

실시예에 따라, 모바일 시스템(3000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(3100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(3100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(3100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(3100)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(3200)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(3200)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

비휘발성 메모리 장치(3400)는 모바일 시스템(3000)을 부팅하기 위한 부트 이미지를 저장할 수 있다.

비휘발성 메모리 장치(3400)는 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함한다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.

비휘발성 메모리 장치(3400)는 소거 동작시 상기 복수의 워드라인들 중에서 상대적으로 상부에 형성되는 워드라인에는 상대적으로 낮은 전압을 인가하고, 상대적으로 하부에 형성되는 워드라인에는 상대적으로 높은 전압을 인가함으로써 상기 기판으로부터의 높이에 따라 상기 메모리 셀들 사이의 소거 속도 차이를 감소시킬 수 있다. 따라서 소거 동작 수행 이후에 소거 상태에 있는 상기 메모리 셀들의 문턱 전압 산포를 효과적으로 감소시킬 수 있다.

비휘발성 메모리 장치(3400)는 프로그램 동작시 상기 복수의 워드라인들 중에서 타겟 메모리 셀이 연결되는 선택 워드라인의 높이가 낮을수록 상대적으로 낮은 전압부터 시작하여 단계적으로 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 상기 선택 워드라인에 연결되는 상기 타겟 메모리 셀을 프로그램하고, 상기 선택 워드라인의 높이가 높을수록 상대적으로 높은 전압부터 시작하여 단계적으로 상기 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 상기 선택 워드라인에 연결되는 상기 타겟 메모리 셀을 프로그램할 수 있다. 따라서 상기 기판으로부터 상대적으로 높은 위치에 형성되어 프로그램 속도가 상대적으로 느린 메모리 셀들에 대해서는 상대적으로 높은 전압부터 시작하여 단계적으로 상기 스텝 레벨만큼 증가하는 프로그램 전압을 인가하여 프로그램 동작을 수행함으로써, 비휘발성 메모리 장치(3400)의 전체적인 프로그램 속도를 증가시킬 수 있다.

비휘발성 메모리 장치(3400)는 도 1에 도시된 비휘발성 메모리 장치(10)로 구현될 수 있다. 도 1의 비휘발성 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 20b를 참조하여 상세히 설명하였으므로, 여기서는 비휘발성 메모리 장치(3400)에 대한 상세한 설명은 생략한다.

휘발성 메모리 장치(3500)는 어플리케이션 프로세서(3100)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.

사용자 인터페이스(3300)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.

파워 서플라이(3600)는 모바일 시스템(3000)의 동작 전압을 공급할 수 있다.

또한, 실시예에 따라, 모바일 시스템(3000)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(3000) 또는 모바일 시스템(3000)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명은 비휘발성 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 비휘발성 메모리 장치를 구비하는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

기판 및 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 제1 내지 제n(n은 2이상의 정수) 워드라인을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서,
상기 제1 내지 제n 워드라인 중에서 상기 기판에 인접하여 형성되는 제1 내지 제k(k는 n보다 작은 양의 정수) 워드라인에 제1 내지 제k 워드라인 전압을 각각 인가하는 단계;
상기 제1 내지 제n 워드라인 중에서 상기 제1 내지 제k 워드라인의 상부에 형성되는 제(k+1) 내지 제n 워드라인에 상기 제1 내지 제k 워드라인 전압보다 낮은 제(k+1) 내지 제n 워드라인 전압을 각각 인가하는 단계; 및
상기 기판에 상기 제1 내지 제n 워드라인 전압보다 높은 소거 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
제1 항에 있어서, 상기 제1 내지 제k 워드라인 전압은 양의 전압이고, 상기 제(k+1) 내지 제n 워드라인 전압은 접지 전압인 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
제1 항에 있어서, 상기 제1 내지 제k 워드라인 전압은 접지 전압이고, 상기 제(k+1) 내지 제n 워드라인 전압은 음의 전압인 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
제1 항에 있어서, 제i(i는 n이하의 양의 정수) 워드라인 전압은 제j(j는 i보다 크고 n이하의 양의 정수) 워드라인 전압보다 같거나 높은 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
기판 및 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 제1 내지 제n(n은 2이상의 정수) 워드라인을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서,
상기 제1 내지 제n 워드라인에 접지 전압을 인가하는 단계;
상기 기판에 소거 전압을 인가하는 단계; 및
상기 제1 내지 제n 워드라인 중에서 상기 기판에 인접하여 형성되는 제1 내지 제k(k는 n이하의 양의 정수) 워드라인을 플로팅(floating)하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
제5 항에 있어서, 상기 제1 내지 제k 워드라인을 플로팅하는 단계는,
상기 기판에 상기 소거 전압을 인가한 시점으로부터 기준 시간이 경과된 시점에 상기 제1 내지 제k 워드라인을 플로팅하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
제5 항에 있어서, 상기 제1 내지 제k 워드라인을 플로팅하는 단계는,
상기 기판의 전압이 기준 전압에 도달하는 경우 상기 제1 내지 제k 워드라인을 플로팅하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
제5 항에 있어서, 상기 제1 내지 제k 워드라인을 플로팅하는 단계는,
상기 기판에 상기 소거 전압을 인가한 이후에 제1 워드라인부터 제k 워드라인의 순서로 상기 제1 내지 제k 워드라인을 순차적으로 플로팅하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
기판 및 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 제1 내지 제n(n은 2이상의 정수) 워드라인을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서,
제i(i는 n이하의 양의 정수) 워드라인에 제1 전압부터 시작하여 프로그램 루프마다 단계적으로 증가하는 프로그램 전압을 인가하여 상기 제i 워드라인에 연결되는 메모리 셀을 프로그램하는 단계; 및
상기 제i 워드라인의 상부에 형성되는 제j(j는 i보다 크고 n이하의 양의 정수) 워드라인에 상기 제1 전압보다 높은 제2 전압부터 시작하여 프로그램 루프마다 단계적으로 증가하는 프로그램 전압을 인가하여 상기 제j 워드라인에 연결되는 메모리 셀을 프로그램하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
제9 항에 있어서, 상기 제i 워드라인에 인가되는 프로그램 전압의 단계별 증가량은 상기 제j 워드라인에 인가되는 프로그램 전압의 단계별 증가량과 동일한 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.