KR20130095964A - 비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법 Download PDF

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Abstract

본 발명에 따른 비트라 인과 제 1 노드 사이에 직렬 연결된 스트링 선택 트랜지스터들, 상기 제 1 노드와 제 2 노드 사이에 직렬 연결된 메모리 셀들, 상기 제 2 노드와 공통 소스 라인 사이에 직렬 연결된 접지 선택 트랜지스터들을 갖고, 기판 위에 수직방향으로 형성된 적어도 하나의 버티컬 스트링을 포함한 비휘발성 메모리 장치에서 접지 선택 트랜지스터의 문턱전압 조절 방법은, 읽기 동작시 상기 접지 선택 트랜지스터들 중 제 1 접지 선택 트랜지스터의 게이트에 제 1 전압을 제공하는 단계, 및 상기 읽기 동작시 상기 제 1 접지 선택 트랜지스터에 직렬 연결된 제 2 접지 선택 트랜지스터의 게이트에 제 2 전압을 제공하는 단계를 포함하는 문턱전압 조절한다.

Description

비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법{NONVOLATILE MEMORY DEVICE AND THRESHOLD ADJUSTING METHOD OF GROUND SELECTION TRANSISTOR THEREOF}
본 발명은 비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 쉽게 접지 선택 트랜지스터의 문턱전압을 조절하는 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 비트라 인과 제 1 노드 사이에 직렬 연결된 스트링 선택 트랜지스터들, 상기 제 1 노드와 제 2 노드 사이에 직렬 연결된 메모리 셀들, 상기 제 2 노드와 공통 소스 라인 사이에 직렬 연결된 접지 선택 트랜지스터들을 갖고, 기판 위에 수직방향으로 형성된 적어도 하나의 버티컬 스트링을 포함한 비휘발성 메모리 장치에서 접지 선택 트랜지스터의 문턱전압 조절 방법은, 읽기 동작시 상기 접지 선택 트랜지스터들 중 제 1 접지 선택 트랜지스터의 게이트에 제 1 전압을 제공하는 단계; 및 상기 읽기 동작시 상기 제 1 접지 선택 트랜지스터에 직렬 연결된 제 2 접지 선택 트랜지스터의 게이트에 제 2 전압을 제공하는 단계를 포함하는 문턱전압 조절한다.
실시 예에 있어서, 상기 제 1 접지 선택 트랜지스터는 상기 기판 위에 형성되고, 상기 제 2 접지 선택 트랜지스터는 상기 제 1 접지 선택 트랜지스터 위에 형성된다.
실시 예에 있어서, 상기 제 1 및 제 2 접지 선택 트랜지스터들은 이온 주입 방식으로 형성된다.
실시 예에 있어서, 상기 제 1 전압은 읽기 패스 전압보다 높은 전압이다.
실시 예에 있어서, 상기 제 1 전압은 프로그램 전압의 최대 값보다 낮은 전압이다.
실시 예에 있어서, 상기 비트라인에 프리차지 전압이 제공되고, 상기 스트링 선택 트랜지스터들의 게이트들에 연결된 스트링 선택 라인들에는 상기 읽기 패스 전압이 제공되고, 상기 메모리 셀들 중 선택된 어느 하나에 연결된 워드라인에는 읽기 전압이 제공되고, 상기 메모리 셀들 중 선택되지 않은 것들에 연결된 워드라인들에는 상기 읽기 패스 전압이 제공되고, 상기 제 1 접지 선택 트랜지스터의 게이트에 연결된 제 1 접지 선택 라인에 상기 제 1 전압이 제공되고, 상기 제 2 접지 선택 트랜지스터의 게이트에 연결된 제 2 접지 선택 라인에 상기 제 2 전압이 제공됨으로써, 상기 선택된 메모리 셀의 읽기 동작이 수행된다.
실시 예에 있어서, 상기 제 2 전압은 상기 읽기 패스 전압보다 높게 설정된 전압이다.
실시 예에 있어서, 상기 제 2 전압은 상기 읽기 패스 전압이다.
실시 예에 있어서, 상기 선택된 메모리 셀의 읽기 동작이 복수 번 반복된다.
실시 예에 있어서, 상기 비트라인, 상기 스트링 선택 트랜지스터들의 게이트들에 연결된 스트링 선택 라인들, 상기 메모리 셀들에 연결된 워드라인들에 제공되는 전압들이 특정되지 않고, 상기 제 2 전압은 읽기 패스 전압보다 높고 프로그램 전압보다 낮은 게이트 스트레스 전압이다.
실시 예에 있어서, 상기 비트라인, 상기 스트링 선택 트랜지스터들의 게이트들에 연결된 스트링 선택 라인들, 상기 메모리 셀들에 연결된 워드라인들에 제공되는 전압들이 특정되지 않고, 상기 제 2 전압은 읽기 패스 전압이다.
실시 예에 있어서, 상기 제 1 접지 선택 트랜지스터의 문턱전압 조절 여부를 결정하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 비트라인과 제 1 노드 사이에 직렬 연결된 스트링 선택 트랜지스터들, 상기 제 1 노드와 제 2 노드 사이에 연결된 복수의 메모리 셀들, 상기 제 2 노드와 공통 소스 라인 사이에 직렬 연결된 접지 선택 트랜지스터들을 갖고, 기판 위에 수직 방향으로 적어도 하나의 버티컬 스트링들을 갖는 복수의 메모리 블록들을 갖는 메모리 셀 어레이; 상기 메모리 셀 어레이로부터 데이터를 읽거나 데이터를 쓰기 위한 읽기 및 쓰기 회로; 어드레스를 입력받아 블록 선택 신호를 발생하는 어드레스 디코더; 상기 블록 선택 신호에 응답하여 복수의 메모리 블록들 중 어느 하나를 선택하는 블록 게이팅 회로; 및 상기 읽기 및 쓰기 회로, 상기 어드레스 디코더,상기 블록 게이팅 회로를 제어하는 제어 로직을 포함하고, 상기 제어 로직은, 읽기 동작시 상기 접지 선택 트랜지스터들 중 제 1 접지 선택 트랜지스터의 게이트에 제 1 전압을 제공하고, 상기 접지 선택 트랜지스터들 중 제 2 접지 선택 트랜지스터의 게이트에 제 2 전압을 제공함으로, 상기 접지 선택 트랜지스터들의 문턱전압들을 조절하다.
실시 예에 있어서, 상기 제 1 노드와 상기 복수의 메모리 셀들 사이에 적어도 하나의 제 1 더미 셀; 및 상기 복수의 메모리 셀들 및 상기 제 2 노드 사이에 적어도 하나의 제 2 더미 셀을 더 포함한다.
실시 예에 있어서, 상기 제 1 선택 트랜지스터는 상기 복수의 메모리 셀들과 동일한 구조로 구현되고, 상기 제 2 선택 트랜지스터는 선택 에피텍셜 성장 방식으로 구현된다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법은 읽기 동작의 적어도 하나의 바이어스를 이용함으로써, 읽기 불량이 유발되지 않으면서 접지 선택 트랜지스터의 문턱전압을 쉽게 조절할 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 블록을 예시적으로 보여주는 도면이다.
도 3은 도 2에 도시된 블록의 단면도를 예시적으로 보여주는 도면이다.
도 4는 도 3에 도시된 셀 트랜지스터들 중 하나를 예시적으로 보여주는 확대도이다.
도 5는 도 2에 도시된 블록의 일부에 대한 등가 회로를 예시적으로 보여주는 도면이다.
도 6은 프로그램 동작시 바이어스 조건들을 예시적으로 보여주는 도면이다.
도 7은 처녀 상태에서의 접지 선택 트랜지스터들의 문턱전압 산포를 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 읽기 동작의 게이트 디스터번스를 통하여 접지 선택 트랜지스터의 문턱전압을 조절하는 것을 보여주는 도면이다.
도 9는 접지 선택 트랜지스터의 문턱전압을 조절하기 위하여 읽기 동작의 게이트 디스터번스를 제공하는 예시적인 타이밍도이다.
도 10은 접지 선택 트랜지스터의 문턱전압을 조절하기 위하여 읽기 동작의 게이트 디스터번스를 제공하는 다른 예시적인 타이밍도이다.
도 11은 읽기 동작의 게이트 디스터번스에 따른 접지 선택 트랜지스터의 문턱전압 이동을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 읽기 동작의 게이트 스트레스를 통하여 접지 선택 트랜지스터의 문턱전압을 조절하는 것을 보여주는 도면이다.
도 13은 본 발명에 따라 접지 선택 트랜지스터의 문턱전압을 조절하기 위하여 게이트 스트레스를 제공하는 예시적인 타이밍도이다.
도 14는 본 발명에 따라 접지 선택 트랜지스터의 문턱전압을 조절하기 위하여 게이트 스트레스를 제공하는 다른 예시적인 타이밍도이다.
도 15는 읽기 동작의 게이트 스트레스에 따른 접지 선택 트랜지스터의 문턱전압 이동을 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 접지 선택 트랜지스터들을 예시적으로 보여주는 공정도이다.
도 17 내지 도 25는 본 발명의 응용 예들을 보여주는 도면들이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 블록 게이팅 회로(120), 어드레스 디코더(130), 읽기 및 쓰기 회로(140), 및 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 블록들(BLK1~BLKz, z는 2 이상의 정수)를 포함한다. 여기서 블록들(BLK1~BLKz)은 제 1 및 제 3 방향들을 따라 신장된 평면상에, 제 2 방향(혹은, 수직방향)을 따라 적층된 구조물을 형성한다.
각 블록은 기판 상에 수직 방향(제 2 방향)으로 신장된 복수의 버티컬 스트링들을 포함한다. 각 버티컬 스트링은 기판과 수직 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판상에서 행 및 열을 따라 제공되며, 기판과 수직 방향으로 적층되어 3차원 구조를 형성한다. 실시 예에 있어서, 메모리 셀 어레이(110)는 셀 당 하나 혹은 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다.
한편, 블록들(BLK1~BLKz)에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 미국 공개 번호 US 2009-0310415, US 2010-0078701, US 2010-0117141, US 2010-0140685, US 2010-02135527, US 2010-0224929, US 2010-0315875, US 2010-0322000, US 2011-0013458, US 2011-0018036에서 설명될 것이다.
블록 게이팅 회로(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결된다. 블록 게이팅 회로(120)는 스트링 라인들(SS), 선택 라인들(S), 및 접지 라인들(GS)을 통해 어드레스 디코더(130)에 연결된다. 블록 게이팅 회로(120)는 어드레스 디코더(130)로부터 블록 선택 신호(BSS)를 입력받는다.
블록 게이팅 회로(120)는 블록 선택 신호(BSS)에 응답하여 메모리 셀 어레이(110)의 블록을 선택한다. 블록 게이팅 회로(120)는 선택된 블록의 스트링 선택 라인들(SSL), 워드 라인들(WL), 및 접지 선택 라인들(GSL)을 스트링 라인들(SS), 선택 라인들(S), 및 접지 라인인들(GS)과 전기적으로 연결한다.
어드레스 디코더(130)는 스트링 라인들(SS), 선택 라인들(S), 및 접지 라인 혹은 접지 라인들(GS)을 통해 블록 게이팅 회로(120)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 외부로부터 어드레스(ADDR)를 입력받는다.
어드레스 디코더(130)는 입력된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(130)는 디코딩된 로우 어드레스 중 디코딩된 블록 어드레스에 기반하여 블록 선택 신호(BSS)를 출력한다. 어드레스 디코더(130)는 선택 라인들(S) 중 디코딩된 로우 어드레스에 대응하는 선택 라인을 선택하도록 구성된다. 어드레스 디코더(130)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 중 디코딩된 로우 어드레스에 대응하는 스트링 선택 라인 및 접지 선택 라인을 선택하도록 구성된다.
어드레스 디코더(130)는 입력된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스(DCA)를 읽기 및 쓰기 회로(140)에 전달한다.
실시 예에 있어서, 어드레스 디코더(130)는 로우 어드레스를 디코딩하는 행 디코더, 컬럼 어드레스를 디코딩하는 열 디코더, 입력된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(130)로부터 디코딩된 컬럼 어드레스(DCA)를 입력받는다. 디코딩된 컬럼 어드레스(DCA)에 응답하여, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 선택한다.
실시 예에 있어서, 읽기 및 쓰기 회로(140)는 외부로부터 데이터를 입력받고, 입력된 데이터를 메모리 셀 어레이(110)에 저장한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 외부로 출력한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역(도시되지 않음)으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역(도시되지 않음)에 저장한다. 즉, 읽기 및 쓰기 회로(140)는 카피-백(copy-back) 동작을 수행할 수 있다.
실시 예에 있어서, 읽기 및 쓰기 회로(140)는 페이지 버퍼(혹은 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(130)와 읽기 및 쓰기 회로(140)에 연결된다. 제어 로직(150)은 비휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 특히, 제어 로직(150)은 적어도 하나의 바이어스 조건을 이용하여 접지 선택 라인(예를 들어, GSL)에 연결된 트랜지스터(이하, 접지 선택 트랜지스터)의 문턱전압을 조절하도록 구현될 수 있다. 예를 들어, 제어 로직(150)은 읽기 동작의 바이어스 조건들을 적당하게 조절함으로써, 게이트 디스터번스(gate disturbance) 혹은 게이트 전압 스트레스(gate voltage stress)를 통하여 접지 선택 트랜지스터의 문턱전압을 조절할 수 있다.
본 발명의 비휘발성 메모리 장치(100)는 읽기 동작의 적어도 하나의 바이어스 조건을 조정함으로써, 접지 선택 트랜지스터의 문턱전압을 조절할 수 있다.
도 2는 도 1에 도시된 블록(BLK)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 기판 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다. 여기서 각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(Common Source Line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다.
도 2에서는 하나의 블록이 4개의 서브 블록들로 구성되었는데, 본 발명의 서브 블록의 개수는 제한되지 않을 것이다.
도 2에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.
도 3은 도 2에 도시된 블록의 단면도를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 기판(111)이 제공된다. 실시 예에 있어서, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들어, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들어, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(혹은 포켓 P 웰)인 것으로 가정한다. 하지만, 기판(111)은 P 도전형을 갖는 것으로 제한되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(131~133)이 제공된다. 복수의 도핑 영역들(131~133)은 기판(111) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 도 3에 도시된 복수의 도핑 영역들(131~133)은 순차적으로 제 1 도핑 영역(131), 제 2 도핑 영역(132), 및 제 3 도핑 영역(133)으로 정의된다.
제 1 내지 제 3 도핑 영역들(131~133)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들어, 제 1 내지 제 3 도핑 영역들(131~133)은 N 도전형을 가질 수 있다. 이하에서, 제 1 내지 제 3 도핑 영역들(131~133)은 N 도전형을 갖는 것으로 가정한다. 하지만, 제 1 내지 제 3 도핑 영역들(131~133)은 N 도전형을 갖는 것으로 제한되지 않는다.
제 1 내지 제 3 도핑 영역들(131~133) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 2 방향(즉, 기판과 수직 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 2 방향을 따라 특정 거리만큼 이격되어 제공된다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 실시 예에 있어서, 복수의 절연 물질들(112, 112a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 실시 예에 있어서, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
제 1 내지 제 3 도핑 영역들(131~133) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(pillar, PL11, PL21)이 제공된다. 실시 예에 있어서, 복수의 필라들(PL11, PL21)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다.
실시 예에 있어서, 복수의 필라들(PL11, PL21) 각각은 다층으로 구성될 수 있다. 복수의 필라들(PL11, PL21)은 채널막(114) 및 내부 물질(115)을 포함할 수 있다. 복수의 필라들(PL11, PL21) 각각에서, 내부 물질 및 내부 물질을 둘러싸는 채널막이 제공될 수 있다.
채널막(114)은 제 1 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 예를 들어, 채널막(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 이하에서, 채널막(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 하지만, 채널막(114)은 P 타입 실리콘을 포함하는 것으로 제한되지 않는다. 예를 들어, 채널막(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(115)은 절연 물질을 포함한다. 예를 들어, 내부 물질(115)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들어, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 내지 제 3 도핑 영역들(131~133) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a) 및 복수의 필라들(PL11, PL21)의 노출된 표면들 상에 정보 저장막(116)이 제공된다. 도 3에서, 실시 예에 있어서, 정보 저장막(116)의 두께는 절연 물질들(112, 112a) 사이의 거리보다 작을 수 있다. 복수의 필라들(PL11, PL21)의 폭은 기판에 인접할수록 감소한다.
제 1 내지 제 3 도핑 영역들(131~133) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막(116)의 노출된 표면들 상에 도전 물질들이 제공된다. 더 상세하게는, 절연 물질들(112, 112a) 중 상층의 절연 물질의 하부면에 제공된 정보 저장막과 하층의 절연 물질의 상부면에 제공된 정보 저장막 사이에, 제 1 방향을 따라 신장되는 도전 물질들이 제공된다. 실시 예에 있어서, 도전 물질들은 금속성 도전 물질을 포함 수 있다. 도전 물질들은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
실시 예에 있어서, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막은 제거될 수 있다. 실시 예에 있어서, 절연 물질들(112, 112a)의 측면들 중 필라들(PL11, PL21)과 대향하는 측면에 제공되는 정보 저장막은 제거될 수 있다.
복수의 필라들(PL11, PL21) 상에 복수의 드레인들(151)이 제공된다. 실시 예에 있어서, 드레인들(151)은 제 2 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 예를 들어, 드레인들(151)은 N 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(151)은 N 타입 실리콘을 포함하는 것으로 가정한다. 하지만, 드레인들(151)은 N 타입 실리콘을 포함하는 것으로 제한되지 않는다. 실시 예에 있어서, 드레인들(151)은 필라들(PL11, PL21)의 채널막들(114)의 상부로 확장될 수 있다.
드레인들(151) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL1, BL2)은 드레인들(151)과 연결된다. 실시 예에 있어서, 드레인들(151) 및 비트 라인들(BL1, BL2)은 콘택 플러그들(도시되지 않음)을 통해 연결될 수 있다. 실시 예에 있어서, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 실시 예에 있어서, 비트 라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
필라들(PL11, PL21) 각각은 인접한 정보 저장막(116), 및 인접한 도전 물질들과 함께 하나의 버티컬 스트링을 구성한다. 즉, 필라들(PL11, PL21)은 정보 저장막(116) 및 복수의 도전 물질들과 함께 복수의 버티컬 스트링들을 형성한다.
버티컬 스트링들 각각은 기판과 수직 방향으로 적층된 복수의 셀 트랜지스터들(혹은, 메모리 셀들)을 포함한다. 도 3에서, 복수의 셀 트랜지스터들 중 어느 하나(CT)가 표시된다.
도 4는 도 3에 도시된 셀 트랜지스터들 중 하나를 예시적으로 보여주는 확대도이다. 도 3 및 도 4를 참조하면, 셀 트랜지스터(CT)는 도전 물질(CM5), 도전 물질(CM5)에 인접한 필라(PL11)의 부분, 및 도전 물질(CM5)과 필라(PL11) 사이에 제공되는 정보 저장막(116)으로 구성된다.
정보 저장막(116)은 도전 물질들 및 필라(PL11, PL21)의 사이로부터 도전 물질들의 상면들 및 하면들로 신장된다. 정보 저장막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다. 셀 트랜지스터들(CT)에서, 필라들(PL11, PL21)의 채널막(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다.
채널막(114)은 셀 트랜지스터들(CT)에서 바디(body)로 동작한다. 채널막(114)은 기판(111)과 수직 방향으로 형성되어 있다. 따라서, 필라들(PL11, PL21)의 채널막(114)은 수직 바디로 동작하는 것으로 정의된다. 또한, 필라들(PL11, PL21)의 채널막(114)에 형성되는 채널들은 수직 채널들인 것으로 정의된다.
복수의 도전 물질들은 게이트들(혹은 제어 게이트들)로 동작한다. 필라들(PL11, PL21)에 인접한 제 1 서브 절연막(117)은 터널링 절연막들로 동작한다. 예를 들어, 필라들(PL11, PL21)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막(117)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막(118)은 전하 저장막로 동작한다. 예를 들어, 제 2 서브 절연막(118)은 전하 포획막으로 동작할 수 있다. 예를 들어, 제 2 서브 절연막(118)은 질화막 혹은 금속 산화막(예를 들어, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다. 제 2 서브 절연막(118)은 실리콘 질화막을 포함할 수 있다.
도전 물질들에 인접한 제 3 서브 절연막(119)은 블로킹 절연막들로 동작한다. 실시 예에 있어서, 제 3 서브 절연막(119)은 단일층 혹은 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118)보다 높은 유전상수를 갖는 고유전막(예를 들어, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막(119)은 실리콘 산화막을 포함할 수 있다.
실시 예에 있어서, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다. 즉, 게이트(혹은 제어 게이트)로 동작하는 복수의 도전 물질들, 블로킹 절연막들로 동작하는 제 3 서브 절연막(119), 전하 저장막로 동작하는 제 2 서브 절연막(118), 터널링 절연막들로 동작하는 제 1 서브 절연막(117), 및 수직 바디로 동작하는 채널막(114)은 셀 트랜지스터(CT)로 동작한다. 실시 예에 있어서, 셀 트랜지스터(CT)는 전하 포획형 셀 트랜지스터들일 수 있다.
도전 물질들은 행 방향(제 1 방향)을 따라 신장되고 복수의 필라들(PL11, PL21)에 결합된다. 즉, 도전 물질들은 동일한 행의 필라들(PL11, PL21)의 셀 트랜지스터들을 서로 연결하는 도전 라인들을 구성한다. 실시 예에 있어서, 도전 물질들은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 혹은 워드 라인(WL)으로 사용될 수 있다.
도 5는 도 2에 도시된 블록의 일부에 대한 등가 회로를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 비트라인(BL0)과 공통 소스 라인(CSL) 사이에 적어도 2개의 버티컬 스트링들(ST1, ST2)이 구성된다.
버티컬 스트링들(ST1, ST2) 각각은, 직렬 연결된 스트링 선택 트랜지스터들(SST0, SST1), 제 1 더미 셀(DC0), 직렬 연결된 메모리 셀들(MC0~MCm), 제 2 더미 셀(DC1), 직렬 연결된 접지 선택 트랜지스터들(GST0, GST1)로 구성된다.
스트링 선택 트랜지스터들(SST0, SST1)은 버티컬 스트링들(ST1, ST2) 중 어느 하나를 선택한다. 여기서 스트링 선택 트랜지스터들(SST0, SST1) 각각의 문턱전압은 이온 주입(ion implantation) 공정을 이용하여 조절될 수 있다. 다른 실시 예에 있어서, 스트링 선택 트랜지스터들(SST0, SST1) 각각의 문턱전압은 프로그램 동작에 의해 조절될 수도 있다.
한편, 이온 주입 공정시 접지 선택 트랜지스터들(GST0, GST1) 각각의 문턱전압의 조절은 쉽지 않다. 일반적으로 기판 바로 위에 형성된 제 1 접지 선택 트랜지스터(GST0)는 처녀(virgin) 상태에서 1.0V 아래의 문턱전압을 갖는다.
도 6은 프로그램 동작시 바이어스 조건들을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 선택 비트라인(BL)에는 접지전압(Vss)이 제공되고, 스트링 선택 라인들(SSL0, SSL1)에는 스트링 선택 전압(Vssl)이 제공되고, 선택 워드라인(WL0)에는 프로그램 전압(Vpgm)이 제공되고, 비선택 워드라인들(WL1~WLm)에는 패스 전압(Vpass)이 제공되고, 더미 워드라인들(DWL0, DWL1)에는 패스 전압(Vpass)이 제공되고, 접지 선택 라인들(GSL0, GSL1)에는 접지전압(Vss, 혹은 GND)이 제공되고, 공통 소스 라인(GSL)에는 공통 소스 전압(Vcsl)이 제공된다. 이때, 버티컬 스트링의 채널은 선택 비트라인(BL)에 연결됨으로써 접지전압(Vss)의 레벨로 설정된다.
도시되지 않았지만, 비선택 비트라인(BL)에는 프로그램 금지를 위하여 전원전압(Vcc)이 제공되는 것을 제외하고, 다른 바이어스 조건들은 동일하게 제공된다. 반면에, 비선택 스트링의 채널은 전원전압(Vcc)에서 스트링 선택 트랜지스터들(도 5 참조, SST1, SST2)의 문턱전압(Vth) 만큼 뺀 전압(Vcc-Vth)으로 프리차지된 후, 스트링 선택 트랜지스터들(SST1, SST2)에 의해 셧 오프(shut-off)된다. 이후, 셧 오프된 채널은 프로그램 동작시 채널 부스팅(channel boosting)이 될 것이다.
도 7은 처녀 상태에서의 접지 선택 트랜지스터들(GST0, GST1)의 문턱전압 산포를 예시적으로 보여주는 도면이다. 도 7를 참조하면, 제 1 접지 선택 트랜지스터(GST0)는 0V 아래의 문턱전압을 갖도록 분포되고, 제 2 접지 선택 트랜지스터(GST1)는 1V 이상의 문턱전압을 갖도록 분포된다.
프로그램 동작시 제 1 접지 선택 트랜지스터(GST0)에 접지전압(Vss)이 제공될 때, 제 1 접지 선택 트랜지스터(GST0)는 턴온된다. 그 결과로써 누설 전류(leakage current)가 존재한다. 또한, 제 2 접지 선택 트랜지스터(GST1)는 이온 주입 공정을 이용하여 문턱전압이 조절되더라도, 도 7에 도시된 바와 같이 일부(점선 부분)는 문턱전압이 낮아 누설 패스(leakage path)가 존재한다. 일반적으로 이러한 누설 패스를 억제하기 위하여 공통 소스 라인(CSL)에 소정의 값 이상의 공통 소스 전압(Vcsl)이 제공된다. 하지만, 제 2 접지 선택 트랜지스터(GST1)의 경우, P-웰(111) 벌크 쪽으로 트랜지스터의 채널로 사용한다. 이 때문에 공통 소스 라인(CSL)에서 P-웰 정션이 취약하고, 누설 전류가 여전히 존재한다.
한편, 제 2 접지 선택 트랜지스터(GST1)의 이온 주입량을 늘림으로써, 일부(점선 부분)의 문턱전압이 높일 수 있다. 하지만, 이 경우 그 외 부분의 문턱전압이 너무 높아진다. 너무 높아진 문턱전압은 읽기 동작시 제 2 접지 선택 트랜지스터(GST1)의 게이트에 제공되는 전압에 근접함으로써, 셀의 스트링 동작 전류가 감소될 수 있다. 즉, 읽기 불량이 유발될 수 있다.
상술 된 바와 같이, 비휘발성 메모리 장치는 일반적으로 이온 주입 공정을 통하여 접지 선택 트랜지스터의 문턱전압 조절이 쉽지 않고, 문턱전압이 조절되더라도 읽기 불량을 유발할 수 있다.
본 발명은 읽기 동작의 게이트 디스터번스(gate disturbance) 혹은 게이트 전압 스트레스(gate voltage stress)을 이용함으로써(다른 말로, 읽기 동작의 적어도 하나의 바이어스 조건을 이용함으로써), 읽기 불량이 유발되지 않고 조절하기 쉬운 접지 선택 트랜지스터의 문턱전압 조절방법을 제공한다.
게이트 디스터번스
도 8은 본 발명의 실시 예에 따른 읽기 동작의 게이트 디스터번스를 통하여 접지 선택 트랜지스터의 문턱전압을 조절하는 것을 보여주는 도면이다. 도 8을 참조하면, 설명의 편의를 위하여 제 1 워드라인(WL0)에 연결된 메모리 셀을 읽기 위한 읽기 동작이 도시된다. 여기서 읽기 동작의 바이어스 조건은 다음과 같다.
비트라인(BL)에는 프리차지 전압(Vpc)이 제공되고, 스트링 선택 라인들(SSL0, SSL1)에는 스트링 선택 전압(Vssl)이 제공되고, 선택 워드라인(WL0)에는 읽기 전압(Vr)이 제공되고, 비선택 워드라인들(WL1~WLm) 및 더미 워드라인들(DWL0, DWL1)에는 읽기 패스 전압(Vread)이 제공되고, 제 1 접지 선택 라인(GSL0)에는 읽기 패스 전압(Vread)보다 높은 전압(Vread +α, GSL0에 제공되는 전압을 '제 1 전압'이라고 함)이 제공되고, 제 2 접지 선택 라인(GSL1)에는 읽기 패스 전압(Vread) 혹은 읽기 패스 전압보다 높은 전압(Vread +α)이 제공되고(GSL1에 제공되는 전압을 '제 2 전압'이라고 함), 공통 소스 라인(GSL)에는 공통 소스 전압(Vcsl)이 제공된다. 여기서 전압(Vread + α)은 프로그램 전압(Vpgm)보다 높지 않다.
실시 예에 있어서, 읽기 패스 전압(Vread)은 대략 7V일 수 있다.
실시 예에 있어서, 읽기 패스 전압(Vread)보다 높은 전압(Vread + α)은 저전압 발생기(도시되지 않음)로부터 발생된 저전압이 이퓨즈 트림(efuse trim) 방식으로 분배됨으로써 발생될 수 있다.
실시 예에 있어서, 이퓨즈 트림은 비휘발성 메모리 장치(도 1 참조, 100)의 테스트 동작시 활성화될 수 있다. 다른 실시 예에 있어서, 이퓨즈 트림은 사용자의 요청(예를 들어, 신뢰성 강화 요청)에 따라 활성화될 수 있다.
본 발명은 읽기 동작시 접지 선택 라인(GSL0)에 읽기 패스 전압(Vread)보다 높은 전압(Vread +α)을 제공함으로써, 즉, 게이트 디스터번스를 통하여, 접지 선택 라인(GSL0)에 연결된 메모리 셀(GST0)의 문턱전압을 조절할 수 있다.
도 9는 접지 선택 트랜지스터의 문턱전압을 조절하기 위하여 읽기 동작의 게이트 디스터번스를 제공하기 위한 예시적인 타이밍도이다. 도 9를 참조하면, 선택 스트링 선택 라인(Sel. SSL)에는 읽기 패스 전압이 제공되고, 비선택 스트링 선택 라인(Unsel. SSL)에는 접지전압(GND)이 제공되고, 더미 워드라인(DWL) 및 비선택 워드라인(Unsel WL)에는 읽기 패스 전압(Vread)이 제공되고, 선택 워드라인(Sel. WL)에는 읽기 전압(Vr)이 제공되고, 제 1 접지 선택 라인(GSL0)에는 제 1 전압(Vread +α)이 제공되고, 제 2 접지 선택 라인(GSL1)에는 읽기 패스 전압(Vread)이 제공되고, 공통 소스 라인/P-웰(CSL/PPW)에는 접지전압(GND)이 제공된다.
읽기 동작시, 프리차지 구간에서 비트라인(BL)은 프리차지 전압(Vpc)으로 프리차지 되고, 디벨럽 구간에서 비트라인(BL)은 메모리 셀에 저장된 데이터에 따라 프리차지 전압(Vpc)을 유지하거나, 접지전압(GND)으로 떨어지고, 감지 구간에서 비트라인(BL)은 프리차지 전압(Vpc) 및 접지전압(GND) 중 어느 하나이다.
본 발명은 읽기 동작시 제 1 및 제 2 접지 선택트랜지스터들 각각에 서로 다른 바이어스 조건들을 제공함으로써 접지 선택 트랜지스터의 문턱전압을 조절한다.
도 10은 접지 선택 트랜지스터의 문턱전압을 조절하기 위하여 읽기 동작의 게이트 디스터번스를 제공하기 위한 다른 예시적인 타이밍도이다. 도 10을 참조하면, 도 9에 도시된 타이밍도와 비교하여, 제 2 접지 선택 라인(GSL1)에 읽기 패스 전압(Vread)보다 높은 전압(Vread +α)이 제공되는 것을 제외하고, 나머지 바이어스 조건들은 동일하다.
본 발명은 읽기 동작시 제 1 및 제 2 접지 선택트랜지스터들에 동일한 바이어스 조건들을 제공함으로써 접지 선택 트랜지스터의 문턱전압을 조절한다.
도 11은 읽기 동작의 게이트 디스터번스에 따른 접지 선택 트랜지스터의 문턱전압 이동을 예시적으로 보여주는 도면이다. 도 11를 참조하면, 읽기 동작이 수행될수록, 문턱전압의 산포가 위쪽으로 이동한다.
게이트 전압 스트레스
도 12는 본 발명의 실시 예에 따른 읽기 동작의 게이트 스트레스를 통하여 접지 선택 트랜지스터의 문턱전압을 조절하는 것을 보여주는 도면이다. 도 12를 참조하면, 바이어스 조건은 다음과 같다.
비트라인(BL), 스트링 선택 라인들(SSL0, SSL1), 워드라인들(WL0~WLm), 더미 워드라인들(DWL0, DWL1)의 바이어스 조건은 특정되지 않고, 공통 소스 라인(CSL)에 공통 소스 전압(Vcsl)이 제공되고, 제 1 접지 선택 라인(GSL0)에는 게이트 스트레스 전압(Vpgs, 혹은 '제 1 전압')이 제공되고, 제 2 접지 선택 라인(GSL1)에는 게이트 스트레스 전압(Vpgs) 혹은 읽기 패스 전압(Vread)이 제공된다(제 2 접지 선택 라인(GSL1)에 제공되는 전압은 '제 2 전압'라고 함). 여기서 게이트 스트레스 전압(Vpgs)은 읽기 패스 전압(Vread)보다 높고, 최대 프로그램 전압(Vpgm_max)보다 낮다.
실시 예에 있어서, 게이트 스트레스 전압(Vpgs)은 10 내지 14V일 수 있다.
본 발명은 읽기 동작시 접지 선택 라인(GSL0)에 게이트 스트레스 전압(Vpgs)을 제공함으로써, 접지 선택 라인(GSL0)에 연결된 메모리 셀(GST0)의 문턱전압을 조절할 수 있다.
본 발명은 여러 블록들(BLK1~BLKz)에 동시에 게이트 스트레스 전압(Vpgs)을 제공함으로써, 접지 선택 라인(GSL0)에 연결된 메모리 셀(GST0)의 문턱전압을 조절하는 시간을 단축시킬 수 있다.
도 13은 본 발명에 따라 접지 선택 트랜지스터의 문턱전압을 조절하기 위하여 게이트 스트레스를 제공하기 위한 예시적인 타이밍도이다. 도 13을 참조하면, 선택 스트링 선택 라인(Sel. SSL), 비선택 스트링 선택 라인(Unsel. SSL), 더미 워드라인(DWL) 및 워드라인들(WL)에는 어떤 전압이 제공되더라도 상관없고, 제 1 접지 선택 라인(GSL0)에는 게이트 스트레스 전압(Vpgs, 혹은 '제 1 전압')이 제공되고, 제 2 접지 선택 라인(GSL1)에는 읽기 패스 전압(Vread)이 제공되고, 공통 소스 라인/P-웰(CSL/PPW) 및 비트라인(BL)에는 접지전압(GND)이 제공된다.
도 14는 본 발명에 따라 접지 선택 트랜지스터의 문턱전압을 조절하기 위하여 게이트 스트레스를 제공하기 위한 다른 예시적인 타이밍도이다. 도 14를 참조하면, 도 13에 도시된 타이밍도와 비교하여, 제 2 접지 선택 라인(GSL1)에 게이트 스트레스 전압(Vpgs)이 제공되는 것을 제외하고, 나머지 바이어스 조건들은 동일하다.
도 15는 읽기 동작의 게이트 스트레스에 따른 접지 선택 트랜지스터의 문턱전압 이동을 예시적으로 보여주는 도면이다. 도 15를 참조하면, 게이트 스트레스 전압(Vpgs)이 제공됨으로써, 문턱전압의 산포가 위쪽으로 이동한다.
도 16은 본 발명의 실시 예에 따른 접지 선택 트랜지스터들을 예시적으로 보여주는 공정도이다. 도 16을 참조하면, 제 1 접지 선택 라인(GSL0)에 연결되는 제 1 접지 선택 트랜지스터(GST0)는 메모리 셀과 동일한 구조로 구현되고, 제 2 접지 선택 라인(GSL1)에는 연결되는 제 2 접지 선택 트랜지스터(GST1)는 선택 에피택셜 성장(selective epitaxtial growth)으로 구현될 수 있다.
도 16에 도시된 바와 같이, 제 1 접지 선택 트랜지스터(GST0) 및 제 2 접지 선택 트랜지스터(GST1)는 각각 서로 다른 전압으로 제어할 수 있다.
도 1 내지 도 16에서는 읽기 동작의 적어도 하나의 바이어스 조건을 이용하여 접지 선택 트랜지스터의 문턱전압을 조절하는 방법이 개시되었다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명은 읽기 동작의 적어도 하나의 바이어스 조건을 스트링 선택 트랜지스터의 문턱전압을 조절할 수 있다. 또한, 본 발명은 프로그램 동작의 적어도 하나의 바이어스 조건을 이용하여 스트링/접지 선택 트랜지스터의 문턱전압을 조절할 수 있다.
본 발명은 다양한 장치들에 응용 가능하다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 17를 참조하면, 메모리 시스템(1000)은 적어도 하나의 비휘발성 메모리 장치(1100) 및 메모리 제어기(1200)를 포함한다. 메모리 시스템(1100)은 도 1 내지 도 16에 상술 된 바와 같이 읽기 동작의 적어도 하나의 바이어스를 이용하여 접지 선택 트랜지스터의 문턱전압을 조절할 수 있다.
비휘발성 메모리 장치(1100)는 외부로부터 고전압(Vpp)을 옵션적으로 제공받을 수 있다. 메모리 제어기(1200)는 복수의 채널들을 통하여 비휘발성 메모리 장치(1100)에 연결된다. 메모리 제어기(1200)는 적어도 하나의 중앙처리장치(1210), 버퍼 메모리(1220), 에러 정정회로(1230), 롬(1240), 호스트 인터페이스(1250) 및 메모리 인터페이스(1260)를 포함한다. 도시되지 않았지만, 메모리 제어기(1200)는 데이터를 랜덤화시키거나 디랜덤화시키는 랜덤화 회로를 더 포함할 수 있다. 본 발명의 메모리 시스템(1000)은 PPN(Perfect Page New)에 적용가능하다. 비휘발성 메모리 장치(1110)는 도시되지 않았지만, 외부의 고전압을 선택적으로 입력받을 수 있다.
한편, 메모리 시스템에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 미국 등록 특허 번호 US 8,027,194, 미국 공개 번호 US 2010-0082890에서 설명될 것이다.
도 18은 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다. 도 18를 참조하면, 메모리 카드(2000)는 적어도 하나의 플래시 메모리 장치(2100), 버퍼 메모리 장치(2200) 및 그것들을 제어하는 메모리 제어기(2300)를 포함한다. 메모리 카드(2000)는 도 1 내지 도 16에 상술 된 바와 같이 읽기 동작의 적어도 하나의 바이어스를 이용하여 접지 선택 트랜지스터의 문턱전압을 조절할 수 있다.
버퍼 메모리 장치(2200)는 메모리 카드(2000)의 동작 중 생성되는 데이터를 임시로 저장하기 위한 장치이다. 버퍼 메모리 장치(2200)는 디램 혹은 에스램 등으로 구현될 수 있다. 메모리 제어기(2300)는 복수의 채널들을 통하여 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2300)는 호스트 및 플래시 메모리 장치(2100)에 사이에 연결된다. 호스트로부터의 요청에 응답하여, 메모리 제어기(2300)는 플래시 메모리 장치(2100)를 억세스한다.
메모리 제어기(2300)는 적어도 하나의 마이크로 프로세서(2310), 호스트 인터페이스(2320), 플래시 인터페이스(2330)를 포함한다. 적어도 하나의 마이크로 프로세서(2310)는 펌웨어(firmware)를 동작하도록 구현된다. 호스트 인터페이스(2320)는 호스트와 메모리 카드(2000) 사이에 데이터 교환을 수행하기 위한 카드 프로토콜(예를 들어, SD/MMC)을 통해 호스트와 인터페이싱한다. 이러한 메모리 카드(2000)는 멀티미디어 카드(Multimedia Card: MMC), 보안 디지털(Security Digital: SD), miniSD, 메모리 스틱(Memory Stick), 스마트미디어(Smart Media), 트랜스플래시(TransFlash) 카드 등에 적용가능하다.
한편, 메모리 카드(2000)에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 미국 공개 번호 US 2010-0306583에서 설명될 것이다.
도 19는 본 발명의 실시 예에 따른 모비낸드에 대한 블록도이다. 도 19를 참조하면, 모비낸드(3000)는 적어도 하나의 낸드 플래시 메모리 장치(3100) 및 제어기(3200)를 포함할 수 있다. 모비낸드(3000)는 MMC 4.4(다른 말로, eMMC) 규격을 지원한다. 모비낸드(3000)는 도 1 내지 도 16에 상술된 바와 같이 읽기 동작의 적어도 하나의 바이어스를 이용하여 접지 선택 트랜지스터의 문턱전압을 조절할 수 있다.
낸드 플래시 메모리 장치(3100)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다. 낸드 플래시 메모리 장치(3100)는 SDR(Sing Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 실시 예에 있어서, 낸드 플래시 메모리 장치(3100)는 단품의 낸드 플래시 메모리 장치들을 포함할 수 있다. 여기서, 단품의 낸드 플래시 메모리 장치들은 하나의 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층되어 구현될 수 있다.
메모리 제어기(3200)는 복수의 채널들(CH1~CH4)을 통하여 플래시 메모리 장치(3100)에 연결된다. 한편, 채널들의 개수는 4개로 제한되지 않을 것이다. 제어기(3200)는 적어도 하나의 제어기 코어(3210), 호스트 인터페이스(3220) 및 낸드 인터페이스(3230)를 포함한다. 적어도 하나의 제어기 코어(3210)는 모비낸드(3000)의 전반적인 동작을 제어한다.
호스트 인터페이스(3220)는 제어기(3210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(3230)는 낸드 플래시 메모리 장치(3100)와 제어기(3200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(3220)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, 모비낸드(3000)의 호스트 인터페이스(3220)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
모비낸드(3000)는 호스트로부터 전원전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원전압(Vcc: 3.3V)은 낸드 플래시 메모리 장치(3100) 및 낸드 인터페이스(3230)에 제공되고, 제 2 전원전압(Vccq: 1.8V/3.3V)은 제어기(3200)에 제공된다. 실시 예에 있어서, 모비낸드(3000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 모비낸드(3000)는 대용량의 데이터를 저장하는 데 유리할 뿐 아니라, 향상된 읽기 동작 특성을 갖는다. 본 발명의 실시 예에 따른 모비낸드(3000)는 소형 및 저전력이 요구되는 모바일 제품(예를 들어, 갤럭시S, 아이폰 등)에 응용 가능하다.
도 19에 도시된 모비낸드(3000)는 복수의 전원전압들(Vcc, Vccq)을 제공받는다. 하지만, 본 발명의 모비낸드가 반드시 여기에 제한될 필요는 없다. 본 발명의 모비낸드는 전원전압(Vcc)을 입력받아 내부에서 부스팅 혹은 레귤레이팅함으로써, 낸드 인터페이스 및 낸드 플래시 메모리에 적합한 전원전압(3.3V)을 발생하도록 구현될 수도 있다. 이러한 내부 부스팅 혹은 레귤레이팅 동작에 대한 자세한 것은 삼성전자에서 출원하였으며 참고문헌으로 결합된 미국 등록 특허 7,092,308에서 설명될 것이다.
한편, 본 발명은 솔리드 스테이트 드라이브(Solid State Drive: 이하, 'SSD'라고 함)에 적용가능하다.
도 20은 본 발명의 실시 예에 따른 SSD에 대한 블록도이다. 도 20을 참조하면, SSD(4000)는 복수의 플래시 메모리 장치들(4100) 및 SSD 제어기(4200)를 포함한다. SSD(4000)은 도 1 내지 도 16에 상술된 바와 같이 읽기 동작의 적어도 하나의 바이어스를 이용하여 접지 선택 트랜지스터의 문턱전압을 조절할 수 있다.
플래시 메모리 장치들(4100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. SSD 제어기(4200)는 복수의 채널들(CH1~CHi,i는 2 이상의 정수)을 통하여 플래시 메모리 장치들(4100)에 연결된다. SSD 제어기(4200)는 적어도 하나의 중앙처리장치(4210), 호스트 인터페이스(4220), 버퍼 메모리(4230) 및 플래시 인터페이스(4240)를 포함한다.
호스트 인터페이스(4220)는 중앙처리장치(4210)의 제어에 따라 호스트와 통신 프로토콜 방식으로 데이터를 교환한다. 실시 예에 있어서, 통신 프로토콜은 ATA(Advanced Technology Attachment) 프로토콜일 수 있다. 이러한 ATA 프로토콜은 SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, ESATA(External SATA) 인터페이스 등을 포함한다. 다른 실시 예에 있어서, 통신 프로토콜은 USB(Universal Serial Bus) 프로토콜일 수 있다. 호스트 인터페이스(4220)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(4210)의 제어에 따라 CPU 버스를 경유하지 않고 버퍼 메모리(4220)를 통해 전송된다.
버퍼 메모리(4230)는 외부와 플래시 메모리 장치들(4100) 간의 이동 데이터를 임시로 저장한다. 또한, 버퍼 메모리(4230)는 중앙처리장치(4210)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. 버퍼 메모리(4230)는 디램(DRAM) 혹은 에스램(SRAM)으로 구현될 수 있다. 도 20에서 버퍼(4230)는 SSD 제어기(4200) 내부에 포함되지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 실시 예에 따른 버퍼 메모리는 SSD 제어기(4200)의 외부에 배치될 수 있다.
플래시 인터페이스(4240)는 저장 장치로 사용되는 플래시 메모리 장치들(4100)과 SSD 제어기(4200) 사이의 인터페이싱을 수행한다. 플래시 인터페이스(4260)는 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리를 지원하도록 구성될 수 있다.
본 발명의 실시 예에 따른 SSD(4000)는 프로그램 동작시 랜덤 데이터를 저장함으로써, 데이터의 신뢰성을 향상시킨다. 그 결과로써 본 발명의 SSD(4000)는 저장된 데이터의 신뢰성을 향상시킬 수 있다. 한편, SSD(4000)에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 미국 등록 특허 번호 US 8,027,194, 미국 공개 번호들 US 2007-0106836, US 2010-0082890에서 설명될 것이다.
도 21은 도 20에 도시된 SSD(4000)를 갖는 컴퓨팅 시스템에 대한 블록도이다. 도 21을 참조하면, 컴퓨팅 시스템(5000)은, 적어도 하나의 중앙처리장치(5100), 비휘발성 메모리 장치(5200), 램(5300), 입출력 장치(5400), 및 적어도 하나의 SSD(5500)를 포함한다.
적어도 하나의 중앙처리장치(5100)는 시스템 버스에 연결된다. 비휘발성 메모리 장치(5200)는 컴퓨팅 시스템(5000)을 동작하는데 필요한 데이터가 저장된다. 이러한 데이터에는 개시 명령 시퀀스, 혹은 기본적인 입/출력 동작 시스템(예를 들어, BIOS) 시퀀스 등이다. 램(5300)은 중앙처리장치(5100)가 실행될 때 생성되는 데이터가 임시로 저장된다. 입출력 장치(5400)는, 실시 예에 있어서, 키보드, 포인팅 장치(마우스), 모니터, 모뎀, 등이 입출력 장치 인터페이스를 통하여 시스템 버스에 연결된다. SSD(5500)는 읽기 가능한 저장 장치로써, 도 20에 도시된 SSD(4000)와 동일하게 구현된다.
도 22는 도 20에 도시된 SSD(4000)를 갖는 전자기기에 대한 블록도이다. 도 22를 참조하면, 전자기기(6000)는, 프로세서(6100), 롬(6200), 램(6300), 및 플래시 인터페이스(6400), 및 적어도 하나의 SSD(6500)을 포함한다.
프로세서(6100)는 펌웨어 코드 혹은 임의의 코드를 실행하기 위하여 램(6300)을 억세스한다. 또한, 프로세서(6100)는 개시 명령 시퀀스 혹은 기본 입출력 동작 시스템 시퀀스들과 같은 고정 명령 시퀀스들을 실행하기 위하여 롬(6200)에 억세스한다. 플래시 인터페이스(6400)는 전자기기(6000)와 SSD(6500) 사이의 인터페이싱을 수행한다. SSD(6500)는 전자기기(6000)에 착탈이 가능할 수 있다. SSD(6500)는, 도 20에 도시된 SSD(4000)와 동일하게 구현된다.
본 발명의 전자기기(6000)는 셀룰러 폰, 개인 디지털 보조기(Personal Digital Assistants: PDAs), 디지털 카메라, 캠코더, 및 휴대용 오디오 재생장치(예를 들어, MP3), PMP 등이 될 수 있다.
도 23은 도 20에 도시된 SSD(4000)를 이용하는 서버 시스템에 대한 블록도이다. 도 23을 참조하면, 서버 시스템(7000)은 서버(7100), 및 서버(7100)를 동작하는 데 필요한 데이터를 저장하는 적어도 하나의 SSD(7200)를 포함한다. 여기서 적어도 하나의 SSD(7200)는, 도 20에 도시된 SSD(4000)와 동일한 기능 혹은 동작을 갖도록 구현될 것이다.
서버(7100)는 응용 통신 모듈(7110), 데이터 처리 모듈(7120), 업그레이드 모듈(7130), 스케줄링 센터(7140), 로컬 리소스 모듈(7150), 및 리페어 정보 모듈(7160)을 포함한다. 응용 통신 모듈(7110)은 서버(7100)와 네트워크에 연결된 컴퓨팅 시스템과 통신하거나 혹은 서버(7100)와 SSD(7200)이 통신하도록 구현된다. 응용 통신 모듈(7110)은 사용자 인터페이스를 통하여 제공된 데이터 혹은 정보를 데이터 처리 모듈(7120)로 전송한다.
데이터 처리 모듈(7120)은 로컬 리소스 모듈(7150)에 링크된다. 여기서 로컬 리소스 모듈(7150)은 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 제공한다. 업그레이드 모듈(7130)은 데이터 처리 모듈(7120)과 인터페이싱 한다. 업그레이드 모듈(7130)은 SSD(7200)로부터 전송된 데이터 혹은 정보를 근거로 하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 혹은 다른 정보들을 전자기기(appliance)에 업그레이드한다.
스케쥴링 센터(7140)는 서버(7100)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 실시간의 옵션을 허용한다. 리페어 정보 모듈(7160)은 데이터 처리 모듈(7120)과 인터페이싱한다. 리페어 정보 모듈(7160)은 사용자에게 리페어 관련 정보(예를 들어, 오디오, 비디오, 혹은 문서 파일)를 제공하는데 이용된다. 데이터 처리 모듈(7120)은 SSD(7200)로부터 전송된 정보를 근거로 하여 관련된 정보를 패키징한다. 그 뒤, 이러한 정보는 SSD(7200)에 전송되거나 혹은 사용자에게 디스플레이된다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 모바일 장치(예를 들어, 갤럭시S, 아이폰 등)에도 적용가능하다.
도 24는 본 발명의 실시 예에 따른 모바일 장치(8000)를 예시적으로 보여주는 도면이다. 도 24를 참조하면, 모바일 장치(8000)는 통신 유닛(8100), 제어기(8200), 메모리 유닛(8300), 디스플레이 유닛(8400), 터치 스크린 유닛(8500), 및 오디오 유닛(8600)을 포함한다.
메모리 유닛(8300)은 적어도 하나의 디램(8310), 적어도 하나의 원낸드(8320), 및 적어도 하나의 모비낸드(8330)를 포함한다. 원낸드(8320) 및 모비 낸드(8330) 중 적어도 하나는 도 1 내지 도 16에 상술된 바와 같이 읽기 동작의 적어도 하나의 바이어스를 이용하여 접지 선택 트랜지스터의 문턱전압을 조절할 수 있다.
한편, 모바일 장치에 대한 좀더 자세한 것은, 삼성 전자에서 출원하였으며, 이 출원의 참고 문헌으로 결합된 미국 공개 번호들 US 2010/0010040, US 2010/0062715, US 2010/0309237, US 2010/0315325에서 설명될 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 태블릿 PC(예를 들어, 갤럭시탭, 아이패드 등)에도 적용가능하다.
도 25는 본 발명의 실시 예에 따른 휴대용 전자 장치(9000)를 예시적으로 보여주는 도면이다. 도 25를 참조하면, 휴대용 전자 장치(9000)는 일반적으로 적어도 하나의 컴퓨터 판독 가능 매체(9020), 처리 시스템(9040), 입출력 서브시스템(9060), 무선 주파수 회로(9080) 및 오디오 회로(9100)를 포함한다. 각 구성요소들 적어도 하나의 통신 버스 혹은 신호선(9030)로 연결될 수 있다.
휴대용 전자 장치(9000)는, 제한되지 않는 핸드헬드 컴퓨터(handheld computer), 태블릿 컴퓨터, 이동 전화, 미디어 플레이어, PDA(personal digital assistant) 등과 이들 아이템 중 둘 이상의 조합을 포함하는 임의의 휴대용 전자 장치일 수 있다. 여기서 적어도 하나의 컴퓨터 판독 가능 매체(9020)는 메모리 시스템(1100)은 도 1 내지 도 16에 상술된 바와 같이 읽기 동작의 적어도 하나의 바이어스를 이용하여 접지 선택 트랜지스터의 문턱전압을 조절할 수 있다. 한편, 휴대용 전자 장치(9000)에 대한 좀더 자세한 것은 참고 문헌으로 결합된 미국 등록 번호 US 7,509,588에서 설명될 것이다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 비휘발성 메모리 장치
110: 메모리 셀 어레이
120: 블록 게이팅 회로
130: 어드레스 디코더
140: 읽기 및 쓰기 회로
150: 제어 로직

Claims (10)

  1. 비트라인과 제 1 노드 사이에 직렬 연결된 스트링 선택 트랜지스터들, 상기 제 1 노드와 제 2 노드 사이에 직렬 연결된 메모리 셀들, 상기 제 2 노드와 공통 소스 라인 사이에 직렬 연결된 접지 선택 트랜지스터들을 갖고, 기판 위에 수직방향으로 형성된 적어도 하나의 버티컬 스트링을 포함한 비휘발성 메모리 장치에서 접지 선택 트랜지스터의 문턱전압 조절 방법에 있어서:
    읽기 동작시 상기 접지 선택 트랜지스터들 중 제 1 접지 선택 트랜지스터의 게이트에 제 1 전압을 제공하는 단계; 및
    상기 읽기 동작시 상기 제 1 접지 선택 트랜지스터에 직렬 연결된 제 2 접지 선택 트랜지스터의 게이트에 제 2 전압을 제공하는 단계를 포함하는 문턱전압 조절 방법.
  2. 제 1 항에 있어서,
    상기 제 1 접지 선택 트랜지스터는 상기 기판 위에 형성되고,
    상기 제 2 접지 선택 트랜지스터는 상기 제 1 접지 선택 트랜지스터 위에 형성되고,
    상기 제 1 전압은 읽기 패스 전압보다 높게 설정된 전압인 문턱전압 조절 방법.
  3. 제 2 항에 있어서,
    상기 제 1 전압은 프로그램 전압의 최대 값보다 낮은 전압인 문턱전압 조절 방법.
  4. 제 2 항에 있어서,
    상기 비트라인에 프리차지 전압이 제공되고, 상기 스트링 선택 트랜지스터들의 게이트들에 연결된 스트링 선택 라인들에는 상기 읽기 패스 전압이 제공되고, 상기 메모리 셀들 중 선택된 어느 하나에 연결된 워드라인에는 읽기 전압이 제공되고, 상기 메모리 셀들 중 선택되지 않은 것들에 연결된 워드라인들에는 상기 읽기 패스 전압이 제공되고, 상기 제 1 접지 선택 트랜지스터의 게이트에 연결된 제 1 접지 선택 라인에 상기 제 1 전압이 제공되고, 상기 제 2 접지 선택 트랜지스터의 게이트에 연결된 제 2 접지 선택 라인에 상기 제 2 전압이 제공됨으로써, 상기 선택된 메모리 셀의 읽기 동작이 수행되는 문턱전압 조절 방법.
  5. 제 4 항에 있어서,
    상기 제 2 전압은 상기 읽기 패스 전압보다 높게 설정된 전압이 문턱전압 조절 방법.
  6. 제 4 항에 있어서,
    상기 제 2 전압은 상기 읽기 패스 전압인 문턱전압 조절 방법.
  7. 제 2 항에 있어서,
    상기 선택된 메모리 셀의 읽기 동작이 복수 번 반복되는 문턱전압 조절 방법.
  8. 제 4 항에 있어서,
    상기 비트라인, 상기 스트링 선택 트랜지스터들의 게이트들에 연결된 스트링 선택 라인들, 상기 메모리 셀들에 연결된 워드라인들에 제공되는 전압들이 특정되지 않고,
    상기 제 2 전압은 읽기 패스 전압보다 높고 프로그램 전압보다 낮은 게이트 스트레스 전압인 문턱전압 조절 방법.
  9. 비트라인과 제 1 노드 사이에 직렬 연결된 스트링 선택 트랜지스터들, 상기 제 1 노드와 제 2 노드 사이에 연결된 복수의 메모리 셀들, 상기 제 2 노드와 공통 소스 라인 사이에 직렬 연결된 접지 선택 트랜지스터들을 갖고, 기판 위에 수직 방향으로 형성된 적어도 하나의 버티컬 스트링들을 갖는 복수의 메모리 블록들을 갖는 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 데이터를 읽거나 데이터를 쓰기 위한 읽기 및 쓰기 회로;
    어드레스를 입력받아 블록 선택 신호를 발생하는 어드레스 디코더;
    상기 블록 선택 신호에 응답하여 복수의 메모리 블록들 중 어느 하나를 선택하는 블록 게이팅 회로; 및
    상기 읽기 및 쓰기 회로, 상기 어드레스 디코더,상기 블록 게이팅 회로를 제어하는 제어 로직을 포함하고,
    상기 제어 로직은, 읽기 동작시 상기 접지 선택 트랜지스터들 중 제 1 접지 선택 트랜지스터의 게이트에 제 1 전압을 제공하고, 상기 접지 선택 트랜지스터들 중 제 2 접지 선택 트랜지스터의 게이트에 제 2 전압을 제공함으로, 상기 제 1 및 제 2 접지 선택 트랜지스터들 중 적어도 하나의 문턱전압을 조절하는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 접지 선택 트랜지스터는 상기 복수의 메모리 셀들과 동일한 구조로 구현되고,
    상기 제 2 접지 선택 트랜지스터는 선택 에피텍셜 성장 방식으로 구현되는 비휘발성 메모리 장치.
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