KR20060120889A - 차지 트랩형 낸드 플래시 메모리의 초기 문턱전압 설정방법 - Google Patents

차지 트랩형 낸드 플래시 메모리의 초기 문턱전압 설정방법 Download PDF

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KR20060120889A
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Abstract

본 발명은 메모리 셀과 선택용 트랜지스터를 비도전성 전하저장층을 갖도록 제작한 차지 트랩형 낸드 플래시 메모리 장치에 관한 것으로, 단위블록 내의 모든 셀을 소거하는 소거 단계와; 상기 모든 셀의 소거 상태를 검증하는 소거 검증 단계와; 상기 선택 트랜지스터를 소정의 문턱전압 특성을 갖도록 프로그램하는 프로그램 단계와; 상기 선택 트랜지스터의 프로그램 상태를 검증하는 프로그램 검증 단계를 포함하여 차지 트랩형 낸드 플래시 메모리 장치의 선택 트랜지스터의 초기 문턱전압 설정방법을 제공하여 스위칭 동작의 신뢰성을 보장하도록 한다.

Description

차지 트랩형 낸드 플래시 메모리의 초기 문턱전압 설정 방법{Method for Setting up Initial Threshold Voltage of Charge Trap type NAND Flash Memory}
도 1a는 종래기술에 따른 차지 트랩형 낸드 플래시 메모리의 구조를 설명하는 회로도.
도 1b는 도 1a의 구조로 제작한 메모리의 스트링 구조를 설명하는 단면도.
도 2a는 차지 트랩형 낸드 플래시 메모리의 칩 간 초기 문턱전압 분포를 설명하는 도면.
도 2b는 차지 트랩형 낸드 플래시 메모리의 웨이퍼 간 초기 문턱전압 분포를 설명하는 도면.
도 3은 본 발명에 따른 초기 문턱전압 설정 단계를 설명하는 도면.
도 4는 본 발명의 초기 문턱전압 설정의 일 실시예를 설명하는 흐름도.
도 5는 도 4의 각 단계별 인가 전압조건을 설명하기 위한 회로도.
도 6은 본 발명의 초기 문턱전압 설정의 다른 실시예를 설명하는 흐름도.
도 7은 도 6의 각 단계별 인가 전압조건을 설명하기 위한 회로도.
*도면의 주요부분에 대한 부호의 설명*
300 : 제조 공정 후의 초기 문턱전압 분포도
310 : 소거 동작 이후의 문턱전압 분포도
320 : 선택(SSL, GSL) 트랜지스터의 프로그램 후의 문턱전압 분포도
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 차지 트랩형 낸드(NAND) 플래시 메모리 장치에 관한 것이다.
일반적으로 낸드형 플래시 메모리 장치는 저장하고자 하는 비트정보를 절연막으로 차단된 전도성 부유게이트(Floating Gate)에 F-N 터널링 현상에 의한 전하주입을 통하여 구현하고 있다. 그러나 전도성 부유게이트의 존재는 메모리 셀 간 혹은 메모리 셀과 선택(SSL, GSL) 트랜지스터 간 존재하는 용량성 커플링(Capacitive Coupling)현상을 야기하여 집적화에 있어 물리적 한계를 가지게 된다. 따라서 전도성 부유 게이트 간의 용량성 커플링 문제를 해결하기 위한 대안으로 도전성의 다결정 실리콘으로 이루어진 기존의 부유게이트 대신에 최근에는 Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하저장층으로 이용하는 차지 트랩(Charge Trap)형 낸드 플래시 메모리가 차세대 플래시 메모리로 제안되고 있다. 차지 트랩형 낸드 플래시 메모리의 구조에서 스트링 선택(SSL) 트랜지스터(이하 SSL 트랜지스터)와 접지 선택(GSL) 트랜지스터(이하 GSL 트랜지스터)는 스트링 내의 다른 메모리 셀 트랜지스터와는 달리 스위치의 역할을 담당하는 소자들이다. 따라서, SSL 트랜지스터나 GSL 트랜지스터와 같은 선택 트랜지스터는 차지 트랩형 전하저장 층을 필요로 하지 않기 때문에 메모리 셀 트랜지스터와 동일한 제작공정 후 전하저장층을 제거하는 공정이 추가로 필요하였다. 이러한 포토(Photo) 공정과 식각공정에서의 셀 트랜지스터를 보호하기 위한 이격거리가 필요하기 때문에 비용증가와 집적도를 제한하는 요소로 작용한다.
전하저장층을 제거하는 공정에 따른 문제들을 해결하기 위한 시도가 도 1a에 도시한 바와 같이 선택 트랜지스터를 전하저장층의 제거 공정을 거치지 않고 메모리 셀 트랜지스터와 동일한 구조로 제작하여 스위치로 사용하는 방식이 소개되었다. 도 1b는 선택(SSL, GSL) 트랜지스터의 전하저장층을 제거하지 않은 형태의 소자의 스트링에 대한 단면도이다. 도 1b를 참조하면, 선택(SSL, GSL) 트랜지스터들의 면적은 메모리 셀의 면적보다 더 크다는 것을 알 수 있다. 이것은 제어신호에 응답하여 스트링을 활성화할 때 채널에 흐르게 되는 상대적인 전류의 크기 때문이다. 또한, 선택(SSL, GSL) 트랜지스터의 제어 게이트 하단에도 비도전성 물질로 이루어진 전하저장층이 구비되어 있음을 확인할 수 있다. 도시한 바와 같은 구조의 차지 트랩(Charge Trap)형 낸드 플래시 메모리 장치는 선택(SSL, GSL) 트랜지스터에 존재하는 전하저장층의 제거를 위한 포토 레지스터 공정과 식각공정이 불필요하게 되었다. 이러한 식각공정의 생략은 선택(SSL, GSL) 트랜지스터와 메모리 셀 트랜지스터 사이의 거리를 줄일 수 있어 집적화에 큰 잇점을 제공한다.
그러나 차지 트랩형 낸드 플래시 메모리 제작공정에서, 특히 플라즈마를 이용한 드라이 에칭(Dry Etching)공정 등에서 메모리 셀과 선택(SSL, GSL) 트랜지스터의 전하저장층에 임의의 양전하가 트랩되어, 공정 이후에는 메모리 셀과 선택 (SSL, GSL) 트랜지스터의 초기 문턱전압이 불규칙한 분포를 가지게 되는 문제가 발생한다. 도 2a는 차지 트랩형 낸드 플래시 메모리의 생산공정에서 동일한 웨이퍼 내의 칩 간 문턱전압 분포를 도시한 분포도이다. 각 칩 별로 서로 다른 양의 양전하가 전하저장층에 트랩되어 서로 다른 문턱전압 특성을 가지게 됨을 알 수 있다. 그러나 이러한 산포의 정도가 어느 정도인지는 예측하기 어렵다. 도 2b는 상술한 도 2a와 같은 분포를 가지는 칩들의 집합체인 웨이퍼 단위에서 셀들의 초기 문턱전압 분포를 나타낸 것이다. 도 2b에서 관찰할 수 있듯이 초기 문턱전압의 광범위한 분포는 일괄적인 소거로 문턱전압의 제어가 가능한 메모리 셀에서는 문제가 없지만, 프로그램과 소거 및 검증 기능이 구비되지 못한 선택(SSL, GSL) 트랜지스터에 있어서는 동작 신뢰성의 문제를 야기시킨다. 실장 환경에서의 메모리 셀의 소거와 프로그램, 독출(Read) 동작 등 스트링 선택과 접지선택의 동작을 제어하여 정상적인 메모리로 동작하도록 보장하는 선택(SSL, GSL) 트랜지스터에 있어서, 초기 문턱전압 분포의 랜덤성에서 기인하는 온-오프(ON-OFF)동작의 불확실성은 메모리 시스템의 정상적인 동작을 보장할 수 없게 만드는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 차지 트랩(Charge Trap)형 낸드 플래시 메모리에서 전하저장층을 제거하지 않은 선택(SSL, GSL) 트랜지스터의 랜덤한 초기 문턱전압의 분포를 테스트 단계에서 프로그램하여, 예측가능하고 제어가 용이한 값으로 설정하기 위한 방법을 제공하는 데 있다.
상기 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 메모리 셀과 선택 트랜지스터를 동일한 구조로 제작한 비도전성 전하저장층을 갖는 플래시 메모리 장치의 초기 문턱전압 설정방법은, 단위블록 내의 모든 셀을 소거하는 소거 단계와; 상기 모든 셀의 소거 상태를 검증하는 소거 검증 단계와; 상기 선택 트랜지스터를 소정의 문턱전압 특성을 갖도록 프로그램하는 프로그램 단계와; 상기 선택 트랜지스터의 프로그램 상태를 검증하는 프로그램 검증 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 소거 상태 검증단계는 소거가 불완전한 것으로 판별시 상기 소거 단계로 천이시키는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 선택 트랜지스터는 스트링 선택 트랜지스터와 접지 선택 트랜지스터를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 소정의 문턱전압은 상기 선택 트랜지스터의 게이트 전압이 0V일 때 턴-온(TURN ON)되지 않도록 분포하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 소정의 문턱전압은 0.7V 이상 그리고 메모리 셀의 최소 문턱전압 미만인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 프로그램 검증 단계에서 선택 트랜지스터의 게이트에 인가되는 검증 전압은 0.7V 로 하여 프로그램 이후의 문턱전압 분포를 검증하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 프로그램 검증 단계는 프로그램 실패시에는 프로그램 단계로 천이하도록 하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 프로그램 검증 단계와 상기 프로그램 단계는 프로그램 실패시에 소정의 전압크기로 증가된 프로그램 전압으로 재프로그램하는 증가형 스텝 펄스 프로그램(ISPP) 방식으로 구현되는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 메모리 셀과 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 비도전성 전하저장층을 갖도록 제작한 차지 트랩형 낸드 플래시 메모리 장치의 초지 문턱전압 설정 방법은, 상기 메모리 셀과 스트링 선택 트랜지스터 그리고 접지 선택 트랜지스터를 동시에 소거하는 단계와; 상기 셀들에 대한 소거 상태를 검증하는 단계와; 상기 스트링 선택 트랜지스터를 소정의 문턱전압 특성을 갖도록 프로그램하는 단계와; 상기 스트링 선택 트랜지스터의 프로그램 상태를 검증하는 단계와; 상기 접지 선택 트랜지스터를 소정의 문턱전압 특성을 갖도록 프로그램하는 단계와; 상기 접지 선택 트랜지스터의 프로그램 상태를 검증하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 소거 상태를 검증하는 단계는 소거가 불완전할 경우 상기 소거하는 단계로 천이시키는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 스트링 선택 트랜지스터를 프로그램하는 단계에서, 상기 접지 선택 트랜지스터의 게이트 전압은 소거된 상기 접지 선택 트랜지스터를 턴-온(TURN ON)시키는 전압이 인가되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 스트링 선택 트랜지스터의 프로그램 상태를 검증하는 단계에서, 상기 접지 선택 트랜지스터의 게이트 전압은 소거된 상기 접지 선택 트랜지스터를 턴-온(TURN ON)시키는 전압이 인가되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 접지 선택 트랜지스터를 프로그램할 경우, 상기 프로그램된 스트링 선택 트랜지스터는 턴-온(TURN ON) 되는 게이트 전압으로 인가하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 접지 선택 트랜지스터의 프로그램 상태를 검증하는 단계에서는 상기 프로그램된 스트링 선택 트랜지스터를 턴-온(TURN ON)시키는 게이트 전압으로 인가하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터의 프로그램 및 소거의 순서는 임의로 설정할 수 있는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 프로그램 검증 단계는 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 프로그램이 모두 종료된 이후에 동시에 실시할 수 있는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터의 프로그램 단계와 프로그램 검증 단계는 프로그램 실패시에 소정의 크기로 증가된 프로그램 전압으로 프로그램하는 증가형 스텝 펄스 프로그램(ISPP) 방식으로 구현되는 것을 특징으로 한다.
상술한 실시예들은 전하저장층을 제거하지 않는 차지 트랩형 낸드 플래시 메모리의 선택 트랜지스터에 있어서, 공정변화에 따른 예측하기 어려운 초기 문턱전 압을 설정하여 스위치로서의 제어가 용이하며, 메모리 동작의 신뢰성을 높일 수 있는 방법을 제공할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 바람직한 실시예를 설명하는 도면이다. 도 3을 참조하면, 소정의 불규칙한 초기 문턱전압의 분포를 나타내는 메모리 셀과 선택(SSL, GSL) 트랜지스터의 초기 문턱전압 분포(300)와, 불규칙하고 예측 불가능한 초기 문턱전압을 가지는 셀들을 소거(Erase)동작을 통하여 온-셀 상태로 천이시킨 소거된 셀들의 문턱전압 분포(310)와 그리고 소거동작 이후에 선택(SSL, GSL) 트랜지스터만을 일련의 프로그램 동작을 통하여 문턱전압 분포를 제어가 용이한 크기를 갖도록 프로그램한 문턱전압 분포(320)를 화살표를 통하여 단계적으로 도시하였다.
불규칙한 초기 문턱전압 분포(300)는 상술한 도 2a에 도시한 바와 같이 문턱전압이 고정적인 값이 아님을 의미한다. 이 분포에서의 최소 문턱전압 X는 플라즈마 공정을 포함하는 제작공정에서 임의의 양전하의 트랩결과로 말미암아 셀 트랜지스터가 턴-온(TURN ON)되는 전압이 셀 별 혹은 칩 별로 가변적임을 나타낸다. X뿐 아니라 ΔX도 가변적인 값으로 분포하기 때문에 초기 문턱전압의 분포는 예측하기 어렵게 된다. 따라서 임의의 게이트 전압으로 선택(SSL, GSL) 트랜지스터를 제어하기에는 신뢰성 보장을 확보하기 어렵다는 것을 알 수 있다.
소거된 셀들의 문턱전압 분포(310)는 불규칙하고 예측할 수 없는 초기 문턱 전압 분포(300) 특성의 셀들을 일련의 소거(Erase)와 검증(Verify)단계로 구성되는 소거과정 후의 문턱전압을 설명하는 분포도이다. 모든 워드라인과 선택(SSL, GSL) 트랜지스터의 게이트 전압을 0 V로 인가하고 P-웰(혹은 P형 기판)에 18 V 이상의 전압을 걸어줌으로 선택(SSL, GSL) 트랜지스터를 포함하는 모든 셀들의 문턱전압 분포를 도시한 (310)의 분포로 천이할 수 있다. 또한 소거 검증동작을 통하여 불완전하게 소거된 셀에 대해서는 반복적으로 소거동작을 행함으로 모든 셀들이 문턱전압 분포를 소정의 전압(도면의 -3V) 이하로 천이한다.
프로그램 후의 선택 트랜지스터 문턱전압 분포(320)는 소거동작 이후에 선택 트랜지스터만을 연속적인 프로그램하고 검증하는 단계를 거쳐 소정의 양전압 크기를 가지는 문턱전압이 되도록 설정한다. 선택 트랜지스터의 프로그램 방법은 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming : 이하 ISPP) 방식의 프로그램 전압을 인가하고 매 펄스 인가에 뒤따라 약 0.7V 크기의 검증전압을 인가하여 선택(SSL, GSL) 트랜지스터의 프로그램 성공여부를 확인하도록 한다. ISPP에서 프로그램 전압 펄스의 증가 크기는 0.1V 정도가 바람직하다.
상술한 바와 같이, 선택(SSL, GSL) 트랜지스터의 소거, 프로그램, 검증 단계를 통하여 선택(SSL, GSL) 트랜지스터의 전하저장층을 제거하지 않은 차지 트랩형 NAND 플래시 메모리의 초기 문턱전압을 예측가능하고, 적정 전압으로 제어 가능하도록 설정하였다. 이러한 설정은 실장환경에서 메모리 셀에 데이터를 프로그램하거나 독출(Read)할 때 신뢰성 있는 동작을 보장한다.
도 4는 본 발명에 따른 선택(SSL, GSL) 트랜지스터의 초기 문턱전압을 설정 하는 일 실시예를 설명하는 흐름도이다. 이하 본 발명에 따른 선택(SSL, GSL) 트랜지스터의 초기 문턱전압 설정방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
선택(SSL, GSL) 트랜지스터의 초기 문턱전압 설정은 제조 공정 이후의 테스트 공정에서 이루어진다. 본 발명의 실시예에서는 테스트 공정에서 후술하게 되는 단계별 동작이 이루어진다 하였으나 이는 실시예에 불과할 뿐 초기 문턱전압의 설정동작이 테스트 공정에만 국한되지 않음은 이 분야에서 통상적인 지식을 습득한 자들에게는 자명하다. 즉, 웨이퍼나 칩 다이(Chip-die)수준에서 뿐만 아니라 패키지 공정 이후의 테스트에서도 후술하게 되는 선택(SSL, GSL) 트랜지스터의 초기 문턱전압 설정을 위한 동작이 이루어질 수 있다.
테스트가 시작되면, 테스트를 제어하는 호스트에 의해 차지 트랩(Charge Trap)형 낸드 플래시 메모리 장치의 첫 번째 블록을 선택하여 소거를 시작한다(S10). 상술한 바와 같이 소거시에는 메모리 셀과 선택(SSL, GSL) 트랜지스터를 포함하는 모든 셀들을 소거하여 동일한 범위에 문턱전압이 분포하도록 설정한다. 플래시 메모리에서 소거의 단위가 되는 블록과, 블록에 속하는 하나의 스트링 단위에서 소거 동작시 설정되는 워드라인 전압 및 게이트 전압설정은 후술하게 되는 도 5에서 상세히 설명될 것이다. 다음은 모든 셀들이 바람직한 문턱전압 이하의 상태로 소거되었는지 확인하는 소거 검증(Erase Verify) 동작을 실행한다(S20). 만일 전하저장층에 저장된 음전하가 F-N 터널링 현상에 의해 P-웰(P-Well)로 이탈되지 못하여 문턱전압의 분포가 기준 전압 이상일 경우에는 다시 소거동작을 실시한다. 상술 한 방식에 의거하여 바람직한 문턱전압 분포를 가질 때까지 검증과 소거동작을 반복한다. 모든 셀들의 문턱전압이 기준 전압 이하로 분포하게 되는 소거 완료 후에는, 선택(SSL, GSL) 트랜지스터의 프로그램 동작으로 단계를 이동한다. 선택(SSL, GSL) 트랜지스터만을 동시에 프로그램하여 문턱전압이 도 3에의 (320)분포와 같이 되도록 설정한다(S30). 다음은 선택(SSL, GSL) 트랜지스터의 프로그램 결과를 소정의 프로그램 검증 전압을 인가하여 검증하는 단계이다(S40). 선택(SSL, GSL) 트랜지스터의 프로그램과 그에 따르는 검증(Verify) 단계는 선택(SSL, GSL) 트랜지스터의 문턱전압 분포가 바람직한 전압 이상으로 분포하기까지 프로그램 전압을 단계적으로 증가하는 증가형 스텝 펄스 프로그램(Incremental Step Pulse Programming, 이하 ISPP)방법에 의함은 이 분야에서 통상적인 지식을 습득한 자들에게 자명하다. 선택(SSL, GSL) 트랜지스터에 대한 프로그램과 프로그램 검증(Verify)이 완료된 다음은 블록 어드레스 카운터 값을 채크하여 최종 블록 어드레스 인지 판단한다(S50). 만일 최종 어드레스가 아니면 블록 어드레스 카운터에 1을 더하고, 다음 대상 블록으로 이동한다(S60). 그러나 마지막 블록 어드레스일 경우 선택(SSL, GSL) 트랜지스터의 초기 문턱전압 설정을 위한 제반 테스트를 종료한다.
상술한 단계로 구성된 선택(SSL, GSL) 트랜지스터의 초기값 설정 방법은 제작공정에서 피하기 어려운 전하 주입에 따르는 초기 문턱전압의 불안정성을 해소하고, 차지 트랩형 낸드 플래시 메모리의 독출(Read), 소거(Erase), 프로그램(Program) 등의 제반 동작에 있어서 보다 신뢰성 높은 차지 트랩형 낸드 플래시 메모리의 구성을 가능케 한다.
도 5는 상술한 도 4의 동작에 따르는 메모리의 스트링(String) 단위에서의 워드라인과 선택(SSL, GSL) 트랜지스터의 게이트 전압 설정을 간략히 보여주는 회로도이다. 도 5를 통하여 각 단계별 제어 게이트 전압과, 비트라인(BL) 및 컴먼 소스라인(CSL)의 인가되어야 할 전압이 설명되어 질 것이다. 블록 소거 단계(S10)에서 각 트랜지스터의 제어 게이트 전압과 비트라인, 컴먼 소스라인(CSL)에 인가되는 전압은 도 5a와 같다. 선택(SSL, GSL) 트랜지스터와 워드라인을 포함하는 모든 셀의 제어 게이트 전압은 0V, 비트 라인 및 컴먼 소스라인(CSL)은 플로팅(Float) 상태로 두고, P-웰(P-Well)에 18V이상의 고전압을 걸어준다. 이러한 조건을 통하여 불규칙하게 분포하는 각 셀들의 초기 문턱전압을 소거상태로 천이시켜 분포상태를 균일하게 만든다.
소거 검증 단계(S20)에서 인가되어야 하는 전압조건에 대해서는 도 5b에서 설명하고 있다. P-웰을 비롯한 워드라인과 선택(SSL, GSL) 트랜지스터, 컴먼 소스라인을 모두 0V의 전압으로 인가하고 비트라인(BL)만을 소정의 전압(Vpc, 약 1V)으로 프리차지(Pre-charge)하여, 소정의 시간 뒤에 메모리 셀 스트링의 소거 여부에 따라 프리차지 된 전압의 변화를 페이지 버퍼에 기록한다. 만일 충분한 소거가 되지 않은 셀의 존재시에는 프리차지된 비트라인(BL)이 충분히 디스차지(Discharge) 하지 못하기 때문에 비트라인의 전압변화가 적고 이런 경우에 페이지 버퍼에 '0'을 저장하여 소거 실패를 지시하도록 한다. 이 경우는 흐름도에서 도시한 바와 같이 다시 블록 소거 동작을 실시한다. 반면에, 비트라인(BL)에 프리차지 된 전압이 모든 셀들이 온(ON)되어 디스차지(Discharge)되면, 블록 내의 모든 셀들이 정상적으 로 소거되었다는 것을 의미하므로, 이때 페이지 버퍼에 '1'을 저장하여 소거 성공임을 지시하도록 한다.
도 5c는 선택(SSL, GSL) 트랜지스터를 원하는 문턱전압의 분포를 가지도록 프로그램하는 선택(SSL, GSL) 트랜지스터 프로그램 단계(S30)에서 스트링 단위의 워드라인, 비트라인, 컴먼 소스라인(CSL) 그리고 선택(SSL, GSL) 트랜지스터의 제어 게이트 인가전압조건을 설명하는 회로도이다. P-웰을 비롯한 비트라인, 컴먼 소스라인, 그리고 모든 메모리 셀들의 워드라인을 0V 전압으로 인가하고 선택(SSL, GSL) 트랜지스터만을 소정의 프로그램 전압(Vpgm)을 통해서 프로그램하게 된다. 선택(SSL, GSL) 트랜지스터의 프로그램 전압(Vpgm)은 차지 트랩형 플래시 메모리의 전하저장층에 F-N 터널링을 통해서 채널의 전자가 주입될 수 있는 크기의 전압이 인가된다. 프로그램 전압의 인가 방법은 ISPP 방식으로 프로그램과 검증동작을 반복적으로 수행하여 목표한 문턱전압 분포로 천이 될 때까지 지속한다.
도 5d는 선택(SSL, GSL) 트랜지스터의 프로그램 여부를 검증하는 단계(S40)에서의 각 워드라인, 비트라인, P-웰, 컴먼 소스라인(CSL)의 인가 전압 조건을 설명하는 회로도이다. 선택(SSL, GSL) 트랜지스터에만 검증 전압(Vver)을 인가하고 나머지 라인에는 0V를 인가한다. 검증전압은 바람직하게는 0.7V 정도가 적당하다. 이상의 인가 전압 조건이 충족되면, 비트라인을 소정의 전압(Vpc)으로 프리차지 시킨다. 프리차지 전압(Vpc)은 약 1V 정도가 바람직하다. 만일 선택(SSL, GSL) 트랜지스터의 프로그램 정도가 불충분하여 해당 검증전압(Vver)에서 선택 트랜지스터가 턴-온(TURN-ON)된다면, 프리차지된 비트라인의 전하가 스트링을 통하여 디스차지 (Discharge)하게 되고 비트라인의 전압은 디스차지(Discharge)된 만큼 강하하게 된다. 이 경우에는 페이지 버퍼에 '1'을 저장하여 선택(SSL, GSL) 트랜지스터의 프로그램이 불충분함을 지시하도록 한다. 반면, 선택(SSL, GSL) 트랜지스터의 프로그램이 충분히 이루어졌을 경우 프로그램 검증전압(Vver)이 선택(SSL, GSL) 트랜지스터가 턴-온(TURN-ON) 되는 문턱전압보다 낮기 때문에, 이 경우에 스트링의 통해 흐르는 전류로는 비트라인(BL)의 프리차지 전하를 소정의 시간 내에 충분히 디스차지(Discharge) 못하게 된다. 이러한 비트라인의 전압강하의 정도를 검출하고 페이지 버퍼에 '0'을 저장하여 선택(SSL, GSL) 트랜지스터의 프로그램이 충분히 이루어졌음을 지시하도록 한다.
상술한 각 단계별 워드라인과 비트라인(BL), 컴먼 소스라인(CSL) 및 P-웰에 소거 및 프로그램 시 인가되는 전압 조건은 본 발명의 일 실시예에 불과할 뿐 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다.
도 6은 본 발명의 선택(SSL, GSL) 트랜지스터의 초기 문턱전압 설정을 위한 다른 실시예를 설명하는 흐름도이다. 이하 본 발명에 따른 선택(SSL, GSL) 트랜지스터의 초기 문턱전압 설정방법이 참조 도면에 의거하여 상세히 설명될 것이다.
본 발명의 다른 실시예에 의하면, 선택(SSL, GSL) 트랜지스터의 초기 문턱전압 설정은 스트링 선택 라인(String Select Line) 트랜지스터(이하 SSL 트랜지스터)와 접지 선택 라인(Ground Select Line) 트랜지스터(이하 GSL 트랜지스터)의 프로그램을 순차적으로 적용하는 프로그램 방법을 제공한다.
웨이퍼 테스트 혹은 칩 다이(Chip Die) 수준의 테스트 등에서 초기 문턱전압 설정이 시작되면, 첫 번째 블록의 SSL 트랜지스터 및 GSL 트랜지스터를 포함하는 모든 셀에 대한 소거동작을 실시한다(S100). 그 다음은 상술한 소거동작의 적절성 여부를 소정의 테스트 조건하에서 검증(Verify)하는 단계를 실시한다(S110). 소거 검증 단계(S110)에서는 스트링에 포함된 모든 셀들의 문턱전압이 적절한 전압 이하로 천이되어 있는지의 여부를 테스트한다. 모든 셀들이 바람직한 전압(-3V) 이하로 문턱전압이 설정되었는지 테스트하여 소거가 불충분함으로 판명되면 다시 블록 소거 단계로 되돌아가고, 충분히 소거가 된 것으로 판별되면 다음 단계로 천이한다.
다음 단계로는 소거 완료된 블록에 대해서 스트링 선택 트랜지스터(SSL 트랜지스터)에 대한 초기 문턱전압 설정을 위한 프로그램을 진행한다(S120). SSL 트랜지스터의 프로그램을 위한 비트라인과 워드라인 및 기타 전압 조건들에 대한 설명은 후술하게 되는 도 7에서 상세히 설명될 것이다. SSL 트랜지스터의 프로그램 이후에는 프로그램 성공 여부에 대한 검정단계가 뒤따르게 된다(S130). 물론 프로그램을 통한 문턱전압의 분포가 적절하지 못한 경우 다시 SSL 프로그램 단계(S120)로 되돌아가 더 증가된 프로그램 전압으로 프로그램한다. 전하저장층 내에 바람직한 양만큼의 전하가 트랩되어 설정된 SSL 트랜지스터의 문턱전압 이상으로 프로그램된 것으로 판명되면 다음 단계로 이동한다. 상술한 프로그램과 검증의 전압인가 방식은 증가형 스텝 펄스 프로그램(ISPP) 방식에 의한다.
SSL 트랜지스터에 대한 프로그램 검증 이후에 GSL 트랜지스터의 초기 문턱전압 설정을 위한 프로그램을 실시하게 된다(S140). GSL 트랜지스터에 대한 프로그램 이후에는 필연적으로 뒤따르게 되는 GSL 트랜지스터에 대한 프로그램 완료 여부 를 테스트하는 GSL 프로그램 검증 단계를 실시한다(S150). 프로그램 동작이 바람직한 전압 이상의 분포로 GSL 트랜지스터의 문턱전압 분포를 이동시키지 못한 경우 다시 전단계인 GSL 프로그램 단계로 되돌아가 보다 높은 프로그램 전압으로 프로그램한다. 반면, 적정한 문턱전압으로 프로그램 완료된 것으로 판명되면 다음 단계로 천이시킨다. GSL 트랜지스터에 대한 프로그램과 검증 루프는 증가형 스텝 펄스 프로그램(ISPP)방식에 의함은 이 분야에서 통상적인 지식을 습득한 자들에게 자명하다.
블록 내의 모든 선택(SSL, GSL) 트랜지스터의 초기 문턱전압의 설정이 완료되면 현재 테스트 진행중인 블록이 최종블록인지를 확인하고(S160), 최종블록이 아니면 블록 어드레스 카운터에 1 을 더하고 다음 블록으로 천이한다. 만일 동작이 진행된 블록이 최종블록이라면 선택(SSL, GSL) 트랜지스터의 초기 문턱전압 설정을 위한 모든 단계를 종료한다.
상술한 일련의 단계들을 경유한 선택(SSL, GSL) 트랜지스터의 초기 문턱전압 설정은 선택(SSL, GSL) 트랜지스터의 초기 문턱전압을 일정한 값으로 설정하여 일정 게이트 전압에서의 스위칭 동작의 불확실성에서 기인하는 소자의 불안정 문제를 해결할 수 있는 수단을 제공한다.
도 7은 상기 도 6에서 설명한 각 단계별 프로그램 및 검증절차에서 인가되는 전압조건을 도시한 회로도이다. 선택 트랜지스터들을 동시에 프로그램하는 것이 아니라, 각각 별도의 프로그램과 검증절차를 할당하여 보다 신뢰성 높은 초기 문턱전압 설정이 가능하도록 하였다. 도 7a와 도7b는 SSL 트랜지스터를 프로그램하고 검 증하는 단계를 설명하는 도면이며, 도 7c와 도 7d는 GSL 트랜지스터를 프로그램하고 검증하는 단계에서 인가전압 조건을 설명하는 도면이다.
도 7a는 SSL 트랜지스터를 프로그램할 경우의 워드라인, 컴먼 소스라인(CSL), 접지 선택라인(GSL), 비트라인(BL)과 P-웰의 인가 전압 조건을 도시한 회로도이다. 비트라인(BL)과 워드라인 그리고 컴먼 소스라인의 인가전압은 0V로 설정한다. GSL 트랜지스터에 인가되는 패스전압 Vpass는 GSL 트랜지스터가 프로그램되었을 때의 문턱전압보다 높은 전압을 인가하여 턴-온(TURN ON) 상태를 보장하기 위한 전압이다. 물론 이미 전 단계에서 소거된 상태이기 때문에 0V를 인가해도 무방하다. 그러나 초기 문턱전압이 프로그램 되지 아니한 선택 트랜지스터와, 기 프로그램 된 선택 트랜지스터에 공통의 패스전압(Vpass)으로 할당하는 것은 테스트 시스템의 복잡도를 줄이기 위한 설정이다. 패스전압(Vpass)의 바람직한 크기는 2.3V정도가 적당하다. 이상과 같은 인가 전압조건이 설정된 이후에 SSL 트랜지스터를 프로그램하도록 SSL 트랜지스터의 제어 게이트에 프로그램 전압 Vpgm을 인가한다. 바람직하게는 프로그램 전압 Vpgm은 약 18V 정도에서 시작하는 ISPP동작을 통하여 프로그램 완료가 될 때까지 단계별로 소정의 전압크기로 증가하는 방식으로 이루어진다.
도 7b는 SSL 트랜지스터에 대한 프로그램의 성공 여부를 확인하기 위한 검증 절차에서 이루어지는 인가전압 조건을 설명하는 회로도이다. 비트라인(BL)에 인가되는 프리차지 전압 Vpc는 약 1V 정도로 설정하고, 비트라인의 전압의 변화 정도를 검출하여 페이지 버퍼에 프로그램의 성공 여부를 지시하는 값을 저장한다. SSL 트 랜지스터에 인가되는 검증전압 Vver는 약 0.7V 크기로 인가하는 것이 바람직하다.
도 7c는 GSL 트랜지스터를 프로그램하기 위한 인가전압 조건을 도시한 회로도이다. 이미 SSL 트랜지스터는 프로그램되어 문턱전압이 0.7V 이상으로 천이된 상태이기 때문에 SSL 트랜지스터의 턴-온(TURN ON) 상태를 보장하기 위한 패스전압Vpass는 상술한 바와 같이 2.3V정도로 설정한다. 그리고 비트라인과 워드라인과 컴먼 소스라인(CSL)의 인가 전압은 0V로 설정하여 SSL 트랜지스터를 프로그램할 때와 동일하게 유지한다.
도 7d는 GSL 트랜지스터의 프로그램 결과를 검증하는 단계에서 인가되는 전압조건을 설명하는 회로도이다. 비트라인(BL)은 Vpc 크기의 전압으로 프리차지 시키고, SSL 트랜지스터는 턴-온(TURN ON)상태를 보장하기 위한 패스전압 Vpass를 인가한다. GSL 트랜지스터의 제어 게이트에는 약 0.7V 크기의 프로그램 검증전압 Vver을 인가하여 바람직한 문턱전압 이상으로 프로그램되었는지 확인한다. 검증은 비트라인(BL)의 프리차지 된 전하가 소정의 시간동안 디스차지 되는 정도를 검출하여 프로그램 성공 여부를 페이지 버퍼에 기록한다. GSL 트랜지스터의 문턱전압이 검증전압(Vver)보다 낮아 턴-온(TURN ON)되어 비트라인에 프리차지된 전압이 스트링을 통한 급격히 디스차지되어 비트라인의 전압이 강하하게 되는데, 이때는 프로그램 실패로 페이지 버퍼에 기록하고 전 단계에서보다 높은 프로그램 전압으로 프로그램을 다시 실시하는 ISPP에 의한 재프로그램을 실시한다.
상술한 각 단계별 인가 전압조건을 통하여 선택(SSL, GSL) 트랜지스터의 프로그램을 각각 별도의 단계로 할당하여 보다 실현이 용이한 프로그램 방법을 제공 하였다. 본 발명의 실시예에서는 SSL 트랜지스터를 먼저 프로그램하고 GSL 트랜지스터를 나중에 프로그램하는 방법으로 진행하였으나, GSL 트랜지스터를 먼저 프로그램하고, SSL 트랜지스터의 프로그램을 후에 실시하는 것도 가능하다. 또한 두 선택(SSL, GSL) 트랜지스터를 각각의 순서에 따라 프로그램하고, 프로그램 검증 단계는 이후에 동시에 실시할 수도 있음은 물론이다. 따라서 선택(SSL, GSL) 트랜지스터의 프로그램과 검증의 순서는 본 발명의 실시예에 국한되지 않으며, 다양한 변화가 가능하다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 차지 트랩형 낸드 플래시 메모리에서 메모리 셀 트랜지스터와 동일한 구조로 제작한 선택(SSL, GSL) 트랜지스터의 초기 문턱전압 설정 방법은 프로그램과 검증단계를 포함하고 있기 때문에, 공정의 변화에 상관없이 바람직한 문턱전압 분포로 설정 가능하고, 이것은 선택(SSL, GSL) 트랜지스터의 스위칭 동작에 대한 신뢰성을 보장하며, 더불어 일반화된 기존의 부유 게이트형 낸드 플래시 메모리와 동일한 셀 제어방식으로 사용할 수 있도록 선택 트랜지스터를 프로그램하여 메모리 인터페이싱 방식을 공유할 수 있다.

Claims (23)

  1. 비도전성 전하저장층을 갖는 셀 트랜지스터와 선택 트랜지스터를 포함하는 낸드 플래시 메모리 장치의 초기 문턱전압 설정 방법에 있어서,
    상기 셀 트랜지스터와 상기 선택 트랜지스터를 소거하는 소거 단계와;
    상기 셀 트랜지스터와 상기 선택 트랜지스터의 소거 상태를 검증하는 소거 검증 단계와;
    상기 선택 트랜지스터를 소정의 문턱전압 특성을 갖도록 프로그램하는 프로그램 단계와;
    상기 선택 트랜지스터의 프로그램 상태를 검증하는 프로그램 검증 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 소거 검증 단계는 상기 셀 트랜지스터와 선택 트랜지스터가 정상적으로 소거될 때까지 상기 소거 단계를 반복하도록 제어하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 선택 트랜지스터는 스트링 선택 트랜지스터와 접지 선택 트랜지스터를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 소정의 문턱전압은 상기 선택 트랜지스터의 게이트 전압이 0V일 때 턴-온(TURN ON)되지 않도록 설정되는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    상기 소정의 문턱전압은 0.7V 이상, 상기 셀 트랜지스터의 최소 문턱전압 미만인 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 프로그램 검증 단계에서 상기 선택 트랜지스터의 게이트에 인가되는 검증 전압은 0.7V 인 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 프로그램 검증 단계는 상기 선택 트랜지스터가 정상적으로 프로그램될 때까지 상기 프로그램 단계를 반복하도록 제어하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 프로그램 검증 단계와 상기 프로그램 단계의 반복적인 재프로그램은 증가형 스텝 펄스 프로그램(ISPP) 방식으로 구현되는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    상기 선택 트랜지스터의 초기 문턱전압 설정은 테스트 공정에서 실시되는 것을 특징으로 하는 방법.
  10. 비도전성 전하저장층을 갖는 셀 트랜지스터와 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 포함하는 차지 트랩형 낸드 플래시 메모리 장치의 초기 문턱전압 설정 방법에 있어서,
    상기 셀 트랜지스터와 스트링 선택 트랜지스터 그리고 접지 선택 트랜지스터를 동시에 소거하는 소거 단계와;
    상기 셀 트랜지스터와 상기 스트링 선택 트랜지스터 그리고 접지 선택 트랜지스터의 소거 상태를 검증하는 소거 검증 단계와;
    상기 스트링 선택 트랜지스터를 소정의 문턱전압 특성을 갖도록 프로그램하는 스트링 선택 트랜지스터 프로그램 단계와;
    상기 스트링 선택 트랜지스터의 프로그램 상태를 검증하는 스트링 선택 트랜지스터 검증 단계와;
    상기 접지 선택 트랜지스터를 소정의 문턱전압 특성을 갖도록 프로그램하는 접지 선택 트랜지스터 프로그램 단계와;
    상기 접지 선택 트랜지스터의 프로그램 상태를 검증하는 접지 선택 트랜지스터 검증 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 소거 검증 단계는 상기 셀 트랜지스터와 상기 스트링 및 접지 선택 트랜지스터가 정상적으로 소거될 때까지 상기 소거 단계를 반복하도록 제어하는 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서,
    상기 스트링 선택 트랜지스터 프로그램 단계는 소거된 상기 접지 선택 트랜지스터를 턴-온(TURN ON)시키는 게이트 전압으로 인가되는 것을 특징으로 하는 방법.
  13. 제 10 항에 있어서,
    상기 스트링 선택 트랜지스터 검증 단계는 소거된 상기 접지 선택 트랜지스터를 턴-온(TURN ON)시키는 게이트 전압으로 인가되는 것을 특징으로 하는 방법.
  14. 제 10 항에 있어서,
    상기 접지 선택 트랜지스터 프로그램 단계는 프로그램된 상기 스트링 선택 트랜지스터를 턴-온(TURN ON)시키는 게이트 전압으로 인가되는 것을 특징으로 하는 방법.
  15. 제 10 항에 있어서,
    상기 접지 선택 트랜지스터 검증 단계는 프로그램된 상기 스트링 선택 트랜지스터를 턴-온(TURN ON)시키는 게이트 전압으로 인가되는 것을 특징으로 하는 방법.
  16. 제 10 항에 있어서,
    상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터의 프로그램 순서는 임의로 설정될 수 있는 것을 특징으로 하는 방법.
  17. 제 10 항에 있어서,
    상기 소정의 문턱전압은 상기 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 게이트 전압이 0V일 때 턴-온(TURN ON)되지 않도록 설정되는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서,
    상기 소정의 문턱전압은 0.7V 이상, 셀 트랜지스터의 최소 문턱전압 미만인 것을 특징으로 하는 방법.
  19. 제 10 항에 있어서,
    상기 스트링 선택 트랜지스터 검증 단계는, 상기 스트링 선택 트랜지스터가 정상적으로 프로그램될 때까지 상기 스트링 선택 트랜지스터 프로그램 단계를 반복 하도록 제어하는 것을 특징으로 하는 방법.
  20. 제 10 항에 있어서,
    상기 접지 선택 트랜지스터 검증 단계는, 상기 접지 선택 트랜지스터가 정상적으로 프로그램될 때까지 상기 접지 선택 트랜지스터 프로그램 단계를 반복하도록 제어하는 것을 특징으로 하는 방법.
  21. 제 10 항에 있어서,
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 검증 단계는 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 프로그램이 모두 종료된 이후에 실시할 수 있는 것을 특징으로 하는 방법.
  22. 제 10 항에 있어서,
    상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터의 검증 단계에서의 반복적인 재프로그램은 증가형 스텝 펄스 프로그램(ISPP) 방식으로 구현되는 것을 특징으로 하는 방법.
  23. 제 10 항에 있어서,
    상기 초기 문턱전압 설정방법은 차지 트랩형 낸드 플래시 메모리의 테스트 공정에서 이루어지는 것을 특징으로 하는 방법.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8576629B2 (en) 2011-01-31 2013-11-05 Samsung Display Co., Ltd. Operating method of nonvolatile memory device
US8942042B2 (en) 2012-02-21 2015-01-27 Samsung Electronics Co., Ltd. Nonvolatile memory device and a method of adjusting a threshold voltage of a ground selection transistor thereof
US9076683B2 (en) 2011-10-06 2015-07-07 Samsung Electronics Co., Ltd. Operating method of nonvolatile memory and method of controlling nonvolatile memory
US9147471B2 (en) 2011-11-08 2015-09-29 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
KR20160086474A (ko) * 2015-01-09 2016-07-20 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법
US9478296B2 (en) 2013-12-19 2016-10-25 Samsung Electronics Co., Ltd. Erase method of nonvolatile memory device and storage device employing the same
KR20170069756A (ko) * 2015-12-11 2017-06-21 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
US10163511B2 (en) 2016-08-10 2018-12-25 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device including nonvolatile memory device
US10770166B2 (en) 2018-03-30 2020-09-08 SK Hynix Inc. Memory device and operating method to determine a defective memory block
KR20220037224A (ko) * 2020-09-17 2022-03-24 한양대학교 산학협력단 Gsl의 누설 전류를 개선하는 3차원 플래시 메모리 및 그 동작 방법
EP4386757A1 (en) * 2022-12-12 2024-06-19 Samsung Electronics Co., Ltd. Memory device and operating method thereof

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8576629B2 (en) 2011-01-31 2013-11-05 Samsung Display Co., Ltd. Operating method of nonvolatile memory device
US9466387B2 (en) 2011-10-06 2016-10-11 Samsung Electronics Co., Ltd. Operating method of nonvolatile memory and method of controlling nonvolatile memory
US9704590B2 (en) 2011-10-06 2017-07-11 Samsung Electronics Co., Ltd. Operating method of nonvolatile memory and method of controlling nonvolatile memory
US9076683B2 (en) 2011-10-06 2015-07-07 Samsung Electronics Co., Ltd. Operating method of nonvolatile memory and method of controlling nonvolatile memory
US9147471B2 (en) 2011-11-08 2015-09-29 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
US9343154B2 (en) 2011-11-08 2016-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
US9601208B2 (en) 2011-11-08 2017-03-21 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
US8942042B2 (en) 2012-02-21 2015-01-27 Samsung Electronics Co., Ltd. Nonvolatile memory device and a method of adjusting a threshold voltage of a ground selection transistor thereof
US9478296B2 (en) 2013-12-19 2016-10-25 Samsung Electronics Co., Ltd. Erase method of nonvolatile memory device and storage device employing the same
KR20160086474A (ko) * 2015-01-09 2016-07-20 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법
KR20170069756A (ko) * 2015-12-11 2017-06-21 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
US10163511B2 (en) 2016-08-10 2018-12-25 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device including nonvolatile memory device
US10770166B2 (en) 2018-03-30 2020-09-08 SK Hynix Inc. Memory device and operating method to determine a defective memory block
KR20220037224A (ko) * 2020-09-17 2022-03-24 한양대학교 산학협력단 Gsl의 누설 전류를 개선하는 3차원 플래시 메모리 및 그 동작 방법
EP4386757A1 (en) * 2022-12-12 2024-06-19 Samsung Electronics Co., Ltd. Memory device and operating method thereof

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