JP2010524143A - 不揮発性メモリアレイを有する電子デバイスとその使用方法 - Google Patents

Abstract

電子デバイス（１０）は、第１メモリセル（３１１）と第２メモリセル（３１２）を含みうる。第１メモリセル（３１１）は第１ソースを含み、第２メモリセルは第２ソースを含みうる。第１メモリセル（３１１）と第２メモリセル（３１２）は、メモリアレイ（１２）の同一セクタ（１２１０）内に位置する。一実施形態では、電子デバイス（１０）の消去は、第２メモリセル（３１２）の消去を禁止しつつ、第１メモリセル（３１１）の消去を含みうる。第３メモリセル（３２１）は、第３ソースを有し、他セクタ（１２２０）内に位置しうる。他の実施形態では、第１メモリセル（３１１）の消去禁止は、第１ソースと第３ソースを同一電位に設定することを含みうる。詳細な実施形態において、第１ソースは、第２ソースから電気的絶縁されうる。

Description

本開示は、電子デバイスおよび方法に関する。より詳細には、不揮発性メモリを有する電子デバイスおよびその使用方法に関する。

不揮発性メモリ（ＮＶＭ）アレイは、電子デバイス中に用いられる。不揮発性メモリアレイの消去は、電荷を、電荷記憶領域（たとえば浮遊ゲート、不連続記憶要素等）の絶縁層（トンネル酸化膜）を通過してトンネリングさせる。電荷のトンネリングは、電荷捕獲部位をトンネル酸化膜中に形成しうる。電荷捕獲部位の増加は、結果として、電荷記憶領域がもはや電荷を記憶できなくなるまでにトンネル酸化膜の絶縁特性を劣化させる虞がある。したがって、不揮発性メモリアレイに実行される消去パルスの累積回数を減らすことによって、不揮発性メモリアレイの寿命を延長できる。

不揮発性メモリアレイは、消去がメモリセル基準でメモリセルにおいてなされうるよう、設計されうる。しかしながら、消去は、不揮発性メモリアレイのプログラムまたは読込よりも、かなり遅い処理である。したがって、ほとんどのアプリケーションにとって、全体の性能と領域は、一度に１つのメモリセルを消去するよりもむしろ、ブロック（セクタ）の不揮発性メモリアレイを消去することによって改善されうる。一例では、不揮発性メモリアレイのセクタ上の消去シーケンスの実行は、０Ｖのバルク電圧に対して、１２Ｖを超える電圧をセクタの個々のメモリセルの制御ゲート線に付与することを含む。消去シーケンス中、不揮発性メモリアレイのセクタの全てのメモリセルは、同時に消去される。セクタのメモリセルは、個別にチェックされ、各メモリセルの消去が完了したか否かが検証される。セクタのいずれかのメモリセルが完全には消去されていない場合、消去されたと既に検証されたいかなるメモリセルも含む、セクタの全てのメモリセルは、再び消去される。全てのメモリセルが消去完了と検証されると、消去シーケンスは終了する。このような場合、セクタ中の全てのメモリセルは、互いに同じ回数の消去パルスを受信する。

しかしながら、メモリセルを完全に消去する消去パルスの回数は、セクタ内で変化しうる。したがって、セクタ内には、実際に最初に消去されるメモリセルである最先消去（ｆｉｒｓｔ−ｔｏ−ｅｒａｓｅ）メモリセルと、実際に最後に消去されるメモリセルである最後消去（ｌａｓｔ−ｔｏ−ｅｒａｓｅ）メモリセルとが存在する。一例では、最後消去メモリセルは、最先消去メモリセルよりも、より多くのパルスを必要としてもよい。したがって、最先消去メモリセルは、消去が完了してしまった後に、追加消去パルスを受ける虞がある。追加消去パルスは、最先消去メモリセルの潜在的寿命を短縮してしまう。

セクタの消去後、セクタのメモリセルには、電圧閾値（Ｖｔｈ）の統計的バラツキが存在する。セクタ中のメモリセル数が増加につれ、最先消去メモリセルと最後消去メモリセルとの間の電圧閾値の差分デルタＶｔｈは、電子デバイスの書込／読込耐性を劣化させる可能性がある。閾値差分デルタＶｔｈの大きさは、一度に消去されるメモリセル数によって主に支配される。それ故、閾値差分デルタＶｔｈの制御は、セクタのサイズと、不揮発性メモリアレイの消去性能とを制限する虞がある。

第１態様では、不揮発性メモリアレイを有する電子デバイスの使用方法は、不揮発性メモリアレイの第１セクタ内の第１メモリセルの消去と、第１メモリセルを消去する間は第１セクタ内の第２メモリセルの消去を禁止することとを含みうる。

第１態様の一実施形態では、第２メモリセルの消去禁止は、第２メモリセルのソースを、第２メモリセルのドレインよりも高い電位（ポテンシャル）に設定することを含みうる。詳細な実施形態では、メモリセルの第１グループは、第１メモリセルと、第２セクタ内の第３メモリセルとを有する。第２メモリセルの消去禁止は、第１グループのソースに電気的連結されたソースビット線を、前記電位に設定することを含みうる。より詳細な実施形態では、第１メモリセルの消去は、第１メモリセルの制御ゲートと、第１メモリセルのソースとの間の第１電位差を形成することを含みうる。第２メモリセルの消去禁止は、第２メモリセルの制御ゲートと、第２メモリセルのソースとの間の第２電位差を形成することと、第３メモリセルの制御ゲートと第３メモリセルのソースとの間の第３電位差を形成することとを含みうる。第１電位差は、第２電位差よりも大きくされ、第２電位差は、第３電位差よりも大きくされうる。
第１態様の他の実施形態では、第１メモリセルの消去は、第１セクタ内の第２メモリセルの消去禁止の前に、第１セクタ内の全てのメモリセルの消去を含む。他の実施形態では更に、第２メモリセルの消去禁止は、第１メモリセルを含むメモリセルセットを除く第１セクタ内の全てのメモリセルの消去禁止を含む。メモリセルグループはデータＩ／Ｏに対応し、メモリセルセットを有する。

第１態様の他の詳細な実施形態では、本方法は更に、第１メモリセルの消去後、第１メモリセルの消去を検証しうる。更なる詳細な実施形態では、第１メモリセルの消去の検証は、第１メモリセルが読込まれるときに使用されるであろうデータＩ／Ｏと同じデータＩ／Ｏを使用することを含みうる。

第２態様では、不揮発性メモリアレイを含む電子デバイスの使用方法は、不揮発性メモリアレイの提供を含みうる。不揮発性メモリアレイは、第１メモリセルを含む第１セクタを有し、第１メモリセルは第１ソースを有している。不揮発性メモリアレイはまた、第２メモリセルを含む第２セクタも有しうる。第２メモリセルは第２ソースを含む。本方法はまた、第１メモリセルの消去の検証と、第１メモリセルの追加消去の禁止とを含みうる。第１メモリセルの追加消去の禁止は、第１ソースを第１電位に設定し、第２ソースを第１電位と実質的に同じ第２電位に設定することを含みうる。

第２態様の詳細な実施形態では、本方法は更に、第１セクタ内の第３メモリセルの消去を含みうる。第３メモリセルの消去は、第１メモリセルの追加消去を禁止する実質的に同じタイミングにおいて実行されうる。更なる実施形態では、本方法は更に、第１メモリセルの追加消去の禁止前に、第１セクタ内の全てのメモリセルの消去を含みうる。更に詳細な実施形態では、本方法は更に、第１メモリセルの消去の検証前に、消去検証のために第１メモリセルを選択することを含みうる。

第２態様の他の更なる詳細な実施形態では、本方法は、第１メモリセルの消去の検証後、第１メモリセルの追加消去の禁止を含みうる。他の詳細な実施形態では、第１メモリセルの追加消去の禁止は、第１ソースを、第１メモリセルの第１ドレインよりも高い電位に設定することを含みうる。更なる他の実施形態では、第１メモリセルの追加消去の禁止は、第３メモリセルを含むメモリセットを除く第１セクタ内の全てのメモリセルの消去禁止を含みうる。

第２態様の他の詳細な実施形態では、第１メモリセルの追加消去の禁止は、第１メモリセルの制御ゲートと第１メモリセルのソースとの間の第１電位差を形成することと、第２メモリセルの制御ゲートと第２メモリセルのソースとの間の第２電位差を形成することを含みうる。第３メモリセルの消去は、第３メモリセルの制御ゲートと第３メモリセルのソースとの間の第３電位差を形成することを含みうる。第１電位差は、第２電位差よりも大きくすることが可能で、第１電位差は、第３電位差よりも小さくすることが可能である。他の実施形態では、第１メモリセルの消去の検証は、第１メモリセルが読込まれるときに使用されるであろうデータＩ／Ｏと同じデータＩ／Ｏを使用することを含みうる。

第３態様では、電子デバイスは、不揮発性メモリアレイの第１セクタ内に第１メモリセルを有しうる。第１メモリセルは、第１データＩ／Ｏに電気的連結された第１ソースを有しうる。電子デバイスはまた、第１セクタ内に第２メモリセルを有しうる。第２メモリセルは、第２データＩ／Ｏに電気的連結された第２ソースを有しうる。第１ソースは、第２ソースからは電気的絶縁されてもよく、第１データＩ／Ｏは第２データＩ／Ｏとは異なっていてもよい。

第３態様の一実施形態では、電子デバイスは更に、不揮発性メモリアレイの第２セクタ内に第３メモリセルを有しうる。第３メモリセルは、第１メモリセルの第１ソースに電気的連結された第３ソースを含む。電子デバイスはまた、不揮発性メモリアレイの第２セクタ内に第４メモリセルを有しうる。第４メモリセルは、第２メモリセルの第２ソースに電気的連結された第４ソースを含む。更なる詳細な実施形態では、第１メモリセルは更に、第１ドレインと、第１選択ゲート線に電気的連結された第１選択ゲートと、第１制御ゲート線に電気的接続された第１制御ゲートとを有しうる。第２メモリセルは更に、第２度レインと、第１選択ゲート線に電気的連結された第２選択ゲートと、第１制御ゲート線に電気的連結された第３ドレインとを有しうる。第３メモリセルは更に、第１ドレインに電気的連結された第３ドレインと、第１選択ゲート線とは異なる第２選択ゲート線に電気的連結された第３選択ゲートと、第１制御ゲート線とは異なる第２制御ゲート線に電気的連結された第３制御ゲートとを有しうる。

電子デバイスは、第１メモリセルと第２メモリセルを有する不揮発性メモリアレイを含みうる。第１メモリセルは第１ソースを含み、第２メモリセルは第２ソースを含みうる。第１メモリセルと第２メモリセルは、メモリアレイの同一セクタ内に位置しうる。一実施形態では、電子デバイスの消去は、第２メモリセルの消去を禁止しつつ、第１メモリセルの消去を含みうる。第３メモリセルは、第３ソースを有し、他セクタ内に位置しうる。他の実施形態では、第１メモリセルの消去禁止は、第１ソースと第３ソースを同一電位に設定することを含みうる。詳細な実施形態において、第１メモリセルの第１ソースは、第２メモリセルの第２ソースから電気的絶縁されうる。

第１セクタのメモリセルを含むメモリセルセットの消去中に、第１セクタの特有のメモリセルを含む他のメモリセルセットの消去を禁止することによって、より少ない電荷が、第１セクタの消去中に消去が禁止されている特有のメモリセルのトンネル酸化膜をトンネリングする。セクタ消去サイクル中にトンネル酸化膜をより少ない電荷が通過することは、特有のメモリセル、すなわち電子デバイスの寿命を延ばすことができる。また、それらが消去されたと検証された後にメモリセルセットの消去を禁止することによって、第１セクタのＶｔｈ値の最終的なバラツキは減少されうる。本開示の詳細な実施形態は、図１〜５を参照して、より理解されるであろう。

メモリセルに関する「グループ」の用語は、アレイのデータ入出力（データＩ／Ｏ）に対応するメモリセルのアレイ内のメモリセルの集まりを意味するよう意図されている。グループは、アレイの異なるセクタからのメモリセルを含みうる。

「セクタ」の用語は、消去シーケンス中に消去されるメモリセルのアレイ内のメモリセルの集合体を意味するよう意図されている。セクタは、アレイの異なるグループからのメモリセルを含みうる。

「セット」の用語は、メモリセルの特有のセクタとメモリセルの特有のグループに共通なメモリセルのアレイ内の１以上のメモリセルを意味するよう意図されている。グループまたはセクタは、複数のメモリセルセットを含みうる。

他に定義されない限り、ここで使用される全ての技術的、科学的用語は、本発明が属する分野の当業者によって共通に理解されるものと同じ意味を有している。不一致の場合、定義を含む本明細書が支配する。更に、材料、方法および例は、実例のみであり、限定されるよう意図されていない。

ここで記述されていない程度で、詳細な材料に関する多くの詳細、処理および回路は、標準的なもので、半導体やマイクロエレクトロニクスにおけるテキストやその他の出展で見ることができる。本発明のその他の特徴と利点は、以下の詳細な記述と請求項から明らかとなる。

添付図を参照することによって、本開示は当業者によってより良く理解され、その多数の特徴と利点は、当業者には明らかとなる。本開示の主題は、例として説明され、添付図に限定されるものではない。

当業者は、図中の要素は単純化且つ明確化のために説明されていて、スケールを描く必要がないことを理解する。たとえば図中のいくつかの要素の寸法は、発明の実施形態の理解を支援するべく、他の要素と比較して誇張されうる。異なる図中の同一参照記号の使用は、類似または同一項目であることを示唆している。

電子デバイスの不揮発性メモリアレイのブロック図。 不揮発性メモリアレイの第１セクタからの２つのメモリセルセットと、不揮発性メモリアレイの第２セクタからの２つのメモリセルセットとを含む、図１のブロック図の一部。 図２のブロック図の４つのメモリセルセットの各々からの特有のメモリセルの回路図。 不揮発性メモリアレイの消去処理のフローチャート。 代替実施形態による不揮発性メモリアレイの消去処理のフローチャート。

図１は、不揮発性メモリアレイ１０のブロック図を含む。不揮発性メモリアレイ１０は、メモリマトリックス１２、制御ゲートコントローラモジュール１４、選択ゲートコントローラモジュール１６、ソースビット線コントローラモジュール１８、ドレインビット線コントローラモジュール１９、およびデータＩ／Ｏブロック１１２を有する。不揮発性メモリアレイ１０の一部は、不揮発性メモリアレイ１０と同じ基板上に存在するプロセッサ、または同じ基板上には存在しないプロセッサ（図示せず）に電気的連結されている。一部または全てのメモリマトリックス１２が読込まれ、書込まれ、消去され、またはその組み合わせが実行されるよう、プロセッサは不揮発性メモリアレイ１０にデータ送信し、不揮発性メモリアレイ１０からデータ受信する。

メモリマトリックス１２は、情報が記憶され、続いて再読込みされうる不揮発性メモリアレイ１０の一部である。メモリマトリックス１２は、複数の制御ゲート線１１４によって制御ゲートコントローラモジュール１４に電気的連結され、複数の選択ゲート線１１６によって選択ゲートコントローラモジュール１６に電気的連結されている。メモリマトリックス１２は、複数のソースビット線１１８によってソースビット線コントローラモジュール１８に電気的連結され、複数のドレインビット線１１９によってドレインビット線コントローラモジュール１９に電気的連結されている。図示されるように、ソースビット線１１８とドレインビット線１１９は、制御ゲート線１１４と選択ゲート線１１６に直交している。他の実施形態（図示せず）では、制御ゲート線１１４と選択ゲート線１１６は、互いに直交している。

図示された実施形態では、メモリマトリックス１２は、セットとして配置されたメモリセルを有する。各セットは、特有のセクタとメモリセルの特有のグループに関連するメモリセルを有する。図示された例では、メモリマトリックス１２は、第１メモリセルセット１２１１、第２メモリセルセット１２１２、第３メモリセルセット１２２１、および第４メモリセルセット１２２２を有する。各セクタは、制御ゲート線１１４によって制御ゲートコントローラモジュール１４の対応する制御ゲートコントローラに連結され、選択ゲート線１１６によって選択ゲートコントローラモジュール１６の選択ゲートコントローラと電気的連結されている。各グループは、ソースビット線１１８によってソースビット線コントローラモジュール１８の対応するソースビット線コントローラと、ドレインビット線１１９によってドレインビット線コントローラモジュール１９のドレインビット線コントローラに、電気的連結される。後述するように、ソースビット線１１８、ドレインビット線１１９またはそのいずれの組合わせがデータＩ／Ｏブロック１１２のデータＩ／Ｏに電気的連結されるべく、マルチプレクサ（図示せず）が使用される。一実施形態では、データＩ／Ｏブロック１１２は、複数のデータＩ／Ｏを有し、メモリセルのグループの各メモリセルは、データＩ／Ｏブロック１１２の対応するデータＩ／Ｏに、電気的連結されている。

図２は、不揮発性メモリアレイ１０の一部のブロック図であり、不揮発性メモリアレイ１０は、第１メモリセルセット１２１１、第２メモリセルセット１２１２、第３メモリセルセット１２２１、および第４メモリセルセット１２２２を有する。更に不揮発性メモリアレイ１０は、制御ゲートコントローラモジュール１４、選択ゲートコントローラモジュール１６、ソースビット線コントローラモジュール１８、ドレインビット線コントローラモジュール１９、およびデータＩ／Ｏブロック１１２の対応する一部を有している。図示された実施形態では、第１メモリセルセット１２１１と第２メモリセルセット１２１２は、第１セクタ１２１０内に位置し、第３メモリセルセット１２２１と第４メモリセルセット１２２２は、第２セクタ１２２０内に位置する。また、第１メモリセルセット１２１１と第３メモリセルセット１２２１は、第１グループ１２０１内に位置し、第２メモリセルセット１２１２と第４メモリセルセット１２２２は、第２グループ１２０２内に位置する。明確にするため、２つのセクタと２つのグループで説明されているが、メモリマトリックス１２内にはより多くのグループとセクタが存在しうる。

制御ゲートコントローラモジュール１４は、第１制御ゲートコントローラ２２１０と第２制御ゲートコントローラ２２２０を有する。制御ゲートコントローラモジュール１４は、不揮発性メモリアレイ１０の個々の制御ゲート線１１４の電気的連結を制御する。図示されるように、第１制御ゲートコントローラ２２１０は、不揮発性メモリアレイ１０の第１セクタ１２１０の制御ゲート線を制御し、第２制御ゲートコントローラ２２２０は、不揮発性メモリアレイ１０の第２セクタ１２２０の制御ゲート線を制御する。

選択ゲートコントローラモジュール１６は、第１選択ゲートコントローラ２４１０と第２選択ゲートコントローラ２４２０を有する。選択ゲートコントローラモジュール１６は、不揮発性メモリアレイ１０内の個々の選択ゲート線の電気的連結を制御する。図示されるように、第１選択ゲートコントローラ２４１０は、第１セクタ１２１０の選択ゲート線１１６を制御し、第２選択ゲートコントローラ２４２０は、不揮発性メモリアレイ１０の第２セクタ１２２０の選択ゲート線１１６を制御する。

ソースビット線コントローラモジュール１８は、第１ソースビット線コントローラ２６０１と第２ソースビット線コントローラ２６０２を有する。ソースビット線コントローラモジュール１８は、不揮発性メモリアレイ１０の個々のソースビット線１１８を制御する。図示されるように、第１ソースビット線コントローラ２６０１は、第１グループ１２０１のソースビット線１１８を制御し、第２ソースビット線コントローラ２６０２は、第２グループ１２０２のソースビット線１１８を制御する。

ドレインビット線コントローラモジュール１９は、第１ドレインビット線コントローラ２８０１と第２ドレインビット線コントローラ２８０２を有する。ドレインビット線コントローラモジュール１９は、不揮発性メモリアレイ１０内の個々のドレインビット線１１９を制御する。図示されるように、第１ドレインビット線コントローラ２８０１は、第１グループ１２０１のドレインビット線１１９を制御し、第２ドレインビット線コントローラ２８０２は、第２グループ１２０２のドレインビット線１１９を制御する。

データＩ／Ｏブロック１１２は、メモリマトリックス１２からの入力を、出力文字列に変換する。図示されていないが、マルチプレクサは、データＩ／Ｏブロック１１２の入力とソースビット線コントローラモジュール１８の出力、ドレインビット線コントローラモジュール１９の出力、またはその組み合わせとの間に位置していてもよい。したがって、ソースビット線１１８、ドレインビット線１１９またはその任意の組み合わせは、データＩ／Ｏブロック１１２に電気的連結される。データＩ／Ｏブロック１１２は、第１グループ１２０１に対応する第１データＩ／Ｏ２１０１と、第２グループ１２０２に対応する第２データＩ／Ｏ２１０２とを有する。図示されるように、データＩ／Ｏブロック１１２は、第１グループ１２０１に対応する第１データＩ／Ｏ２１０１と、第２グループ１２０２に対応する第２データＩ／Ｏ２１０２とを有する。一実施形態では、第１データＩ／Ｏ２１０１、第２データＩ／Ｏ２１０２またはその任意の組み合わせは、センスアンプ（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ、図示せず）を有する。詳細な実施形態では、同一センスアンプが、読込と、メモリマトリックス１２のメモリセルのグループのための消去の検証とに使用されうる。

図３は、一実施形態による回路図を有する。第１メモリセル３１１、第２メモリセル３１２、第３メモリセル３２１、および第４メモリセル３２２は、第１グループ１２０１、第２グループ１２０２指示子、第１セクタ１２１０、および第２セクタ１２２０によって図示されるように、メモリマトリックス１２に設置される。第１メモリセル３１１は第１メモリセルセット１２１１内に、第２メモリセル３１２は第２メモリセルセット１２１２内に、第３メモリセル３２１は第３メモリセルセット１２２１内に、第４メモリセル３２２は第４メモリセルセット１２２２内に、それぞれ位置する。図示されるように、第１メモリセル３１１、第２メモリセル３１２、第３メモリセル３２１、および第４メモリセル３２２は、スプリットゲートメモリセルを有する。詳細な実施形態では、電気的連結されるよう記述された特徴は、電気的接続されてもよい。

図３を参照し、複数のドレインビット線１１９の特有のドレインビット線は、第１メモリセル３１１のドレインと第３メモリセル３２１のドレインとに電気的連結される第１ドレインビット線３３１を有する。複数のドレインビット線１１９のその他の特有のドレインビット線は、第２メモリセル３１２のドレインと第４メモリセル３２２のドレインとに電気的連結される第２ドレインビット線３３２を有する。複数のソースビット線１１８の特有のソースビット線は、第１メモリセル３１１のソースと第３メモリセル３２１のソースとに電気的連結される第１ソースビット線３５１を有する。複数のソースビット線１１８のその他の特有のソースビット線は、第２メモリセル３１２のソースと第４メモリセル３２２のソースとに電気的連結される第２ソースビット線３５２を有する。

複数の制御ゲート線１１４のうちの特有の制御ゲート線は、第１メモリセル３１１の制御ゲートと第２メモリセル３１２の制御ゲートとに電気的連結される第１制御ゲート線３７１を有する。複数の制御ゲート線１１４のその他の特有の制御ゲート線は、第３メモリセル３２１の制御ゲートと第４メモリセル３２２の制御ゲートとに電気的連結される第２制御ゲート線３７２を有する。複数の選択ゲート線１１６の特有の選択ゲート線は、第１メモリセル３１１の選択ゲートと第２メモリセル３１２の選択ゲートとに電気的連結される第１選択ゲート線３９１を有する。複数の選択ゲート線１１６のその他の特有の選択ゲート線は、第３メモリセル３２１の選択ゲートと第４メモリセル３２２の選択ゲートとに電気的連結される第２選択ゲート線３９２を有する。

図４は、一実施形態による不揮発性メモリアレイ１０のセクタの消去処理のフローチャートである。ブロック４２に図示されるように、この方法は、セクタ内の全てのメモリセルの消去を有する。ここで使用されるように、消去は、メモリセルを消去しようとする操作を参照する。そのような消去は、メモリセルの完全な消去または部分的消去を含みうる。一実施形態では、消去は、メモリセルセットへの消去パルスの適用を含む。そのメモリセットにおいて、メモリセルセットの特有のメモリセルは、完全に消去され、他の特有のメモリセルは、部分的に消去される。メモリセルの消去は、パルスによって定義されうるような時間で、メモリセルの制御ゲートとソースの間で約１２Ｖを越える電位差（ポテンシャル差）をセットすることによって、引き起こされる。簡単にいうと、スプリットゲート中で、同一スプリットゲートメモリセルのドレインと比較するように、ソースは制御ゲートに一層近い端子を参照する。制御ゲートは制御ゲート線と電気的連結され、ソースはソースビット線と電気的連結される。制御ゲート線とソースビット線は、メモリセルのトンネル絶縁膜を通して電荷キャリアをトンネリングさせるための電位差を実現するための電圧に設定される。

各メモリセルは、選択ゲート線に電気的連結される選択ゲートを有する。一実施形態では、実質的にすべての選択ゲート線は、消去中にメモリセルのソースとドレインの間の著しい電流を実質的に抑制する電圧に設定される。各メモリセルは、ドレインビット線に電気的連結されるドレインビット線を有する。一実施形態では、ドレインビット線は、制御ゲート線とドレインビット線の間の電位差が、制御ゲート線とソースビット線の間の電位差よりも小さくなるような電圧に設定される。他の実施形態では、ドレインビット線とソースビット線は、実質的に同一の電圧となる。更なる他の実施形態では、ドレインビット線は、本明細書で後ほど記述されるように消去が禁止されるメモリセルのソースビット線に使用される電圧である。制御ゲートとソースの間の約１２Ｖを越える電位差で引き起こされるよう記述されているが、消去が引き起こされる電圧はトンネル絶縁膜の厚さと組成に依存しうる。他の実施形態では、消去が引き起こされる電圧は、異なっていてもよい。

図３を参照して、一実施形態では、第１セクタ１２１０は消去されるべきであり（選択）、第２セクタ１２２０は消去されるべきではない（非選択）。一実施形態では、第１ソースビット線３５１、第２ソースビット線３５２、第１選択ゲート線３９１、および第２選択ゲート線３９２は、約０Ｖに設定されうる。選択された第１セクタ１２１０の第１制御ゲート線３７１は、約１４Ｖに設定され、非選択である第２セクタ１２２０の第２制御ゲート線３７２は、約１．５Ｖに設定される。詳細な実施形態では、第１ドレインビット線３３１と第２ドレインビット線３３２は、約１．２Ｖの電圧に設定される。他の詳細な実施形態では、第１ドレインビット線３３１と第２ドレインビット線３３２は、約０Ｖの電圧に設定される。

図４のブロック４４を参照すると、セクタ内のすべてのメモリセルの消去後、ブロック４２に関して記述されるように、複数のメモリセルセットの特有のセットは、消去検証のために選択される。選択されたメモリセットは、セクタ内の、いくつか、しかしすべてではないメモリセルを有する。一実施形態では、特有のメモリセルセットは、特有のデータＩ／Ｏに対応する選択されたセクタのメモリセルを有する。図２と図３に関して既に記述されたように詳細な実施形態では、第１グループ１２０１は、第１データＩ／Ｏ２１０１に対応する第１メモリセルセット１２１１を有し、第２グループ１２０２は、第２データＩ／Ｏ２１０２に対応する第２メモリセルセット１２１２を有する。メモリセルの特有のセットは、第２メモリセルセット１２１２を有しうるが、第１メモリセルセット１２１１は有さない。

消去検証のために特有のメモリセルセットを選択する基準は、変化しうる。基準は、データＩ／Ｏに対応する特有のセットのソースビット線を通して流れる電流を監視すること、既定の基準（たとえば、データＩ／Ｏを通じての数値順あるいはラウンドロビン形式での循環）に基づきデータＩ／Ｏに対応する特有のセットを選択すること、データＩ／Ｏに対応する特有のセットをランダムに選択すること、他のふさわしい基準またはそれらのいかなる組み合わせを、有してもよい。たとえば図３を参照すると、特有のセットは、第１セクタ１２１０の第２メモリセルセット１２１２を有しうる。第２メモリセルセット１２１２は、第２メモリセル３１２を有し、消去検証のために選択される。第１セクタ１２１０の第１メモリセルセット１２１１は、第１メモリセル３１１を有し、消去検証のためには非選択のままである。

図４の決定ツリー４６を参照すると、消去検証のためのメモリセルの特有のセットを選択した後、本方法は更に、メモリセルセットが消去されたかを検証することを含む。メモリセルセットが消去されたかの検証は、メモリセルセットの各メモリセルの読込を有しうる。一実施形態では、消去の検証は、特有のセクタの各メモリセルの読込を有しうる。詳細な実施形態では、データＩ／Ｏ内の同一センスアンプ（図示せず）は、記述されたように、セクタ内のメモリセルの一部が、（すべての消去と検証の終了後に）再プログラムされた後の読込中に、検証用に使用されうる。

一実施形態では、消去検証中にセットのすべてのメモリセルの消去が不完全であると判明した場合（決定ツリー４６のＮＯ分枝）、本方法は、ブロック４８で図示されるようにメモリセルセットの消去を再開することを含みうる。詳細な実施形態では、消去再開は、選択されたメモリセットのためのその他の消去パルス実行を含む。後述するように、ブロック４１２に関して、その他の詳細な実施形態では、複数のメモリセルセットの他のメモリセルセットの消去禁止は、選択されたメモリセルセットのための他の消去パルスの実行中に、実行されてもよいし、実行されなくてもよい。選択されたメモリセルセットへの消去再開の有効性は、ブロック４８に既に記述されているように、再び検証されてもよい。

結局、ブロック４８と決定ツリー４６のシーケンスの繰返は、セット内の全てのメモリセルが、消去されたと検証される（決定ツリー４６からのＹＥＳ分枝）ことを可能とする。たとえば図３を参照すると、第２メモリセルセット１２１２の各メモリセルが、読込まれる。第２メモリセル３１２が消去されたとの検証に失敗すると、他の消去パルスが、検証に失敗した第２メモリセル３１２を含む第２メモリセルセット１２１２に対して、実行される。第２メモリセルセット１２１２の消去の検証は、それから繰り返される。第２メモリセルセット１２１２内の全ての第２メモリセル３１２が消去されたと検証されるまで必要あるいは希望に応じて、消去パルスと検証は、更に繰り返されうる。

メモリセルセットが消去されたと検証された後、決定ツリー４１０に図示されるように、本方法はセクタのすべてのメモリセルが消去と検証されたか否かを判定する。たとえば図３を参照すると、第１セクタ１２１０の第２メモリセルセット１２１２が図４の決定ツリー４６で記述されるように消去検証が完了してしまった場合、第１メモリセルセット１２１１のような、第１セクタ１２１０の他のメモリセットは、図４の決定ツリー４１０において検証を完了したか否かの判定がなされる。

セクタの全てのメモリセルが消去されたとは検証されなかった場合（決定ツリー４１０のＮＯ分枝）、本方法はまた、ブロック４１２において既に検証したメモリセルセットの消去を禁止することを含む。一実施形態では、消去禁止は、メモリセルの制御ゲートとソースの間の電位差が、セクタの１つのメモリセルにおいて行なわれるプログラミングに不十分であり、且つセクタの他のメモリセルにおいて電位差が十分であるときに、引き起こされる。たとえば或るメモリセルにおいて電位差が１２Ｖよりも小さく、且つ他のメモリセルにおいて電位差が１２Ｖよりも大きいとき、消去禁止が引き起こされる。

図２において説明された実施形態では、選択されたセクタ（たとえば第１セクタ１２１０）の制御ゲート線１１４、選択ゲート線１１６、およびドレインビット線１１９は、消去中と禁止中は、実質的に同じである。しかしながら、検証される第２メモリセルセット１２１２のソースビット線１１８は、第１セクタ１２１０の制御ゲート線１１４の電圧により近い電圧に設定される。詳細な実施形態では、第１メモリセルセット１２１１の消去は、第２メモリセルセット１２１２の更なる消去が禁止されている間に、続行する。図３を参照すると、第１制御ゲート線３７１と第２制御ゲート線３７２上の電圧、第１選択ゲート線３９１、第２選択ゲート線３９２、第１ドレインビット線３３１、および第２ドレインビット線３３２は、第１セクタ１２１０内の全てのメモリセルが消去されたときから、実質的に変化しない。一実施形態では、第１メモリセルセット１２１１内の第１メモリセル３１１は、更に消去され、第１ソースビット線３５１はまた、実質的に変化しない。第２ソースビット線３５２は、（第１ソースビット線３５１に比べて）第１制御ゲート線３７１の電圧により近い電圧に設定される。たとえば第１制御ゲート線３７１が約１４Ｖの電圧に設定される場合、第２ソースビット線３５２は、約５Ｖの電圧に設定される。

図４の実施形態を参照すると、既に検証されたメモリセルセットの消去を禁止した後、本方法は更に、ブロック４１４において、次の禁止されていないメモリセルセット（すなわち、まだ消去されたとは検証されていないメモリセルセット）を選択することを有する。禁止されていないメモリセルセットを選択する基準は、ブロック４４を参照して記述された任意の実施形態でありうる。ブロック４１４で使用される基準は、ブロック４４で使用される基準と同じあるいは異なってもよい。本方法は、既に述べたように継続する。最終的には、セクタ内のすべてのメモリセルは消去された（決定ツリー４１０からのＹＥＳ分枝）と検証される。この点で、セクタの消去シーケンスは完了する。最近消去されたセクタ（たとえば第１セクタ１２１０）は、プログラムされることができ、他のセクタ（たとえば第２セクタ１２２０）は、消去のために選択されることができ、最近消去されたセクタ（たとえば第１セクタ１２１０）は、非選択となる。他の組合せも可能である。

たとえば消去パルスは、セクタの全てのメモリセルに対して実行されうる。セクタの各メモリセルは、読込まれることができ、消去が完了したか否かの判定がなされる。消去は、全てのメモリセルが消去されたと検証されたメモリセルセットに対して禁止され、消去はセクタに対して他の消去パルスを実行することによって継続される。消去の検証と継続処理は、セクタの全てのメモリセルが消去と検証されるまで継続する。

代替的には、複数のメモリセルのセクタは、同時に消去され、１つのメモリセットを検証しうる。図５は、他の実施形態による不揮発性メモリアレイ１０のセクタの消去のフローチャートである。図１から図３に関する実施形態において既に記述されたように、不揮発性メモリアレイ１０の構成部材が配置され、互いに電気的連結される。図３へのいくつかの参照が、図５のフローチャートと図３の回路図が互いにどのように関係しているかを明確にするために、使用される。図４でのように、図５はスプリットゲートデバイスを用いて図示され、ソースのように、スプリットゲートデバイス中の制御ゲートにより近い端子を参照する慣例が用いられる。各セットは、２つのセクタのうちの１つから、および２つのグループのうちの１つからである、４つのメモリセルで以下に図示されるが、他の実施形態では、メモリマトリックスは、より多くのセット、セクタ、グループまたはそれらの組合わせを有しうる。

図５のブロック５２に図示されるように、本方法は、データＩ／Ｏｉに対応するセットｉを除くセクタ内の全てのメモリセルの消去を禁止することを含む。図示された実施形態において、各ソースビット線は、データＩ／Ｏｉのような対応するデータＩ／Ｏに電気的連結されている。したがって、消去されるべき特有のメモリセルセットの各メモリセルのソースの電位は、対応するデータＩ／Ｏによって制御される。一実施形態では、データＩ／Ｏｉに連結されるソースビット線は、約０Ｖに設定され、セクタの他のデータＩ／Ｏに連結される他のソースビット線は、セットｉを消去する場合は制御ゲートの電位により近い電位に設定される。他の実施形態では、ドレインビット線は、約０Ｖから約５Ｖの範囲の電位に設定され、選択ゲート線は、約０Ｖの電位に設定されるか、または電気的に浮遊となる。詳細な実施形態では、ドレインビット線は、約１Ｖ〜約２Ｖの範囲の電位に設定される。

他の詳細な実施形態では、メモリセルセットの消去の禁止は、禁止されたセットのソースビット線を、禁止されていないセットのソースビット線よりも約５Ｖ高い電位に設定することを有する。この電圧は、禁止されたメモリセルのソースが、禁止されていないメモリセルのソースよりも高い電位に位置するように、設定される。たとえば図２を参照して、第１セクタ１２１０は消去されるべく選択され、第２セクタ１２２０は非選択である。第１メモリセルセット１２１１は、第１セクタ１２１０内と第１グループ１２０１内にある。第１グループ１２０１は、第１データＩ／Ｏ２１０１に対応し、第１データＩ／Ｏ２１０１に電気的連結される。第２メモリセルセット１２１２は、第１セクタ１２１０と第２グループ１２０２内にある。第２グループ１２０２は、第２データＩ／Ｏ２１０２に対応し、第２データＩ／Ｏ２１０２に電気的連結される。図３を参照すると、セットｉは第１メモリセルセット１２１１を有し、セットｉを除く第１セクタ１２１０の全てのメモリセルは、第２メモリセルセット１２１２を有する。２つのセットを有するよう図示されているが、他の実施形態では、セクタはそれ以上のメモリセルを有することができる。詳細な実施形態では、第１制御ゲート線３７１が第１メモリセル３１１を消去するようセットされる場合、第２ソースビット線３５２と第１制御ゲート線３７１の間の電位差が、第２メモリセル３１２において引き起こされる消去には不十分な電位になるように、第２ソースビット線３５２は設定される。詳細な実施形態では、第１ソースビット線３５１は、約０Ｖの電位に設定され、第２ソースビット線３５２は、約５Ｖの電位に設定される。

図５を参照して、本方法は、ブロック５４に図示されるようにセットｉの消去を含む。セットｉの消去は、消去されるべきセクタの制御ゲート線を、図４のブロック４２に関して既に記述されたように、パルスによって定義されうる時間でセットｉを消去するのに十分な電位に設定することを含みうる。一実施形態では、実質的な消去は、セットｉのメモリセルでのみ引き起こされ、消去されるべきセクタの他のメモリセルの制御ゲートとソースの間の電位差は、消去を引き起こすのに不十分である。たとえば図３を参照すると、第１ソースビット線３５１を約０Ｖに設定し、第２ソースビット線３５２を約５Ｖに設定した後、第１制御ゲート線３７１の電圧は、第１メモリセルセット１２１１の第１メモリセル３１１を消去するのに十分な電位に設定される。図示されるように、第１セクタ１２１０の第１制御ゲート線３７１は、第１メモリセルセット１２１１の第１メモリセル３１１と、第２メモリセルセット１２１２の第２メモリセル３１２とに電気的連結される。詳細な実施形態では、第１制御ゲート線３７１の電圧は、１４Ｖに設定される。ブロック５２に関してすでに記述されたように設定された第１ソースビット線３５１と第２ソースビット線３５２の電位では、消去条件は第１メモリセルセット１２１１の第１メモリセル３１１で実質的に引き起こされ、第２メモリセルセット１２１２の第２メモリセル３１２では引き起こされない。

しかしながら、第１ソースビット線３５１は、第２セクタ１２２０の第３メモリセルセット１２２１のような非選択セクタ内の他のメモリセットに電気的連結され、第２ソースビット線３５２は、第２セクタ１２２０の第４メモリセルセット１２２２のような非選択セクタ内の他のメモリセットにも電気的連結される。第３メモリセルセット１２２１の第３メモリセル３２１のソースは、第１メモリセル３１１のソースと実質的に同一の電位を有しうる。そして、第４メモリセルセット１２２２の第４メモリセル３２２のソースは、第２メモリセル３１２のソースと実質的に同一の電位を有しうる。一実施形態では、第２制御ゲート線３７２は、第３メモリセル３２１のソースの電位と、第４メモリセル３２２の電位との範囲の電位に設定される。より詳細な実施形態では、非選択セクタの制御ゲートは、約０Ｖから約３Ｖの範囲内の電位に設定される。

図５を参照すると、セットｉの消去後、本方法は、決定ツリー５６に図示されるようにセットｉの全てのメモリセルが消去されたか否かの判定を含む。一実施形態では、判定は、図４のブロック４６に関して記述されたように検証を有する。詳細な実施例では、セットｉのメモリセルは部分的ではあるが完全ではなく消去されているか（決定ツリー５６のＮＯ分枝）が判定される。本方法は、ブロック５４と決定ツリー５６に図示されるように、再びセットｉの消去と検証を含む。最終的には、シーケンスの繰返しは、セットｉの全てのメモリセルが、消去されたか否かを検証させる（決定ツリー５６のＹＥＳ分枝）。

本処理は、決定ツリー５８に図示されるように、セクタの全てのメモリセルが消去として検証されたか否かの判定を、更に含む。一実施形態では、セクタは、特有のセットがセクタの既知の最終セットであるように既知のパターンで処理された、既知の数量のセットを有する。他の実施形態では、検証済みのいくつかのセットは、探知され、既知の数量のセットと比較される。詳細な実施例では、決定ツリー５８において、セットｉがセクタの既知の最終セットであるか否かの判定がなされる。他の実施例では、別の試験が、選択されたセクタの全てのメモリセルが完全に消去されたと検証されたか否かを判定するために、実行されてもよい。

全てのメモリセルが消去されたと検証されなかった場合（決定ツリー５８のＮＯ分枝）、処理はｉをインクリメントすることを有する。ブロック５１０で図示されるように、次の試験されていないセットが、新しいセットｉとして選択される。図４のブロック４４において特有のメモリセルセットを選択することに関して既に記述された実施例を用いて、選択は実行されうる。ｉをインクリメントした後、セクタの消去方法は、既に記述されたように、ブロック５２で既に記述されたように実行される新たなセットｉを除くセクタ内の全てのメモリセルの消去の禁止を進行する。最終的には、全てのメモリセルは、消去されるべきと決定され（決定ツリー５８のＹＥＳ分枝）、セクタ消去の処理が終了する。

たとえば図３を参照すると、第２メモリセルセット１２１２の消去を禁止している一方で第１メモリセルセット１２１１を消去した後、第１メモリセルセット１２１１の各メモリセルは、消去を完了したと検証される。一実施形態では、第２メモリセルセット１２１２は、消去されたとは検証されず、消去されるべき次のセットとして選択される。第１メモリセルセット１２１１の消去を禁止する一方、第２メモリセルセット１２１２に対して消去が実行される。一実施形態では、上述したように第１メモリセルセット１２１１の消去前に、消去と消去検証は、第１メモリセルセット１２１１以外の第１セクタ１２１０の全てのメモリセルに対して実行される。第１メモリセルセット１２１１の消去後、そして第１メモリセルセット１２１１の各メモリセルの消去の検証後、第１セクタ１２１０の消去処理は終了する。

プログラミングテーブルつまり表１は、図４と図５に関する上述の実施形態を理解するにあたって補助するべく、盛り込まれる。表１は、詳細な実施形態によると、不揮発性メモリアレイ１０をプログラムし、読込み、消去しうる電圧例を有する。以下により詳細に概説されるように、ソースビット線１１８は、制御ゲート線１１４に直交して配置され、制御ゲート線１１４から独立して制御されうるため、消去中に４条件がメモリマトリックス１２内に存在しうる。

図３を参照すると、一実施形態では、第１セクタ１２１０が消去されるべく選択され、第２セクタ１２２０は非選択セクタとなる。消去サイクル中、第２メモリセル３１２は消去が禁止される一方、第１メモリセル３１１は消去される。一実施形態では、第１セクタ１２１０の第１制御ゲート線３７１は、約１２Ｖを越える電圧に設定される一方、第１セクタ１２１０の第１選択ゲート線３９１は、約０Ｖに設定される。第１ドレインビット線３３１と第２ドレインビット線３３２は、約１．２Ｖに設定される。第１ソースビット線３５１は、約０Ｖに設定され、第２ソースビット線３５２は、約５Ｖに設定される。約１２Ｖを越える電位差が、第１メモリセル３１１の制御ゲートとソースの間に形成される一方で、約１２Ｖ未満の電位差が、第２メモリセル３１２の制御ゲートとソースの間に形成される。したがって、消去が第１メモリセル３１１において引き起こされ、一方、実質的に同じタイミングで、消去が第２メモリセル３１２中では禁止される。

第１セクタ１２１０の消去中に、第２セクタ１２２０の第３メモリセル３２１のソースが、第１ソースビット線３５１の電位に設定され、且つ第２セクタ１２２０の第４メモリセル３２２のソースが、第２ソースビット線３５２の電位に設定されるように、第１ソースビット線３５１と第２ソースビット線３５２は、第２セクタ１２２０に電気的連結される。たとえば第１メモリセル３１１が消去され、第２メモリセル３１２が消去禁止の場合、第１ソースビット線３５１は、第２ソースビット線３５２よりも低い電位に設定される。一実施形態では、第２セクタ１２２０の第２制御ゲート線３７２の電位は、第１ソースビット線３５１の電圧と、第２ソースビット線３５２の電圧との間に設定される。図３の詳細な実施例では、第１ソースビット線３５１は、約０Ｖに設定される一方、第２ソースビット線３５２は、消去禁止電圧に設定される。

図示された実施形態では、第２セクタ１２２０の第２制御ゲート線３７２は、約１．５Ｖに設定され、第２セクタ１２２０の第２選択ゲート線３９２は、約０Ｖに設定される。第１ドレインビット線３３１、第２ドレインビット線３３２、第１ソースビット線３５１、および第２ソースビット線３５２は、第１メモリセル３１１と第２メモリセル３１２に関して既に記述された電位に設定される。

各ソースビット線が特有のデータＩ／Ｏに対応する複数のソースビット線を有するセクタと、不揮発性メモリアレイを有する電子デバイスが記述される。そのようなデバイスを形成することによって、セクタの互いに異なるメモリセルセットのソース領域は、セクタ消去中に異なる電位に設定されうる。ソースを或る電圧に設定することによって、ソースと制御ゲート電極の間の電位差は、各データＩ／Ｏに対して制御されうる。それ故、セクタの他のメモリセルが消去される一方で、消去サイクル中の特有のメモリセルセットのトンネル酸化膜を通じての電荷の流れは、禁止されうる。

セクタのメモリセルセットを消去する一方で、セクタの他のメモリセルセットの消去を禁止することによって、セクタの消去中に、電荷は、メモリセルセットのトンネル酸化膜を通じてほとんどトンネリングしない。電荷捕獲はトンネル酸化膜を通過する全電荷の関数として増加するため、消去処理中にトンネル酸化膜をより少ない電荷が通過することは、電子デバイスの寿命を増加しうる。また、メモリセルセットが消去されたと検証された後、メモリセルセット消去を禁止することによって、セクタのメモリセルの最終的なＶｔｈバラツキ範囲は、減少されうる。

多くの異なる態様と実施形態が可能である。それらの態様と実施形態のいくつかは、下に記述される。本明細書の読了後、当業者は、それらの態様と実施形態がただ図示的であって、本発明の範囲を限定するものではないことを理解するであろう。

一般的な記述あるいは例において記述された全ての動作が必要とされるわけではないし、詳細な動作の一部は必要とされなくてもよいし、記述された例に加えて、１以上の更なる動作が実施されても良いことを記しておく。更に、動作が記載された順番は、必ずしも動作が実行される順番と一致しなくてもよい。本明細書の読了後、当業者は、１以上の動作あるいは動作の１以上の部分のいずれが使用されるか否かと、そのような動作の順番は詳細な必要性あるいは要望のために実行されることを、究明できるであろう。

任意の１以上の利益、１以上の他の優位性、１以上の問題に対する１以上の解、あるいはそれらのいかなる組合せは、１以上の詳細な実施形態に関して上述されている。しかしながら、発生あるいは強調されるべき利益、優位性あるいは解を引き起こすかもしれない利益、優位性、問題への解、または任意の要素は、重大、必要、または本質的特徴として解釈されるべきではないし、任意の請求項の要素として解釈されるべきではない。

上記に開示された主題は、図示的と考慮されるべきであって、限定的ではないと考慮されるべきで、付随した請求項はすべての修正、拡張、および本発明の範囲内ある他の実施形態をカバーするよう意図される。したがって、法律で許される最大の範囲で、請求項およびその同等物の最も広い許可されるべき解釈によって、本発明の範囲は決定されるべきであり、前述の詳細な記述によって限定されはしない。

Claims (20)

1. 不揮発性メモリアレイを有する電子デバイスを使用する電子デバイス使用方法であって、
   前記不揮発性メモリアレイの第１セクタ内の第１メモリセルを消去する消去ステップと；
   前記第１メモリセルの消去中に、前記第１セクタ内の第２メモリセルの消去を禁止する消去禁止ステップと
   を備えることを特徴とする、電子デバイス使用方法。
2. 前記消去禁止ステップは、前記第２メモリセルのソースを、前記第２メモリセルのドレインよりも高い電位に設定する、請求項１記載の電子デバイスの使用方法。
3. メモリセルの第１グループは、前記第１メモリセルと、第２セクタ内の第３メモリセルとを有し、
   前記消去禁止ステップは、前記第１グループのソースに電気的連結されたソースビット線を、前記電位に設定する、請求項２記載の電子デバイス使用方法。
4. 前記消去ステップは、前記第１メモリセルの制御ゲートと、前記第１メモリセルのソースとの間の第１電位差を形成することを含み、
   前記消去禁止ステップは：
   前記第２メモリセルの制御ゲートと、前記第２メモリセルのソースとの間の第２電位差を形成することと；
   前記第３メモリセルの制御ゲートと、前記第３メモリセルのソースとの間の第３電位差を形成することと
   を有し、前記第１電位差は、前記第２電位差よりも大きく、前記第２電位差は、前記第３電位差よりも大きい、請求項３記載の電子デバイス使用方法。
5. 前記消去ステップは、前記消去禁止ステップの前に、前記第１セクタ内の全てのメモリセルを消去することを有する、請求項１記載の電子デバイス使用方法。
6. 前記消去禁止ステップは、前記第１メモリセルを有するメモリセルセットを除く前記第１セクタ内の全てのメモリセルの消去を禁止することを有し、前記メモリセルセットを有するメモリセルグループは、データＩ／Ｏに対応する、請求項１記載の電子デバイス使用方法。
7. 前記電子デバイス使用方法は更に、前記第１メモリセルの消去後、前記第１メモリセルの消去を検証する消去検証ステップを有する、請求項１記載の電子デバイス使用方法。
8. 前記消去検証ステップは、前記第１メモリセルが読込まれるときに使用されるデータＩ／Ｏと同じデータＩ／Ｏを使用することを有する、請求項７記載の電子デバイス使用方法。
9. 不揮発性メモリアレイを有する電子デバイスを使用する電子デバイス使用方法であって、前記電子デバイス使用方法は：
   第１セクタと第２セクタを有する不揮発性メモリアレイを提供するメモリ提供ステップであって、前記第１セクタは、第１ソースを有する第１メモリセルを有し、前記第２セクタは、第２ソースを有する第２メモリセルを有することと；
   前記第１メモリセルの消去を検証する消去検証ステップと；
   前記第１メモリセルの追加消去を禁止する追加消去禁止ステップと
   を備え、
   前記追加消去禁止ステップは：
   前記第１ソースを、第１電位に設定することと；
   前記第２ソースを、前記第１電位と同じ第２電位に設定することと
   を有することを特徴とする、電子デバイス使用方法。
10. 前記電子デバイス使用方法は更に、前記追加消去禁止ステップと同じタイミングで、前記第１セクタ内の第３メモリセルを消去することを有する、請求項９記載の電子デバイス使用方法。
11. 前記電子デバイス使用方法は更に、前記追加消去禁止ステップの前に、前記第１セクタ内の全てのメモリセルを消去することを有する、請求項１０記載の電子デバイス使用方法。
12. 前記電子デバイス使用方法は更に、前記消去検証ステップの前に、消去検証のために前記第１メモリセルを選択することを有する、請求項１１記載の電子デバイス使用方法。
13. 前記追加消去禁止ステップは、前記消去検証ステップの後で実行される、請求項１１記載の電子デバイス使用方法。
14. 前記追加消去禁止ステップは、前記第１ソースを、前記第１メモリセルの第１ドレインよりも高い電位に設定する、請求項１０記載の電子デバイス使用方法。
15. 前記追加消去禁止ステップは、前記第３メモリセルを有するメモリセルセットを除く前記第１セクタ内の全てのメモリセルの消去を禁止することを有する、請求項１０記載の電子デバイス使用方法。
16. 前記追加消去禁止ステップは：
    前記第１メモリセルの制御ゲートと、前記第１メモリセルのソースとの間の第１電位差を形成することと；
    前記第２メモリセルの制御ゲートと、前記第２メモリセルのソースとの間の第２電位差を形成することと
    を含み、
    前記第３メモリセルの消去は、前記第３メモリセルの制御ゲートと、前記第３メモリセルのソースとの間の第３電位差を形成することを含み、
    前記第１電位差は、前記第２電位差よりも大きいが、前記第３電位差よりは小さい、請求項１０記載の電子デバイス使用方法。
17. 前記消去検証ステップは、前記第１メモリセルが読込まれるときに使用されるデータＩ／Ｏと同じデータＩ／Ｏを使用する、請求項９記載の電子デバイス使用方法。
18. 不揮発性メモリアレイを有する電子デバイスであって、前記不揮発性メモリアレイの第１セクタは、第１メモリセルと第２メモリセルを有し、
    前記第１メモリセルは、第１データＩ／Ｏに電気的連結された第１ソースを有し、
    前記第２メモリセルは、前記第１データＩ／Ｏとは異なる第２データＩ／Ｏに電気的連結された第２ソースを有し、前記第１ソースは前記第２ソースから電気的絶縁されることを特徴とする、電子デバイス。
19. 前記不揮発性メモリアレイの第２セクタは、第３メモリセルと第４メモリセルを有し、
    前記第３メモリセルは、前記第１ソースに電気的連結された第３ソースを有し、
    前記第４メモリセルは、前記第２ソースに電気的連結された第４ソースを有する、請求項１８記載の電子デバイス。
20. 前記第１メモリセルは更に：
    第１ドレインと；
    第１選択ゲート線に電気的連結された第１選択ゲートと；
    第１制御ゲート線に電気的連結された第１制御ゲートと
    を有し、
    前記第２メモリセルは更に：
    第２ドレインと；
    前記第１選択ゲート線に電気的連結された第２選択ゲートと；
    前記第１制御ゲート線に電気的連結された第２制御ゲートと
    を有し、
    前記第３メモリセルは更に：
    前記第１ドレインに電気的連結された第３ドレインと；
    前記第１選択ゲート線とは異なる第２選択ゲート線に電気的連結された第３選択ゲートと；
    前記第１制御ゲート線とは異なる第２制御ゲート線に電気的連結された第３制御ゲートと
    を有する、請求項１９記載の電子デバイス。

Images