JP2005025891A - 不揮発性半導体記憶装置、そのサブブロック消去方法および電子装置 - Google Patents
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Abstract
【課題】過剰なサブブロック消去を防止してセルの閾値分布の拡散を防止する。
【解決手段】メモリセルブロックの一部を消去するサブブロック消去（Ｓ２）が実行された後、サブブロック消去ベリファイリードが実行される（Ｓ４）。サブブロック消去ベリファイリードの結果、サブブロック消去が完了していれば、サブブロック消去を終了する（Ｓ５）。サブブロック消去が未完了であれば、オーバープログラムベリファイリード（Ｓ６）を行い、サブブロック消去ベリファイ結果がＦａｉｌになった原因が、未消去かオーバープログラムセルの存在かを判定する。オーバープログラムベリファイリードの結果がパスであれば、サブブロック消去動作を繰り返す（Ｓ２）。オーバープログラムベリファイリード（Ｓ６）がＦａｉｌであれば、Ｆａｉｌ結果を出力し、動作を完了する（Ｓ８）。
【選択図】 図５
【解決手段】メモリセルブロックの一部を消去するサブブロック消去（Ｓ２）が実行された後、サブブロック消去ベリファイリードが実行される（Ｓ４）。サブブロック消去ベリファイリードの結果、サブブロック消去が完了していれば、サブブロック消去を終了する（Ｓ５）。サブブロック消去が未完了であれば、オーバープログラムベリファイリード（Ｓ６）を行い、サブブロック消去ベリファイ結果がＦａｉｌになった原因が、未消去かオーバープログラムセルの存在かを判定する。オーバープログラムベリファイリードの結果がパスであれば、サブブロック消去動作を繰り返す（Ｓ２）。オーバープログラムベリファイリード（Ｓ６）がＦａｉｌであれば、Ｆａｉｌ結果を出力し、動作を完了する（Ｓ８）。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置に関し、特にサブブロック消去方法に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型フラッシュメモリは、ファイルストレージメモリとして、音楽データおよび画像データの記録媒体に使用されている。音楽データおよび画像データは、ファイル容量が大きいため、ＮＡＮＤ型フラッシュメモリも大容量化が進み、ＮＡＮＤ型フラッシュメモリの書込み単位（ページ）および消去単位（ブロック）の容量もまた大きくなってきている。一般にＮＡＮＤ型フラッシュメモリのブロックはページの集合体であるから、ブロック容量はページ容量の整数倍になる。上述のようにブロック容量が大きくなると、小容量のデータを消去あるいは書き換える場合の効率が悪くなる。
【０００３】
そこで、ブロック容量の一部分のみを消去する動作方式（サブブロック消去）が提唱されている（特許文献１）。このサブブロック消去は、ブロック容量の一部分をページ容量単位で消去する方式で、小容量のデータを効率よく消去あるいは書き換える方式である。
【０００４】
以下、ＮＡＮＤ型フラッシュメモリのブロック消去動作、サブブロック消去動作、及び書込み動作について説明する。
図１１は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を抽出して示している。メモリセルアレイは、複数のセルアレイブロックＢＬＫ，ＢＬＫ’を有し、各ブロックＢＬＫ，ＢＬＫ’は、ビット線ＢＬ０，ＢＬ１，…，ＢＬｊに対応した複数のＮＡＮＤセルユニットＮＵを備えている。ＮＡＮＤ型フラッシュメモリにおける１つのＮＡＮＤセルユニットＮＵは、２つの選択ゲートトランジスタＳ１、Ｓ２と、これら選択ゲートトランジスタＳ１、Ｓ２間に直列接続されたメモリセルＭＣ０〜ＭＣｉとから構成される。選択ゲートトランジスタＳ１のソースは、ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインは、ビット線ＢＬ０〜ＢＬｊに接続される。選択ゲートトランジスタＳ１，Ｓ２の選択ゲート及びメモリセルＭＣ０〜ＭＣｉの制御ゲートは、それぞれ選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ０〜ＷＬｉによって行方向に共通接続される。
【０００５】
ここで、メモリセルアレイの書込み単位は、一本のワード線ＷＬに接続されている列方向に並ぶメモリセルＭＣの集合（ページ）である。これに対し、消去単位は、従来のブロック消去の場合には、セルアレイブロックＢＬＫ内の全てのメモリセルＭＣの集合ＥＵであるが、サブブロック消去の場合には、書込み単位と同様にページ単位での消去がなされる。
【０００６】
図１２は、ＮＡＮＤ型フラッシュメモリの一個のメモリセルＭＣの断面図およびその閾値分布を示している。メモリセルＭＣのデータを消去する場合には、図１２（ａ）に示すように、制御ゲート（ワード線）５１０を接地し、セルのウェル５１３を消去電圧（例えば２０Ｖ）に昇圧する。これにより、ソース・ドレイン５１２のジャンクションは、順方向バイアスになり、昇圧されるので、電荷蓄積層としての浮遊ゲート５１１とセルのウェル５１３の間に高電界が印加され、浮遊ゲート５１１の電子が引き抜かれる。その結果、メモリセルの閾値が低くなる。
【０００７】
一方、メモリセルＭＣにデータを書込む場合には、図１２（ｂ）に示すように、セルのウェル５１３およびソース・ドレイン５１２を接地し、制御ゲート５１０を書込み電圧（例えば２０Ｖ）に昇圧する。このメモリセルと直列に接続された他の全てのメモリセルの制御ゲートには、中間電圧（１０Ｖ）を与え、ビット線ＢＬにデータとして０Ｖを与える。これにより、メモリセルのソース・ドレイン間にチャネルが形成され、浮遊ゲート５１１とチャネル間に高電界が印加され、チャネル内の電子が浮遊ゲート５１１に注入される。その結果、メモリセルの閾値が高くなる。
【０００８】
図１２（ｃ）に、メモリセルの閾値分布を示す。メモリセルにデータが書き込まれた状態を“０”データ、消去された状態を“１”データとする。消去セルは、閾値Ｖｔｈが負の状態となっており、書き込まれたセルは、閾値Ｖｔｈが、正の状態でＶｖ０以上、読出し電圧Ｖｒｅａｄ未満になっている。
【０００９】
ここで、図１１で示されるセルアレイのうちワード線ＷＬ０〜ＷＬ３に接続されるメモリセルのデータを、従来のブロック消去によって消去する場合、以下のような手順で行われる。
▲１▼ブロックＢＬＫにおいて、ワード線ＷＬ４に接続されるメモリセルＭＣ４のデータを読み出し、別のブロックＢＬＫ’のワード線ＷＬ４に接続されるメモリセルＭＣ４’に退避させる。
▲２▼ブロックＢＬＫの、ワード線ＷＬ５〜ＷＬｉにつながるＭＣ５〜ＭＣｉについても▲１▼と同様にデータのブロックＢＬＫ’への退避を行う。
▲３▼ブロックＢＬＫを消去する。
メモリセルＭＣ０〜ＭＣ３のデータを書き換える場合は、▲３▼を行ったあと、メモリセルＭＣ０〜ＭＣ３に対して、それぞれデータを書き込めばよい。
【００１０】
ここで、ブロック容量が１２８ｋＢｙｔｅ、ページ容量が２ｋＢｙｔｅのＮＡＮＤ型フラッシュメモリの場合、ＮＡＮＤセルユニットＮＵには、３２個のメモリセルＭＣ０〜ＭＣ３１が直列に接続される。したがって、上記▲１▼〜▲３▼を行う場合、▲１▼、▲２▼で、読み出しを２８回、書込みを２８回、▲３▼で消去を１回行って初めて動作が完了することになり、効率が悪い。
【００１１】
サブブロック消去を用いれば、ワード線ＷＬ０〜ＷＬ３に接続されるメモリセルＭＣ０〜ＭＣ３のデータを消去する場合、以下のような手順で行うことが出来る。
▲１▼ワード線ＷＬ０〜ＷＬ３に接続されるメモリセルＭＣ０〜ＭＣ３のデータを消去（サブブロック消去）する。
すなわち、一回の消去動作のみで動作は完了する。
メモリセルＭＣ０〜ＭＣ３のデータを書き換える場合は、▲１▼を行ったあと、メモリセルＭＣ０〜ＭＣ３に対して、それぞれデータを書き込めばよい。
【００１２】
以上のように、サブブロック消去を用いれば、小容量のデータ消去および書き換えを容易に遂行できる。
【００１３】
【特許文献１】
特開平３−２９５０９７号（４頁右下欄１５行〜５頁右上欄３行）
【００１４】
【発明が解決しようとする課題】
このように、ブロック消去動作は、ＮＡＮＤセルユニットの全てのメモリセルのデータを一括で消去するのに対して、サブブロック消去は、ＮＡＮＤセルユニットの一部分のメモリセルのデータのみを消去し、それ以外のメモリセルのデータを保持しておくことができる。しかし、サブブロック消去の場合、ＮＡＮＤセルユニットの任意のセルに対して何度でも消去およびデータ書込みが可能になる。つまり、消去回数及びデータ書込み回数の制限が無くなる。このため、選択されたブロック内の特定のページに対してのみ、消去／書込みが繰り返しなされた場合、その選択されたブロック内の特定のページ以外のページの制御ゲートに対して、繰り返し中間電圧（１０Ｖ）が加わることになる。これにより、書換えの対象ではないページのメモリセルの閾値が、次第に正電位方向に移動してオーバープログラムセルが発生する可能性がある。
【００１５】
即ち、図１１のメモリセルＭＣ０に既にデータが書き込まれているものとすると、従来のブロック消去の場合には、メモリセルＭＣ０のゲートに中間電圧（１０Ｖ）が印加される回数は、ブロック内の他の全てのメモリセルＭＣ１〜ＭＣｉにデータが書き込まれる回数である。これに対し、サブブロック消去を用いる場合は、全てのメモリセルＭＣ０〜ＭＣｉにデータが書き込まれた後も、サブブロック単位でデータの消去および書込みが可能であるから、任意のメモリセルのゲートに中間電圧が印加される回数は、ブロック消去の場合の回数と、サブブロック消去されたメモリセルが書き込まれる回数の和になる。サブブロック消去が何回も可能であるという設定となっている場合は、中間電圧が印加される時間は無制限になる。
【００１６】
書込み対象でないメモリセルの制御ゲートに中間電圧を印加する時間の総和が長くなると、メモリセルの閾値Ｖｔｈが高くなってくるので、メモリセルが、消去されたセル（“１”データセル）ならば、きわめて低い確率であるが、“０”データセルに変化してしまう場合がある。このような場合は、チップ外部のエラー訂正回路で復号すればよい。しかし、メモリセルが、データの書き込まれたセル（“０”データセル）ならば、きわめて低い確率ではあるが、セルの閾値Ｖｔｈが、図１２（ｃ）に示す読出し電圧Ｖｒｅａｄよりも高くなる場合（オーバープログラム）が考えられる。メモリセルの閾値Ｖｔｈが読出し電圧Ｖｒｅａｄよりも高くなると、そのメモリセルが属するＮＡＮＤセルユニットの全てのメモリセルの読み出しができなくなる。
【００１７】
したがって、サブブロック消去ベリファイリードで、消去が完了していないという結果が得られた場合、その結果としては、消去セルが消去されていないか、あるいは消去セルが属するＮＡＮＤセルユニットで、消去しないセルの中に、閾値ＶｔｈがＶｒｅａｄよりも高いもの（オーバープログラムセル）が存在するか、の２つの原因が考えられる。しかし、従来の消去ベリファイリード、サブブロックベリファイリード方式では、ベリファイリードにより、消去が完了していないという結果が得られたとしても、上記２つのどちらに起因しているものなのかが判断できない。その結果、サブブロック消去時間（消去ループ回数）が長くなり、ＮＡＮＤ型フラッシュメモリに高電圧である消去電圧を余分に印加することになり、消去するセルが過剰に消去され、セルの閾値分布が広くなる、という可能性がある。
【００１８】
本発明は、このような点に鑑みなされたもので、過剰なサブブロック消去を防止して、セルの閾値分布の拡散を防止することができる不揮発性半導体記憶装置、そのサブブロック消去方法および電子装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置のサブブロック消去方法は、半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得るメモリセルが行方向および列方向に複数配列されてセルアレイブロックを構成し、行方向に並ぶ複数のメモリセルの制御ゲートがワード線によって共通接続され、列方向に並ぶ複数のメモリセルがＮＡＮＤセルユニットを構成してビット線に接続された不揮発性半導体記憶装置の前記セルアレイブロックの一部のメモリセルを消去するサブブロック消去方法において、消去対象である前記一部のメモリセルの制御ゲートに前記電荷蓄積層から電子を引き抜くための電圧を与えてサブブロック消去を行うステップと、前記消去対象のメモリセルが消去状態となったか否かを確認するためのサブブロック消去ベリファイリードを行うステップと、前記ＮＡＮＤセルユニット内に、読出し電圧よりも高い閾値を有するオーバープログラムのメモリセルが存在するか否かを確認するためのオーバープログラムベリファイリードを行うステップと、前記サブブロック消去ベリファイリードで前記メモリセルが消去状態となったことが確認されず、且つ前記オーバープログラムメモリセルが存在しない場合には前記サブブロック消去の回数が予め定めた許容回数に達したかどうかを判定し、許容回数に達していない場合には前記サブブロック消去を再実行させ、許容回数に達している場合には消去不能として処理を終了するステップと、前記サブブロック消去ベリファイリードで前記消去対象のメモリセルが消去状態となったときには消去完了として処理を終了するステップと、前記オーバープログラムベリファイリードでオーバープログラムのメモリセルが存在すると判定されたときには消去不能として処理を終了するステップとを備えたことを特徴とする。
【００２０】
また、本発明に係る不揮発性半導体記憶装置は、半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得るメモリセルが行方向および列方向に複数配列されてセルアレイブロックを構成し、行方向に並ぶ複数のメモリセルの制御ゲートがワード線によって共通接続され、列方向に並ぶ複数のメモリセルがＮＡＮＤセルユニットを構成してビット線に接続されたメモリセルアレイと、このメモリセルアレイに対して前記メモリセルへの書込み、読出し、並びに前記セルアレイブロックの一部のメモリセルを消去するサブブロック消去を行うための電圧を付与する制御手段とを備えた不揮発性半導体記憶装置において、前記制御手段が、消去対象である前記一部のメモリセルの制御ゲートに前記電荷蓄積層から電子を引き抜くための電圧を与えてサブブロック消去を行う手段と、前記消去対象のメモリセルが消去状態となったか否かを確認するためのサブブロック消去ベリファイリードを行う手段と、前記ＮＡＮＤセルユニット内に、読出し電圧よりも高い閾値を有するオーバープログラムのメモリセルが存在するか否かを確認するためのオーバープログラムベリファイリードを行う手段と、前記サブブロック消去ベリファイリードで前記メモリセルが消去状態となったことが確認されず、且つ前記オーバープログラムメモリセルが存在しない場合には前記サブブロック消去の回数が予め定めた許容回数に達したかどうかを判定し、許容回数に達していない場合には前記サブブロック消去を再実行させ、許容回数に達している場合には消去不能として処理を終了する手段と、前記サブブロック消去ベリファイリードで前記消去対象のメモリセルが消去状態となったときには消去完了として処理を終了する手段と、前記オーバープログラムベリファイリードでオーバープログラムのメモリセルが存在すると判定されたときには消去不能として処理を終了する手段とを備えていることを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック図である。セルアレイ１は、複数の浮遊ゲート型メモリセルをマトリクス配列して構成される。ロウデコーダ（ワード線ドライバを含む）２は、セルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路３は、セルアレイ１のビット線のデータをセンスする１ページ分のセンスアンプを備えてページバッファを構成する。
【００２２】
１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）４により選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。外部Ｉ／Ｏ端子には、例えば図示しないエラー訂正回路が接続されている。勿論、エラー訂正回路は、チップの内部に搭載されていても良い。Ｉ／Ｏ端子から供給される書き込みデータは、Ｉ／Ｏバッファ９を介してカラムデコーダ４に与えられ、カラムデコーダ４により選択されてセンスアンプ回路３にロードされる。アドレス信号ＡｄｄはＩ／Ｏバッファ９を介して入力され、ロウ及びカラムアドレスがそれぞれロウアドレスレジスタ５ａ及びカラムアドレスレジスタ５ｂに転送される。
【００２３】
ロジックコントローラ６は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号に基づいて、読み出し、書き込み及び消去動作の内部タイミング信号を出力する。また、シーケンスコントローラ７は、これらのタイミング信号に基づいてデータ書き込み及び消去のシーケンス制御を行い、データ読み出し動作制御を行う。高電圧発生回路８は、シーケンスコントローラ７により制御されて、データ書き込みや消去に用いられる種々の高電圧を発生する。これらコントローラ６，７及び高電圧発生回路８は、制御手段を構成している。
【００２４】
実際のメモリチップ上では、セルアレイ１は、互いに物理的に独立した複数のセルアレイブロックにより構成される。図２は、ｍ個のセルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）が配置された例を示している。各セルアレイブロックＢＬＫｉは、互いに交差する複数のワード線ＷＬとビット線ＢＬとを有する。ビット線ＢＬは、全セルアレイブロックＢＬＫｉにまたがって敷設される。各ワード線ＷＬとビット線ＢＬの交差部にメモリセルＭＣが配置される。複数個（図の例では１６個）の浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５は直列接続されてセルストリングを構成する。セルストリングの一端側セルのソースと共通ソース線ＣＥＬＳＲＣの間には選択ゲートトランジスタＳ１が挿入され、他端側セルのドレインとビット線ＢＬとの間には選択ゲートトランジスタＳ２が挿入されている。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、ＮＡＮＤセルユニットＮＵが構成されている。
【００２５】
各メモリセルＭＣ０〜ＭＣ１５の制御ゲートは、ワード線ＷＬ０〜ＷＬ１５に接続され、選択ゲートトランジスタＳ１，Ｓ２の選択ゲートは、それぞれワード線ＷＬと並行に配設された選択ゲート線ＳＧＳ，ＳＧＤに接続されている。一本のワード線ＷＬに沿った複数のメモリセルＭＣの集合がデータ読み出し及び書き込みの単位である１ページとなる。前述のように、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤセルユニットの集合は、ブロック消去の場合のデータ消去の単位となる。また、サブブロック消去の場合には、１又は複数のページがデータ消去の単位となる。
【００２６】
次に、このように構成されたＮＡＮＤ型フラッシュメモリの書込み、消去、読み出し、及び各種ベリファイリード動作について説明する。
【００２７】
（１）メモリセルへのデータ書込み時
図３（ａ）に、メモリセルへのデータ書込み時のＮＡＮＤセルユニットＮＵへの電圧印加条件を示す。なお、ここでは、メモリセルＭＣ１にデータを書き込む例を示している。データ書き込み時には、データを書き込むメモリセルＭＣ１の制御ゲートに高電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、それ以外のメモリセルＭＣ０，ＭＣ２，ＭＣ３，…，ＭＣｉの制御ゲートには中間電位ＶｐｐＭ（＝１０Ｖ程度）を印加する。また、ソース線ＣＥＬＳＲＣ側の選択ゲート線ＳＧＳには接地電位を与え、ビット線ＢＬ側の選択ゲート線ＳＧＤには電源電位Ｖｄｄを印加する。そして、ビット線ＢＬには、“１”データを維持する場合には中間電位またはＶｄｄを印加し、“０”データを書き込む場合には０Ｖを与える。ソース線ＣＥＬＳＲＣには、中間電位或いはＶｄｄを印加する。
【００２８】
ビット線ＢＬの電位は、選択ゲートトランジスタＳ２及び非選択メモリセルＭＣｉ，…，ＭＣ２を通して選択メモリセルＭＣ１のドレインまで伝達される。ビット線ＢＬに０Ｖが与えられた時（書き込みデータがあるとき、すなわち“０”データのとき）、その電位は選択メモリセルＭＣ１のドレインまで伝達されて、選択メモリセルＭＣ１のゲート・ドレイン間に高電界がかかり、ドレイン（基板）から浮遊ゲートに電子がトンネル注入される。これにより、選択メモリセルＭＣ１のしきい値Ｖｔｈは正方向にシフトする。一方、ビット線ＢＬに中間電位が与えられたとき（書き込むべきデータがないとき、すなわち“１”データのとき）は、電子注入が起こらず、従ってしきい値Ｖｔｈは変化せず負に止まる。
【００２９】
（２）メモリセルのブロック消去時
図３（ｂ）に、ブロック消去時のＮＡＮＤセルユニットＮＵへの電圧印加条件を示す。選択されたブロックＢＬＫ内の全てのデータの消去時は、選択されたブロック内の全てのメモリセルＭＣ０〜ＭＣｉの制御ゲートに接地電位を与え、非選択のブロック内の全てのメモリセルの制御ゲート、全てのブロックの全ての選択ゲートＳＧＳ，ＳＧＤ、ビット線ＢＬおよびソース線ＣＥＬＳＲＣを浮遊状態として、セルのウェルに高電位の消去電位（２０Ｖ程度）を印加する。これにより、選択されたブロックのメモリセルの浮遊ゲートに保持されていた電子がウェル内に放出され、ブロック単位の消去が行われる。このとき、非選択のブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート線、ビット線およびソース線もまた、容量結合（例えば、選択ゲート線の場合は、選択ゲートトランジスタのゲート容量と、選択ゲート線の対接地容量との容量結合）によって、消去電位近くまで電位が上昇する。
【００３０】
（３）メモリセルからのデータ読出し時
図３（ｃ）に、ＮＡＮＤセルユニットＮＵの読み出し時の電圧印加条件を示す。メモリセルＭＣ１からデータを読み出す場合には、選択されたメモリセルＭＣ１の制御ゲートを０Ｖとし、それ以外のメモリセルＭＣ０，ＭＣ２，…，ＭＣｉの制御ゲートおよび選択ゲートを読み出し電位（４Ｖ程度）として、選択ゲートトランジスタＳ１，Ｓ２および非選択メモリセルＭＣ０，ＭＣ２，…，ＭＣｉのトランジスタをオンさせる。また、ビット線ＢＬを例えば１Ｖ、ソース線ＣＥＬＳＲＣを０Ｖとする。このとき、選択メモリセルＭＣ１に“０”データが書き込まれている場合にはメモリセルＭＣ１はオフ、選択メモリセルＭＣ１に“１”データが書き込まれている場合にはメモリセルＭＣ１はオンになるので、ビット線ＢＬに流れる電流を検出することにより，“０”、“１”の判別がなされる。非選択ブロックの制御ゲートはすべて浮遊状態とする。
【００３１】
（４）消去ベリファイリード時
図３（ｄ）に、ＮＡＮＤセルユニットＮＵの消去ベリファイリード時の電圧印加条件を示す。ＭＣ１を読み出す場合を示している。ソース線ＣＥＬＳＲＣから、中間電位あるいはＶｄｄを与え、ビット線ＢＬには接地電位を与えておく。選択されたブロック内の全ての制御ゲートを０Ｖとし、選択ゲートＳＧＳ，ＳＧＤを読み出し電位（４Ｖ程度）とする。その後、ビット線ＢＬに充電される電圧を読むことにより，消去完了（ＢＬがＶｄｄ）あるいは消去未完了（ＢＬが０Ｖ）の判定を行う。この消去ベリファイリードは、選択されたブロック内の全てのメモリセルＭＣ０〜ＭＣｉが消去されていれば、全てのメモリセルＭＣ０〜ＭＣｉが導通状態になるので、ソース線ＣＥＬＳＲＣの電位がビット線ＢＬまで伝達されることを利用している。また非選択ブロックの制御ゲートはすべて浮遊状態とする。
【００３２】
（５）サブブロック消去時
図４（ａ）に、ＮＡＮＤセルのサブブロック消去時の電圧印加条件を示す。ここでは、メモリセルＭＣ０およびＭＣ１を消去する場合を例として示している。サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルＭＣ０，ＭＣ１の制御ゲートに接地電位を与え、消去を行わないメモリセルＭＣ２，…，ＭＣｉの制御ゲートを浮遊状態にし、非選択のブロック内の全ての制御ゲート、全てのＮＡＮＤセルブロック内の全ての選択ゲート、ビット線およびソース線を浮遊状態として、セルのウェルに高電位の消去電位（２０Ｖ程度）を印加する。これにより、選択されたブロックの消去を行うメモリセルにおいて浮遊ゲートの電子がウェルに放出され、選択された制御ゲート線単位の消去が行われる。このとき、非選択のブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート、ビット線およびソース線が、容量結合（例えば、選択ゲート線の場合は、選択ゲートトランジスタのゲート容量と、選択ゲート線の対接地容量との容量結合）によって消去電位近くまで電位が上昇する。
【００３３】
（６）サブブロック消去ベリファイリード時
図４（ｂ）に、ＮＡＮＤセルユニットＮＵのサブブロック消去ベリファイリード時の電圧印加条件を示す。ここでは、セルアレイＭＣ０およびＭＣ１を読み出す場合を例として示している。ソース線ＣＥＬＳＲＣから、中間電位あるいはＶｄｄを与え、ビット線ＢＬには接地電位を与えておく。選択されたブロック内において、消去を行ったメモリセルＭＣ０，ＭＣ１の制御ゲートは接地電位とし、消去を行わなかったメモリセルＭＣ２，…，ＭＣｉの制御ゲートは読み出し電位（４Ｖ程度）とし、選択ゲートＳＧＤ，ＳＧＳを読み出し電位（４Ｖ程度）とする。その後、ビット線ＢＬに充電される電圧を読むことにより、消去完了（ＢＬがＶｄｄ）あるいは消去未完了（ＢＬが０Ｖ）の判定を行う。消去されなかったメモリセルは、制御ゲートに読み出し電圧が印加されているので、導通状態になり、消去を行ったメモリセルは、消去完了していれば、導通する。したがって、サブブロック消去が完了していれば、ＣＥＬＳＲＣの電位がＢＬまで伝達されることを利用している。また非選択ブロックの制御ゲート線は全て浮遊状態である。
【００３４】
（７）オーバープログラムベリファイリード時
図４（ｃ）に、ＮＡＮＤセルユニットＮＵのオーバープログラムベリファイリード時の電圧印加条件を示す。ソース線ＣＥＬＳＲＣから、中間電位あるいはＶｄｄを与え、ビット線ＢＬには接地電位を与えておく。選択されたブロック内の全ての制御ゲートに読み出し電位（４Ｖ程度）を与え、選択ゲートＳＧＳ，ＳＧＤを読み出し電位（４Ｖ程度）とする。その後、ビット線ＢＬに充電される電圧を検出することにより，メモリセルＭＣに、読出し電圧Ｖｒｅａｄより高い閾値のセルがある（ビット線ＢＬが０Ｖ）か否か（ビット線ＢＬがＶｄｄ）を判別する。このオーバープログラムベリファイは、選択されたブロック内の全てのメモリセルの閾値が読み出し電圧より低ければ、全てのメモリセルが導通状態になるので、ソース線ＣＥＬＳＲＣの電位がビット線ＢＬまで伝達されることを利用している。また非選択ブロックの制御ゲートは全て浮遊状態とする。
【００３５】
次に、このＮＡＮＤ型フラッシュメモリのロジックコントローラ６、シーケンスコントローラ７及び高電圧発生回路８が実行するサブブロック消去およびベリファイリードについて説明する。
【００３６】
［第１の実施の形態］
図５は、本発明の第１の実施形態に係るサブブロック消去およびそのベリファイリードを示すフローチャートである。
まず、サブブロック消去開始（ｓｔａｒｔ）後、サブブロック消去の行われた回数Ｎが０に設定され（Ｓ１）、サブブロック消去が実行される（Ｓ２）。その後、Ｎ＝１に更新され（Ｓ３）、図４（ｂ）に示すサブブロック消去ベリファイリードが実行される（Ｓ４）。サブブロック消去ベリファイリードの結果、サブブロック消去が完了（Ｐａｓｓ）していれば、サブブロック消去を終了する（Ｓ５）。サブブロック消去が未完了（Ｆａｉｌ）であれば、サブブロック消去を繰り返すのがこれまでの方法であった。しかし、この場合には、前述したように、消去すべきセルが未だ消去されていないか、あるいは消去セルが属するＮＡＮＤセルユニットの中でオーバープログラムセルが存在するか、の２つの可能性が考えられる。
【００３７】
そこで、この第１の実施形態では、サブブロック消去ベリファイリード（Ｓ４）の結果、サブブロック消去が未完了（Ｆａｉｌ）であれば、更に、図４（ｃ）に示したオーバープログラムベリファイリードを行い、サブブロック消去ベリファイ結果がＦａｉｌになった原因が、消去セルが消去されていないためなのか、それとも、消去セルが属するＮＡＮＤセルで、消去しないセルの中に、ＶｔｈがＶｒｅａｄよりも高いもの（オーバープログラムセル）が存在するためなのかを判定する（Ｓ６）。そして、オーバープログラムベリファイリードの結果、Ｐａｓｓであれば、サブブロック消去が未完了であることを意味するので、Ｎがサブブロック消去の繰り返し回数許容値Ｎｍａｘに達していない場合（Ｓ７）、サブブロック消去動作に戻り、上述の動作を繰り返す（Ｓ２）。ＮがＮｍａｘに達した場合は、サブブロック消去が行えなかった（Ｆａｉｌ）という結果を出力し、動作を完了する（Ｓ８）。
【００３８】
また、オーバープログラムベリファイリード（Ｓ６）がＦａｉｌであれば、消去しないセルの中に、閾値ＶｔｈがＶｒｅａｄよりも高いもの（オーバープログラムセル）が存在することを意味するので、これ以上サブブロック消去を行っても、消去が完了しない。したがって、サブブロック消去を行えなかった（Ｆａｉｌ）結果を出力し、動作を完了する（Ｓ８）。
【００３９】
本実施形態の場合、サブブロック消去ベリファイのシーケンスで、オーバープログラムベリファイリードを行うことで、サブロック消去が未完了と判定された原因を解明でき、以降、サブブロック消去が続行できるか否かが判別できる。したがって、過剰に書き込まれた閾値Ｖｔｈの高いメモリセルが存在するか否かを検知することができ、サブブロック消去時間（消去ループ回数）を短縮でき、ＮＡＮＤ型フラッシュメモリに高電圧である消去電圧を印加する回数を減らすことができる。この結果、消去するセルが過剰に消去されるのを防ぐことができ、セルの閾値分布を狭くすることができる。
【００４０】
なお、オーバープログラムベリファイリードの所要時間は、サブブロック消去ベリファイリードの所要時間と同じくらいである。しかし、サブブロック消去時間と比較すると、所要時間は十分短い（１／１００程度）ので、オーバープログラムベリファイリードを追加したことにより、チップのパフォーマンスを低下させることはない。
【００４１】
［第２の実施の形態］
図６は、本発明の第２の実施形態に係るサブブロック消去およびそのベリファイリードを示すフローチャートである。
本実施形態が図５に示す第１の実施形態と異なるのは、サブブロック消去ベリファイリード（Ｓ４）と、オーバープログラムベリファイリード（Ｓ６）を行う順番である。本発明の第２の実施形態では、サブブロック消去（Ｓ２）を実行し、Ｎを更新したあと（Ｓ３）、オーバープログラムベリファイリード（Ｓ６）を行い、その後でサブブロック消去ベリファイリード（Ｓ４）を行う。
【００４２】
オーバープログラムベリファイリードを、サブブロック消去ベリファイリードより先に行うことによって、サブブロック消去を続行できないメモリセルがあるか否かをサブブロック消去ベリファイリードを行う前に判別することができる。
オーバープログラムベリファイリードの結果がＰａｓｓの場合は、サブブロック消去ベリファイリードを行う。Ｆａｉｌの場合は、サブブロック消去を続行しても消去を完了できないので、サブブロック消去を行えなかった（Ｆａｉｌ）結果を出力し、動作を終了する（Ｓ８）。
【００４３】
したがって、オーバープログラムベリファイリードがＦａｉｌの場合は、無駄なサブブロック消去ベリファイリードを省くことができる。また、オーバープログラムベリファイリードの後で行ったサブブロック消去ベリファイリードの出力結果は、Ｐａｓｓの場合は、サブブロック消去の完了を意味し、Ｆａｉｌの場合は、サブブロック消去未完了のみを意味することになり、サブブロック消去ベリファイリード結果から正確な検証結果を得ることができる。
【００４４】
［第３の実施の形態］
図７は、本発明の第３の実施形態に係わるサブブロック消去およびそのベリファイリードを示すフローチャートである。この第３の実施形態は、第２の実施形態を変形したものである。図６と異なるのは、以下の３点である。
【００４５】
▲１▼オーバープログラムベリファイリード、あるいはサブブロック消去ベリファイリードでＦａｉｌになった場合、Ｆａｉｌになっているメモリセルのビット数（ビット線の本数）を数えること。
▲２▼図示しないチップ外部のエラー訂正回路でエラー訂正可能なメモリセルのビット数（Ｆａｉｌビット数）を許容上限値（ＭＡＸ）とし、Ｆａｉｌビット数が許容上限値以下であれば、擬似パス（Ｐｓｅｕｄｏ Ｐａｓｓ）として、サブブロック消去を終了させること。
▲３▼オーバープログラムベリファイリードでＸ個のＦａｉｌビットがあった場合、該当するＸ個のメモリセルは、サブブロック消去ベリファイリードでは、読み出し回路から強制的にＦａｉｌ出力される、即ち確認する対象から強制的に外されるように設定すること、
である。
【００４６】
図７において、サブブロック消去を行った後（Ｓ２）、オーバープログラムベリファイリード（Ｓ６）でＸビットのＦａｉｌが得られた場合、ＸがＭＡＸ以下であれば（Ｓ１１）、サブブロック消去ベリファイリードを行う（Ｓ４）。ＸがＭＡＸを超えた場合は、Ｆａｉｌを出力して動作を終了する（Ｓ８）。サブブロック消去ベリファイリード（Ｓ４）でＦａｉｌビットがなかった場合（Ｙ＝０）は、上記Ｘ＝０の場合（Ｓ１２）のみ、真性のサブブロック消去完了（Ｐａｓｓ）結果を出力して、動作を完了する（Ｓ５）。サブブロック消去ベリファイリード（Ｓ４）で、Ｆａｉｌビット数がＹ個の場合は、Ｘ＋ＹがＭＡＸ以下であれば（Ｓ１３）、擬似的にサブブロック消去が完了した擬似パス（Ｐｓｅｕｄｏ Ｐａｓｓ）結果を出力して、動作を完了する（Ｓ１４）。Ｘ＋ＹがＭＡＸを超えた場合は、消去回数Ｎが上限（Ｎｍａｘ）に達していない場合は（Ｓ７）、サブブロック消去を繰り返す（Ｓ２）。消去回数ＮがＮｍａｘに達した場合は（Ｓ７）、サブブロック消去が完了しない（Ｆａｉｌ）結果を出力し、動作を完了する（Ｓ８）。
【００４７】
本実施形態では、Ｆａｉｌビット数をカウントし、外部エラー訂正回路又はチップ内部のエラー訂正回路を利用することを前提に、Ｆａｉｌビット数が訂正可能な許容上限値以下であれば、消去回数ＮがＮｍａｘに達していない場合は、サブブロック消去を続行し、消去回数ＮがＮｍａｘに達した場合は、疑似パスとしてサブブロック消去を完了する。例えば、１ページの情報ビットが５２８ビットで、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号を用いるとすると、２１ビットの検査ビットで、２ビット誤り訂正３ビット誤り検出が可能である。従って、セルアレイ１に５２８ビットの情報ビットの他に２１ビットの冗長ビットを余分に記憶しておけば良い。
【００４８】
これにより、Ｆａｉｌビットが存在しても、サブブロック消去を行うことができる。サブブロック消去ベリファイリードの結果がＦａｉｌで終了した場合でも、オーバープログラムベリファイリードとサブブロック消去ベリファイリードのＦａｉｌビット数がエラー訂正可能な許容範囲であれば、サブブロック消去が完了したとして以後の処理を続行することができる。なお、該当データのブロックは、不良ブロックの扱いにして、該当ブロックのデータを他のブロックに移動するようにしても良い。この第３の実施形態によれば、不良ブロックの数を抑え、メモリ領域を有効に使用できることが可能になる。
【００４９】
このように、ＮＡＮＤ型フラッシュメモリのサブブロック消去が完了したかどうかを検証する読み出し（サブブロック消去ベリファイリード）動作に関して、サブブロック消去動作と、サブブロック消去ベリファイリード動作との間に、オーバープログラムベリファイリードを行うことで、過剰に書き込まれたＶｔｈの高いメモリセルが存在するか否かを検知することができる。その結果、サブブロック消去時間（消去ループ回数）を短縮でき、ＮＡＮＤフラッシュに高電圧である消去電圧を印加する回数を減らすことができ、消去するセルが過剰に消去されるのを防ぎ、セルの閾値分布を狭くできる。
【００５０】
また、オーバープログラムベリファイでファイルしているメモリセルがあったとしても、外部エラー訂正回路の許容量を定め、許容量以下であれば、許可することができる。オーバープログラムベリファイでファイルしているメモリセルは、サブブロック消去ベリファイリードでは、確認対象外とすることで、サブブロック消去時間（消去ループ回数）を短縮でき、ＮＡＮＤフラッシュに高電圧である消去電圧を印加する回数を減らすことができ、消去するセルが過剰に消去されるのを防ぎ、セルの閾値分布を狭くできる。また、不良ブロックの発生を抑え、メモリセル領域を有効に使用することができる。
【００５１】
また、オーバープログラムベリファイでＦａｉｌしているメモリセル数が、外部エラー訂正回路の許容量以上であれば、動作を終了させることで、サブブロック消去ベリファイリード時間を省くことができ、動作を高速化できる。
【００５２】
なお、センスアンプ３に記憶保持回路（ＳＲＡＭラッチあるいはダイナミックキャパシタ）を具備しておき、この記憶保持回路に、オーバープログラムベリファイリード結果、サブブロック消去ベリファイリード結果を格納させ、オーバープログラムベリファイでＦａｉｌしているメモリセルは、両者の演算出力として、サブブロック消去ベリファイリードがパスした信号を出力させるようにすることもできる。
【００５３】
また、サブブロック消去ベリファイリードとオーバープログラムベリファイリードは、バイアス条件が類似しているので、消去対象のメモリセルのワード線の電圧を変化させるだけで連続して行うことができる。これにより、オーバープログラムベリファイリード時間と、サブブロック消去ベリファイリード時間の総和を短縮することができ、動作を高速化することができる。
【００５４】
なお、本発明は、メモリセルとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層膜からなり、窒化シリコン層（電荷蓄積層）に電荷がトラップされるＭＯＮＯＳ （Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ （Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型の半導体装置にも適用可能である。
【００５５】
次に、上記各実施形態による不揮発性半導体記憶装置を搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図８は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置が集積化され封止されたＩＣパッケージＰＫ１を有する。
【００５６】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００５７】
図９は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００５８】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００５９】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００６０】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００６１】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００６２】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００６３】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００６４】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１０Ａ−１０Ｊに示すような他の各種電子機器に適用することができる。即ち、図１０Ａに示すビデオカメラ、図１０Ｂに示すテレビジョン、図１０Ｃに示すオーディオ機器、図１０Ｄに示すゲーム機器、図１０Ｅに示す電子楽器、図１０Ｆに示す携帯電話、図１０Ｇに示すパーソナルコンピュータ、図１０Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１０Ｉに示すヴォイスレコーダ、図１０Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【００６５】
【発明の効果】
以上述べたように、本発明によれば、サブブロック消去動作と、サブブロック消去ベリファイリード動作に加えて、オーバープログラムベリファイリードを行うようにしているので、過剰に書き込みがなされた閾値Ｖｔｈの高いメモリセルが存在する場合には、これを検知することができ、その結果と、サブブロック消去ベリファイリードの結果とから消去が終了しない場合のサブブロック消去動作を終了することで、サブブロック消去時間（消去ループ回数）を短縮でき、メモリセルに高電圧である消去電圧を印加する回数を減らすことができる。これにより、消去対象のメモリセルが過剰に消去されるのを防止して、セルの閾値分布を狭くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図２】同フラッシュメモリにおけるメモリセルの構成を示す回路図である。
【図３】同フラッシュメモリの書込み、ブロック消去、読み出し及びブロック消去ベリファイリード時の電圧印加パターンを示す図である。
【図４】同フラッシュメモリのサブブロック消去、サブブロック消去ベリファイリードおよびオーバープログラムベリファイリード時の電圧印加パターンを示す図である。
【図５】本発明の第１の実施形態に係るサブブロック消去およびそのベリファイリードのフローチャートである。
【図６】本発明の第２の実施形態に係るサブブロック消去およびそのベリファイリードのフローチャートである。
【図７】本発明の第３の実施形態に係るサブブロック消去およびそのベリファイリードのフローチャートである。
【図８】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図９】同ディジタルスチルカメラの内部構成を示す図である。
【図１０Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図１０Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図１０Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図１０Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図１０Ｅ】電子楽器に適用した実施の形態を示す図である。
【図１０Ｆ】携帯電話に適用した実施の形態を示す図である。
【図１０Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図１０Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図１０Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図１０Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【図１１】ＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を抽出して示す図である。
【図１２】ＮＡＮＤ型フラッシュメモリの一個のメモリセルＭＣの断面図およびその閾値分布を示す図である。
【符号の説明】
１…セルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５ａ…ロウアドレスレジスタ、５ｂ…カラムアドレスレジスタ、６…ロジックコントローラ、７…シーケンスコントローラ、８…高電圧発生回路、９…Ｉ／Ｏバッファ、ＭＣ０〜ＭＣ１５…メモリセル、Ｓ１，Ｓ２…選択ゲートトランジスタ、ＢＬ０〜ＢＬｉ−１…ビット線、ＷＬ０〜ＷＬ１５…ワード線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＢＬＫ０〜ＢＬＫｍ−１…セルアレイブロック、ＮＵ…ＮＡＮＤセルユニット。
【発明の属する技術分野】
本発明は、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置に関し、特にサブブロック消去方法に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型フラッシュメモリは、ファイルストレージメモリとして、音楽データおよび画像データの記録媒体に使用されている。音楽データおよび画像データは、ファイル容量が大きいため、ＮＡＮＤ型フラッシュメモリも大容量化が進み、ＮＡＮＤ型フラッシュメモリの書込み単位（ページ）および消去単位（ブロック）の容量もまた大きくなってきている。一般にＮＡＮＤ型フラッシュメモリのブロックはページの集合体であるから、ブロック容量はページ容量の整数倍になる。上述のようにブロック容量が大きくなると、小容量のデータを消去あるいは書き換える場合の効率が悪くなる。
【０００３】
そこで、ブロック容量の一部分のみを消去する動作方式（サブブロック消去）が提唱されている（特許文献１）。このサブブロック消去は、ブロック容量の一部分をページ容量単位で消去する方式で、小容量のデータを効率よく消去あるいは書き換える方式である。
【０００４】
以下、ＮＡＮＤ型フラッシュメモリのブロック消去動作、サブブロック消去動作、及び書込み動作について説明する。
図１１は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を抽出して示している。メモリセルアレイは、複数のセルアレイブロックＢＬＫ，ＢＬＫ’を有し、各ブロックＢＬＫ，ＢＬＫ’は、ビット線ＢＬ０，ＢＬ１，…，ＢＬｊに対応した複数のＮＡＮＤセルユニットＮＵを備えている。ＮＡＮＤ型フラッシュメモリにおける１つのＮＡＮＤセルユニットＮＵは、２つの選択ゲートトランジスタＳ１、Ｓ２と、これら選択ゲートトランジスタＳ１、Ｓ２間に直列接続されたメモリセルＭＣ０〜ＭＣｉとから構成される。選択ゲートトランジスタＳ１のソースは、ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインは、ビット線ＢＬ０〜ＢＬｊに接続される。選択ゲートトランジスタＳ１，Ｓ２の選択ゲート及びメモリセルＭＣ０〜ＭＣｉの制御ゲートは、それぞれ選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ０〜ＷＬｉによって行方向に共通接続される。
【０００５】
ここで、メモリセルアレイの書込み単位は、一本のワード線ＷＬに接続されている列方向に並ぶメモリセルＭＣの集合（ページ）である。これに対し、消去単位は、従来のブロック消去の場合には、セルアレイブロックＢＬＫ内の全てのメモリセルＭＣの集合ＥＵであるが、サブブロック消去の場合には、書込み単位と同様にページ単位での消去がなされる。
【０００６】
図１２は、ＮＡＮＤ型フラッシュメモリの一個のメモリセルＭＣの断面図およびその閾値分布を示している。メモリセルＭＣのデータを消去する場合には、図１２（ａ）に示すように、制御ゲート（ワード線）５１０を接地し、セルのウェル５１３を消去電圧（例えば２０Ｖ）に昇圧する。これにより、ソース・ドレイン５１２のジャンクションは、順方向バイアスになり、昇圧されるので、電荷蓄積層としての浮遊ゲート５１１とセルのウェル５１３の間に高電界が印加され、浮遊ゲート５１１の電子が引き抜かれる。その結果、メモリセルの閾値が低くなる。
【０００７】
一方、メモリセルＭＣにデータを書込む場合には、図１２（ｂ）に示すように、セルのウェル５１３およびソース・ドレイン５１２を接地し、制御ゲート５１０を書込み電圧（例えば２０Ｖ）に昇圧する。このメモリセルと直列に接続された他の全てのメモリセルの制御ゲートには、中間電圧（１０Ｖ）を与え、ビット線ＢＬにデータとして０Ｖを与える。これにより、メモリセルのソース・ドレイン間にチャネルが形成され、浮遊ゲート５１１とチャネル間に高電界が印加され、チャネル内の電子が浮遊ゲート５１１に注入される。その結果、メモリセルの閾値が高くなる。
【０００８】
図１２（ｃ）に、メモリセルの閾値分布を示す。メモリセルにデータが書き込まれた状態を“０”データ、消去された状態を“１”データとする。消去セルは、閾値Ｖｔｈが負の状態となっており、書き込まれたセルは、閾値Ｖｔｈが、正の状態でＶｖ０以上、読出し電圧Ｖｒｅａｄ未満になっている。
【０００９】
ここで、図１１で示されるセルアレイのうちワード線ＷＬ０〜ＷＬ３に接続されるメモリセルのデータを、従来のブロック消去によって消去する場合、以下のような手順で行われる。
▲１▼ブロックＢＬＫにおいて、ワード線ＷＬ４に接続されるメモリセルＭＣ４のデータを読み出し、別のブロックＢＬＫ’のワード線ＷＬ４に接続されるメモリセルＭＣ４’に退避させる。
▲２▼ブロックＢＬＫの、ワード線ＷＬ５〜ＷＬｉにつながるＭＣ５〜ＭＣｉについても▲１▼と同様にデータのブロックＢＬＫ’への退避を行う。
▲３▼ブロックＢＬＫを消去する。
メモリセルＭＣ０〜ＭＣ３のデータを書き換える場合は、▲３▼を行ったあと、メモリセルＭＣ０〜ＭＣ３に対して、それぞれデータを書き込めばよい。
【００１０】
ここで、ブロック容量が１２８ｋＢｙｔｅ、ページ容量が２ｋＢｙｔｅのＮＡＮＤ型フラッシュメモリの場合、ＮＡＮＤセルユニットＮＵには、３２個のメモリセルＭＣ０〜ＭＣ３１が直列に接続される。したがって、上記▲１▼〜▲３▼を行う場合、▲１▼、▲２▼で、読み出しを２８回、書込みを２８回、▲３▼で消去を１回行って初めて動作が完了することになり、効率が悪い。
【００１１】
サブブロック消去を用いれば、ワード線ＷＬ０〜ＷＬ３に接続されるメモリセルＭＣ０〜ＭＣ３のデータを消去する場合、以下のような手順で行うことが出来る。
▲１▼ワード線ＷＬ０〜ＷＬ３に接続されるメモリセルＭＣ０〜ＭＣ３のデータを消去（サブブロック消去）する。
すなわち、一回の消去動作のみで動作は完了する。
メモリセルＭＣ０〜ＭＣ３のデータを書き換える場合は、▲１▼を行ったあと、メモリセルＭＣ０〜ＭＣ３に対して、それぞれデータを書き込めばよい。
【００１２】
以上のように、サブブロック消去を用いれば、小容量のデータ消去および書き換えを容易に遂行できる。
【００１３】
【特許文献１】
特開平３−２９５０９７号（４頁右下欄１５行〜５頁右上欄３行）
【００１４】
【発明が解決しようとする課題】
このように、ブロック消去動作は、ＮＡＮＤセルユニットの全てのメモリセルのデータを一括で消去するのに対して、サブブロック消去は、ＮＡＮＤセルユニットの一部分のメモリセルのデータのみを消去し、それ以外のメモリセルのデータを保持しておくことができる。しかし、サブブロック消去の場合、ＮＡＮＤセルユニットの任意のセルに対して何度でも消去およびデータ書込みが可能になる。つまり、消去回数及びデータ書込み回数の制限が無くなる。このため、選択されたブロック内の特定のページに対してのみ、消去／書込みが繰り返しなされた場合、その選択されたブロック内の特定のページ以外のページの制御ゲートに対して、繰り返し中間電圧（１０Ｖ）が加わることになる。これにより、書換えの対象ではないページのメモリセルの閾値が、次第に正電位方向に移動してオーバープログラムセルが発生する可能性がある。
【００１５】
即ち、図１１のメモリセルＭＣ０に既にデータが書き込まれているものとすると、従来のブロック消去の場合には、メモリセルＭＣ０のゲートに中間電圧（１０Ｖ）が印加される回数は、ブロック内の他の全てのメモリセルＭＣ１〜ＭＣｉにデータが書き込まれる回数である。これに対し、サブブロック消去を用いる場合は、全てのメモリセルＭＣ０〜ＭＣｉにデータが書き込まれた後も、サブブロック単位でデータの消去および書込みが可能であるから、任意のメモリセルのゲートに中間電圧が印加される回数は、ブロック消去の場合の回数と、サブブロック消去されたメモリセルが書き込まれる回数の和になる。サブブロック消去が何回も可能であるという設定となっている場合は、中間電圧が印加される時間は無制限になる。
【００１６】
書込み対象でないメモリセルの制御ゲートに中間電圧を印加する時間の総和が長くなると、メモリセルの閾値Ｖｔｈが高くなってくるので、メモリセルが、消去されたセル（“１”データセル）ならば、きわめて低い確率であるが、“０”データセルに変化してしまう場合がある。このような場合は、チップ外部のエラー訂正回路で復号すればよい。しかし、メモリセルが、データの書き込まれたセル（“０”データセル）ならば、きわめて低い確率ではあるが、セルの閾値Ｖｔｈが、図１２（ｃ）に示す読出し電圧Ｖｒｅａｄよりも高くなる場合（オーバープログラム）が考えられる。メモリセルの閾値Ｖｔｈが読出し電圧Ｖｒｅａｄよりも高くなると、そのメモリセルが属するＮＡＮＤセルユニットの全てのメモリセルの読み出しができなくなる。
【００１７】
したがって、サブブロック消去ベリファイリードで、消去が完了していないという結果が得られた場合、その結果としては、消去セルが消去されていないか、あるいは消去セルが属するＮＡＮＤセルユニットで、消去しないセルの中に、閾値ＶｔｈがＶｒｅａｄよりも高いもの（オーバープログラムセル）が存在するか、の２つの原因が考えられる。しかし、従来の消去ベリファイリード、サブブロックベリファイリード方式では、ベリファイリードにより、消去が完了していないという結果が得られたとしても、上記２つのどちらに起因しているものなのかが判断できない。その結果、サブブロック消去時間（消去ループ回数）が長くなり、ＮＡＮＤ型フラッシュメモリに高電圧である消去電圧を余分に印加することになり、消去するセルが過剰に消去され、セルの閾値分布が広くなる、という可能性がある。
【００１８】
本発明は、このような点に鑑みなされたもので、過剰なサブブロック消去を防止して、セルの閾値分布の拡散を防止することができる不揮発性半導体記憶装置、そのサブブロック消去方法および電子装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置のサブブロック消去方法は、半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得るメモリセルが行方向および列方向に複数配列されてセルアレイブロックを構成し、行方向に並ぶ複数のメモリセルの制御ゲートがワード線によって共通接続され、列方向に並ぶ複数のメモリセルがＮＡＮＤセルユニットを構成してビット線に接続された不揮発性半導体記憶装置の前記セルアレイブロックの一部のメモリセルを消去するサブブロック消去方法において、消去対象である前記一部のメモリセルの制御ゲートに前記電荷蓄積層から電子を引き抜くための電圧を与えてサブブロック消去を行うステップと、前記消去対象のメモリセルが消去状態となったか否かを確認するためのサブブロック消去ベリファイリードを行うステップと、前記ＮＡＮＤセルユニット内に、読出し電圧よりも高い閾値を有するオーバープログラムのメモリセルが存在するか否かを確認するためのオーバープログラムベリファイリードを行うステップと、前記サブブロック消去ベリファイリードで前記メモリセルが消去状態となったことが確認されず、且つ前記オーバープログラムメモリセルが存在しない場合には前記サブブロック消去の回数が予め定めた許容回数に達したかどうかを判定し、許容回数に達していない場合には前記サブブロック消去を再実行させ、許容回数に達している場合には消去不能として処理を終了するステップと、前記サブブロック消去ベリファイリードで前記消去対象のメモリセルが消去状態となったときには消去完了として処理を終了するステップと、前記オーバープログラムベリファイリードでオーバープログラムのメモリセルが存在すると判定されたときには消去不能として処理を終了するステップとを備えたことを特徴とする。
【００２０】
また、本発明に係る不揮発性半導体記憶装置は、半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得るメモリセルが行方向および列方向に複数配列されてセルアレイブロックを構成し、行方向に並ぶ複数のメモリセルの制御ゲートがワード線によって共通接続され、列方向に並ぶ複数のメモリセルがＮＡＮＤセルユニットを構成してビット線に接続されたメモリセルアレイと、このメモリセルアレイに対して前記メモリセルへの書込み、読出し、並びに前記セルアレイブロックの一部のメモリセルを消去するサブブロック消去を行うための電圧を付与する制御手段とを備えた不揮発性半導体記憶装置において、前記制御手段が、消去対象である前記一部のメモリセルの制御ゲートに前記電荷蓄積層から電子を引き抜くための電圧を与えてサブブロック消去を行う手段と、前記消去対象のメモリセルが消去状態となったか否かを確認するためのサブブロック消去ベリファイリードを行う手段と、前記ＮＡＮＤセルユニット内に、読出し電圧よりも高い閾値を有するオーバープログラムのメモリセルが存在するか否かを確認するためのオーバープログラムベリファイリードを行う手段と、前記サブブロック消去ベリファイリードで前記メモリセルが消去状態となったことが確認されず、且つ前記オーバープログラムメモリセルが存在しない場合には前記サブブロック消去の回数が予め定めた許容回数に達したかどうかを判定し、許容回数に達していない場合には前記サブブロック消去を再実行させ、許容回数に達している場合には消去不能として処理を終了する手段と、前記サブブロック消去ベリファイリードで前記消去対象のメモリセルが消去状態となったときには消去完了として処理を終了する手段と、前記オーバープログラムベリファイリードでオーバープログラムのメモリセルが存在すると判定されたときには消去不能として処理を終了する手段とを備えていることを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック図である。セルアレイ１は、複数の浮遊ゲート型メモリセルをマトリクス配列して構成される。ロウデコーダ（ワード線ドライバを含む）２は、セルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路３は、セルアレイ１のビット線のデータをセンスする１ページ分のセンスアンプを備えてページバッファを構成する。
【００２２】
１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）４により選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。外部Ｉ／Ｏ端子には、例えば図示しないエラー訂正回路が接続されている。勿論、エラー訂正回路は、チップの内部に搭載されていても良い。Ｉ／Ｏ端子から供給される書き込みデータは、Ｉ／Ｏバッファ９を介してカラムデコーダ４に与えられ、カラムデコーダ４により選択されてセンスアンプ回路３にロードされる。アドレス信号ＡｄｄはＩ／Ｏバッファ９を介して入力され、ロウ及びカラムアドレスがそれぞれロウアドレスレジスタ５ａ及びカラムアドレスレジスタ５ｂに転送される。
【００２３】
ロジックコントローラ６は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号に基づいて、読み出し、書き込み及び消去動作の内部タイミング信号を出力する。また、シーケンスコントローラ７は、これらのタイミング信号に基づいてデータ書き込み及び消去のシーケンス制御を行い、データ読み出し動作制御を行う。高電圧発生回路８は、シーケンスコントローラ７により制御されて、データ書き込みや消去に用いられる種々の高電圧を発生する。これらコントローラ６，７及び高電圧発生回路８は、制御手段を構成している。
【００２４】
実際のメモリチップ上では、セルアレイ１は、互いに物理的に独立した複数のセルアレイブロックにより構成される。図２は、ｍ個のセルアレイブロックＢＬＫｉ（ｉ＝０〜ｍ−１）が配置された例を示している。各セルアレイブロックＢＬＫｉは、互いに交差する複数のワード線ＷＬとビット線ＢＬとを有する。ビット線ＢＬは、全セルアレイブロックＢＬＫｉにまたがって敷設される。各ワード線ＷＬとビット線ＢＬの交差部にメモリセルＭＣが配置される。複数個（図の例では１６個）の浮遊ゲート型メモリセルＭＣ０〜ＭＣ１５は直列接続されてセルストリングを構成する。セルストリングの一端側セルのソースと共通ソース線ＣＥＬＳＲＣの間には選択ゲートトランジスタＳ１が挿入され、他端側セルのドレインとビット線ＢＬとの間には選択ゲートトランジスタＳ２が挿入されている。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、ＮＡＮＤセルユニットＮＵが構成されている。
【００２５】
各メモリセルＭＣ０〜ＭＣ１５の制御ゲートは、ワード線ＷＬ０〜ＷＬ１５に接続され、選択ゲートトランジスタＳ１，Ｓ２の選択ゲートは、それぞれワード線ＷＬと並行に配設された選択ゲート線ＳＧＳ，ＳＧＤに接続されている。一本のワード線ＷＬに沿った複数のメモリセルＭＣの集合がデータ読み出し及び書き込みの単位である１ページとなる。前述のように、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤセルユニットの集合は、ブロック消去の場合のデータ消去の単位となる。また、サブブロック消去の場合には、１又は複数のページがデータ消去の単位となる。
【００２６】
次に、このように構成されたＮＡＮＤ型フラッシュメモリの書込み、消去、読み出し、及び各種ベリファイリード動作について説明する。
【００２７】
（１）メモリセルへのデータ書込み時
図３（ａ）に、メモリセルへのデータ書込み時のＮＡＮＤセルユニットＮＵへの電圧印加条件を示す。なお、ここでは、メモリセルＭＣ１にデータを書き込む例を示している。データ書き込み時には、データを書き込むメモリセルＭＣ１の制御ゲートに高電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、それ以外のメモリセルＭＣ０，ＭＣ２，ＭＣ３，…，ＭＣｉの制御ゲートには中間電位ＶｐｐＭ（＝１０Ｖ程度）を印加する。また、ソース線ＣＥＬＳＲＣ側の選択ゲート線ＳＧＳには接地電位を与え、ビット線ＢＬ側の選択ゲート線ＳＧＤには電源電位Ｖｄｄを印加する。そして、ビット線ＢＬには、“１”データを維持する場合には中間電位またはＶｄｄを印加し、“０”データを書き込む場合には０Ｖを与える。ソース線ＣＥＬＳＲＣには、中間電位或いはＶｄｄを印加する。
【００２８】
ビット線ＢＬの電位は、選択ゲートトランジスタＳ２及び非選択メモリセルＭＣｉ，…，ＭＣ２を通して選択メモリセルＭＣ１のドレインまで伝達される。ビット線ＢＬに０Ｖが与えられた時（書き込みデータがあるとき、すなわち“０”データのとき）、その電位は選択メモリセルＭＣ１のドレインまで伝達されて、選択メモリセルＭＣ１のゲート・ドレイン間に高電界がかかり、ドレイン（基板）から浮遊ゲートに電子がトンネル注入される。これにより、選択メモリセルＭＣ１のしきい値Ｖｔｈは正方向にシフトする。一方、ビット線ＢＬに中間電位が与えられたとき（書き込むべきデータがないとき、すなわち“１”データのとき）は、電子注入が起こらず、従ってしきい値Ｖｔｈは変化せず負に止まる。
【００２９】
（２）メモリセルのブロック消去時
図３（ｂ）に、ブロック消去時のＮＡＮＤセルユニットＮＵへの電圧印加条件を示す。選択されたブロックＢＬＫ内の全てのデータの消去時は、選択されたブロック内の全てのメモリセルＭＣ０〜ＭＣｉの制御ゲートに接地電位を与え、非選択のブロック内の全てのメモリセルの制御ゲート、全てのブロックの全ての選択ゲートＳＧＳ，ＳＧＤ、ビット線ＢＬおよびソース線ＣＥＬＳＲＣを浮遊状態として、セルのウェルに高電位の消去電位（２０Ｖ程度）を印加する。これにより、選択されたブロックのメモリセルの浮遊ゲートに保持されていた電子がウェル内に放出され、ブロック単位の消去が行われる。このとき、非選択のブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート線、ビット線およびソース線もまた、容量結合（例えば、選択ゲート線の場合は、選択ゲートトランジスタのゲート容量と、選択ゲート線の対接地容量との容量結合）によって、消去電位近くまで電位が上昇する。
【００３０】
（３）メモリセルからのデータ読出し時
図３（ｃ）に、ＮＡＮＤセルユニットＮＵの読み出し時の電圧印加条件を示す。メモリセルＭＣ１からデータを読み出す場合には、選択されたメモリセルＭＣ１の制御ゲートを０Ｖとし、それ以外のメモリセルＭＣ０，ＭＣ２，…，ＭＣｉの制御ゲートおよび選択ゲートを読み出し電位（４Ｖ程度）として、選択ゲートトランジスタＳ１，Ｓ２および非選択メモリセルＭＣ０，ＭＣ２，…，ＭＣｉのトランジスタをオンさせる。また、ビット線ＢＬを例えば１Ｖ、ソース線ＣＥＬＳＲＣを０Ｖとする。このとき、選択メモリセルＭＣ１に“０”データが書き込まれている場合にはメモリセルＭＣ１はオフ、選択メモリセルＭＣ１に“１”データが書き込まれている場合にはメモリセルＭＣ１はオンになるので、ビット線ＢＬに流れる電流を検出することにより，“０”、“１”の判別がなされる。非選択ブロックの制御ゲートはすべて浮遊状態とする。
【００３１】
（４）消去ベリファイリード時
図３（ｄ）に、ＮＡＮＤセルユニットＮＵの消去ベリファイリード時の電圧印加条件を示す。ＭＣ１を読み出す場合を示している。ソース線ＣＥＬＳＲＣから、中間電位あるいはＶｄｄを与え、ビット線ＢＬには接地電位を与えておく。選択されたブロック内の全ての制御ゲートを０Ｖとし、選択ゲートＳＧＳ，ＳＧＤを読み出し電位（４Ｖ程度）とする。その後、ビット線ＢＬに充電される電圧を読むことにより，消去完了（ＢＬがＶｄｄ）あるいは消去未完了（ＢＬが０Ｖ）の判定を行う。この消去ベリファイリードは、選択されたブロック内の全てのメモリセルＭＣ０〜ＭＣｉが消去されていれば、全てのメモリセルＭＣ０〜ＭＣｉが導通状態になるので、ソース線ＣＥＬＳＲＣの電位がビット線ＢＬまで伝達されることを利用している。また非選択ブロックの制御ゲートはすべて浮遊状態とする。
【００３２】
（５）サブブロック消去時
図４（ａ）に、ＮＡＮＤセルのサブブロック消去時の電圧印加条件を示す。ここでは、メモリセルＭＣ０およびＭＣ１を消去する場合を例として示している。サブブロック消去は、選択されたブロックにおいて、消去を行うメモリセルＭＣ０，ＭＣ１の制御ゲートに接地電位を与え、消去を行わないメモリセルＭＣ２，…，ＭＣｉの制御ゲートを浮遊状態にし、非選択のブロック内の全ての制御ゲート、全てのＮＡＮＤセルブロック内の全ての選択ゲート、ビット線およびソース線を浮遊状態として、セルのウェルに高電位の消去電位（２０Ｖ程度）を印加する。これにより、選択されたブロックの消去を行うメモリセルにおいて浮遊ゲートの電子がウェルに放出され、選択された制御ゲート線単位の消去が行われる。このとき、非選択のブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート、ビット線およびソース線が、容量結合（例えば、選択ゲート線の場合は、選択ゲートトランジスタのゲート容量と、選択ゲート線の対接地容量との容量結合）によって消去電位近くまで電位が上昇する。
【００３３】
（６）サブブロック消去ベリファイリード時
図４（ｂ）に、ＮＡＮＤセルユニットＮＵのサブブロック消去ベリファイリード時の電圧印加条件を示す。ここでは、セルアレイＭＣ０およびＭＣ１を読み出す場合を例として示している。ソース線ＣＥＬＳＲＣから、中間電位あるいはＶｄｄを与え、ビット線ＢＬには接地電位を与えておく。選択されたブロック内において、消去を行ったメモリセルＭＣ０，ＭＣ１の制御ゲートは接地電位とし、消去を行わなかったメモリセルＭＣ２，…，ＭＣｉの制御ゲートは読み出し電位（４Ｖ程度）とし、選択ゲートＳＧＤ，ＳＧＳを読み出し電位（４Ｖ程度）とする。その後、ビット線ＢＬに充電される電圧を読むことにより、消去完了（ＢＬがＶｄｄ）あるいは消去未完了（ＢＬが０Ｖ）の判定を行う。消去されなかったメモリセルは、制御ゲートに読み出し電圧が印加されているので、導通状態になり、消去を行ったメモリセルは、消去完了していれば、導通する。したがって、サブブロック消去が完了していれば、ＣＥＬＳＲＣの電位がＢＬまで伝達されることを利用している。また非選択ブロックの制御ゲート線は全て浮遊状態である。
【００３４】
（７）オーバープログラムベリファイリード時
図４（ｃ）に、ＮＡＮＤセルユニットＮＵのオーバープログラムベリファイリード時の電圧印加条件を示す。ソース線ＣＥＬＳＲＣから、中間電位あるいはＶｄｄを与え、ビット線ＢＬには接地電位を与えておく。選択されたブロック内の全ての制御ゲートに読み出し電位（４Ｖ程度）を与え、選択ゲートＳＧＳ，ＳＧＤを読み出し電位（４Ｖ程度）とする。その後、ビット線ＢＬに充電される電圧を検出することにより，メモリセルＭＣに、読出し電圧Ｖｒｅａｄより高い閾値のセルがある（ビット線ＢＬが０Ｖ）か否か（ビット線ＢＬがＶｄｄ）を判別する。このオーバープログラムベリファイは、選択されたブロック内の全てのメモリセルの閾値が読み出し電圧より低ければ、全てのメモリセルが導通状態になるので、ソース線ＣＥＬＳＲＣの電位がビット線ＢＬまで伝達されることを利用している。また非選択ブロックの制御ゲートは全て浮遊状態とする。
【００３５】
次に、このＮＡＮＤ型フラッシュメモリのロジックコントローラ６、シーケンスコントローラ７及び高電圧発生回路８が実行するサブブロック消去およびベリファイリードについて説明する。
【００３６】
［第１の実施の形態］
図５は、本発明の第１の実施形態に係るサブブロック消去およびそのベリファイリードを示すフローチャートである。
まず、サブブロック消去開始（ｓｔａｒｔ）後、サブブロック消去の行われた回数Ｎが０に設定され（Ｓ１）、サブブロック消去が実行される（Ｓ２）。その後、Ｎ＝１に更新され（Ｓ３）、図４（ｂ）に示すサブブロック消去ベリファイリードが実行される（Ｓ４）。サブブロック消去ベリファイリードの結果、サブブロック消去が完了（Ｐａｓｓ）していれば、サブブロック消去を終了する（Ｓ５）。サブブロック消去が未完了（Ｆａｉｌ）であれば、サブブロック消去を繰り返すのがこれまでの方法であった。しかし、この場合には、前述したように、消去すべきセルが未だ消去されていないか、あるいは消去セルが属するＮＡＮＤセルユニットの中でオーバープログラムセルが存在するか、の２つの可能性が考えられる。
【００３７】
そこで、この第１の実施形態では、サブブロック消去ベリファイリード（Ｓ４）の結果、サブブロック消去が未完了（Ｆａｉｌ）であれば、更に、図４（ｃ）に示したオーバープログラムベリファイリードを行い、サブブロック消去ベリファイ結果がＦａｉｌになった原因が、消去セルが消去されていないためなのか、それとも、消去セルが属するＮＡＮＤセルで、消去しないセルの中に、ＶｔｈがＶｒｅａｄよりも高いもの（オーバープログラムセル）が存在するためなのかを判定する（Ｓ６）。そして、オーバープログラムベリファイリードの結果、Ｐａｓｓであれば、サブブロック消去が未完了であることを意味するので、Ｎがサブブロック消去の繰り返し回数許容値Ｎｍａｘに達していない場合（Ｓ７）、サブブロック消去動作に戻り、上述の動作を繰り返す（Ｓ２）。ＮがＮｍａｘに達した場合は、サブブロック消去が行えなかった（Ｆａｉｌ）という結果を出力し、動作を完了する（Ｓ８）。
【００３８】
また、オーバープログラムベリファイリード（Ｓ６）がＦａｉｌであれば、消去しないセルの中に、閾値ＶｔｈがＶｒｅａｄよりも高いもの（オーバープログラムセル）が存在することを意味するので、これ以上サブブロック消去を行っても、消去が完了しない。したがって、サブブロック消去を行えなかった（Ｆａｉｌ）結果を出力し、動作を完了する（Ｓ８）。
【００３９】
本実施形態の場合、サブブロック消去ベリファイのシーケンスで、オーバープログラムベリファイリードを行うことで、サブロック消去が未完了と判定された原因を解明でき、以降、サブブロック消去が続行できるか否かが判別できる。したがって、過剰に書き込まれた閾値Ｖｔｈの高いメモリセルが存在するか否かを検知することができ、サブブロック消去時間（消去ループ回数）を短縮でき、ＮＡＮＤ型フラッシュメモリに高電圧である消去電圧を印加する回数を減らすことができる。この結果、消去するセルが過剰に消去されるのを防ぐことができ、セルの閾値分布を狭くすることができる。
【００４０】
なお、オーバープログラムベリファイリードの所要時間は、サブブロック消去ベリファイリードの所要時間と同じくらいである。しかし、サブブロック消去時間と比較すると、所要時間は十分短い（１／１００程度）ので、オーバープログラムベリファイリードを追加したことにより、チップのパフォーマンスを低下させることはない。
【００４１】
［第２の実施の形態］
図６は、本発明の第２の実施形態に係るサブブロック消去およびそのベリファイリードを示すフローチャートである。
本実施形態が図５に示す第１の実施形態と異なるのは、サブブロック消去ベリファイリード（Ｓ４）と、オーバープログラムベリファイリード（Ｓ６）を行う順番である。本発明の第２の実施形態では、サブブロック消去（Ｓ２）を実行し、Ｎを更新したあと（Ｓ３）、オーバープログラムベリファイリード（Ｓ６）を行い、その後でサブブロック消去ベリファイリード（Ｓ４）を行う。
【００４２】
オーバープログラムベリファイリードを、サブブロック消去ベリファイリードより先に行うことによって、サブブロック消去を続行できないメモリセルがあるか否かをサブブロック消去ベリファイリードを行う前に判別することができる。
オーバープログラムベリファイリードの結果がＰａｓｓの場合は、サブブロック消去ベリファイリードを行う。Ｆａｉｌの場合は、サブブロック消去を続行しても消去を完了できないので、サブブロック消去を行えなかった（Ｆａｉｌ）結果を出力し、動作を終了する（Ｓ８）。
【００４３】
したがって、オーバープログラムベリファイリードがＦａｉｌの場合は、無駄なサブブロック消去ベリファイリードを省くことができる。また、オーバープログラムベリファイリードの後で行ったサブブロック消去ベリファイリードの出力結果は、Ｐａｓｓの場合は、サブブロック消去の完了を意味し、Ｆａｉｌの場合は、サブブロック消去未完了のみを意味することになり、サブブロック消去ベリファイリード結果から正確な検証結果を得ることができる。
【００４４】
［第３の実施の形態］
図７は、本発明の第３の実施形態に係わるサブブロック消去およびそのベリファイリードを示すフローチャートである。この第３の実施形態は、第２の実施形態を変形したものである。図６と異なるのは、以下の３点である。
【００４５】
▲１▼オーバープログラムベリファイリード、あるいはサブブロック消去ベリファイリードでＦａｉｌになった場合、Ｆａｉｌになっているメモリセルのビット数（ビット線の本数）を数えること。
▲２▼図示しないチップ外部のエラー訂正回路でエラー訂正可能なメモリセルのビット数（Ｆａｉｌビット数）を許容上限値（ＭＡＸ）とし、Ｆａｉｌビット数が許容上限値以下であれば、擬似パス（Ｐｓｅｕｄｏ Ｐａｓｓ）として、サブブロック消去を終了させること。
▲３▼オーバープログラムベリファイリードでＸ個のＦａｉｌビットがあった場合、該当するＸ個のメモリセルは、サブブロック消去ベリファイリードでは、読み出し回路から強制的にＦａｉｌ出力される、即ち確認する対象から強制的に外されるように設定すること、
である。
【００４６】
図７において、サブブロック消去を行った後（Ｓ２）、オーバープログラムベリファイリード（Ｓ６）でＸビットのＦａｉｌが得られた場合、ＸがＭＡＸ以下であれば（Ｓ１１）、サブブロック消去ベリファイリードを行う（Ｓ４）。ＸがＭＡＸを超えた場合は、Ｆａｉｌを出力して動作を終了する（Ｓ８）。サブブロック消去ベリファイリード（Ｓ４）でＦａｉｌビットがなかった場合（Ｙ＝０）は、上記Ｘ＝０の場合（Ｓ１２）のみ、真性のサブブロック消去完了（Ｐａｓｓ）結果を出力して、動作を完了する（Ｓ５）。サブブロック消去ベリファイリード（Ｓ４）で、Ｆａｉｌビット数がＹ個の場合は、Ｘ＋ＹがＭＡＸ以下であれば（Ｓ１３）、擬似的にサブブロック消去が完了した擬似パス（Ｐｓｅｕｄｏ Ｐａｓｓ）結果を出力して、動作を完了する（Ｓ１４）。Ｘ＋ＹがＭＡＸを超えた場合は、消去回数Ｎが上限（Ｎｍａｘ）に達していない場合は（Ｓ７）、サブブロック消去を繰り返す（Ｓ２）。消去回数ＮがＮｍａｘに達した場合は（Ｓ７）、サブブロック消去が完了しない（Ｆａｉｌ）結果を出力し、動作を完了する（Ｓ８）。
【００４７】
本実施形態では、Ｆａｉｌビット数をカウントし、外部エラー訂正回路又はチップ内部のエラー訂正回路を利用することを前提に、Ｆａｉｌビット数が訂正可能な許容上限値以下であれば、消去回数ＮがＮｍａｘに達していない場合は、サブブロック消去を続行し、消去回数ＮがＮｍａｘに達した場合は、疑似パスとしてサブブロック消去を完了する。例えば、１ページの情報ビットが５２８ビットで、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号を用いるとすると、２１ビットの検査ビットで、２ビット誤り訂正３ビット誤り検出が可能である。従って、セルアレイ１に５２８ビットの情報ビットの他に２１ビットの冗長ビットを余分に記憶しておけば良い。
【００４８】
これにより、Ｆａｉｌビットが存在しても、サブブロック消去を行うことができる。サブブロック消去ベリファイリードの結果がＦａｉｌで終了した場合でも、オーバープログラムベリファイリードとサブブロック消去ベリファイリードのＦａｉｌビット数がエラー訂正可能な許容範囲であれば、サブブロック消去が完了したとして以後の処理を続行することができる。なお、該当データのブロックは、不良ブロックの扱いにして、該当ブロックのデータを他のブロックに移動するようにしても良い。この第３の実施形態によれば、不良ブロックの数を抑え、メモリ領域を有効に使用できることが可能になる。
【００４９】
このように、ＮＡＮＤ型フラッシュメモリのサブブロック消去が完了したかどうかを検証する読み出し（サブブロック消去ベリファイリード）動作に関して、サブブロック消去動作と、サブブロック消去ベリファイリード動作との間に、オーバープログラムベリファイリードを行うことで、過剰に書き込まれたＶｔｈの高いメモリセルが存在するか否かを検知することができる。その結果、サブブロック消去時間（消去ループ回数）を短縮でき、ＮＡＮＤフラッシュに高電圧である消去電圧を印加する回数を減らすことができ、消去するセルが過剰に消去されるのを防ぎ、セルの閾値分布を狭くできる。
【００５０】
また、オーバープログラムベリファイでファイルしているメモリセルがあったとしても、外部エラー訂正回路の許容量を定め、許容量以下であれば、許可することができる。オーバープログラムベリファイでファイルしているメモリセルは、サブブロック消去ベリファイリードでは、確認対象外とすることで、サブブロック消去時間（消去ループ回数）を短縮でき、ＮＡＮＤフラッシュに高電圧である消去電圧を印加する回数を減らすことができ、消去するセルが過剰に消去されるのを防ぎ、セルの閾値分布を狭くできる。また、不良ブロックの発生を抑え、メモリセル領域を有効に使用することができる。
【００５１】
また、オーバープログラムベリファイでＦａｉｌしているメモリセル数が、外部エラー訂正回路の許容量以上であれば、動作を終了させることで、サブブロック消去ベリファイリード時間を省くことができ、動作を高速化できる。
【００５２】
なお、センスアンプ３に記憶保持回路（ＳＲＡＭラッチあるいはダイナミックキャパシタ）を具備しておき、この記憶保持回路に、オーバープログラムベリファイリード結果、サブブロック消去ベリファイリード結果を格納させ、オーバープログラムベリファイでＦａｉｌしているメモリセルは、両者の演算出力として、サブブロック消去ベリファイリードがパスした信号を出力させるようにすることもできる。
【００５３】
また、サブブロック消去ベリファイリードとオーバープログラムベリファイリードは、バイアス条件が類似しているので、消去対象のメモリセルのワード線の電圧を変化させるだけで連続して行うことができる。これにより、オーバープログラムベリファイリード時間と、サブブロック消去ベリファイリード時間の総和を短縮することができ、動作を高速化することができる。
【００５４】
なお、本発明は、メモリセルとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層膜からなり、窒化シリコン層（電荷蓄積層）に電荷がトラップされるＭＯＮＯＳ （Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ （Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型の半導体装置にも適用可能である。
【００５５】
次に、上記各実施形態による不揮発性半導体記憶装置を搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図８は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置が集積化され封止されたＩＣパッケージＰＫ１を有する。
【００５６】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００５７】
図９は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００５８】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００５９】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００６０】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００６１】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００６２】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００６３】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００６４】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１０Ａ−１０Ｊに示すような他の各種電子機器に適用することができる。即ち、図１０Ａに示すビデオカメラ、図１０Ｂに示すテレビジョン、図１０Ｃに示すオーディオ機器、図１０Ｄに示すゲーム機器、図１０Ｅに示す電子楽器、図１０Ｆに示す携帯電話、図１０Ｇに示すパーソナルコンピュータ、図１０Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１０Ｉに示すヴォイスレコーダ、図１０Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【００６５】
【発明の効果】
以上述べたように、本発明によれば、サブブロック消去動作と、サブブロック消去ベリファイリード動作に加えて、オーバープログラムベリファイリードを行うようにしているので、過剰に書き込みがなされた閾値Ｖｔｈの高いメモリセルが存在する場合には、これを検知することができ、その結果と、サブブロック消去ベリファイリードの結果とから消去が終了しない場合のサブブロック消去動作を終了することで、サブブロック消去時間（消去ループ回数）を短縮でき、メモリセルに高電圧である消去電圧を印加する回数を減らすことができる。これにより、消去対象のメモリセルが過剰に消去されるのを防止して、セルの閾値分布を狭くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図２】同フラッシュメモリにおけるメモリセルの構成を示す回路図である。
【図３】同フラッシュメモリの書込み、ブロック消去、読み出し及びブロック消去ベリファイリード時の電圧印加パターンを示す図である。
【図４】同フラッシュメモリのサブブロック消去、サブブロック消去ベリファイリードおよびオーバープログラムベリファイリード時の電圧印加パターンを示す図である。
【図５】本発明の第１の実施形態に係るサブブロック消去およびそのベリファイリードのフローチャートである。
【図６】本発明の第２の実施形態に係るサブブロック消去およびそのベリファイリードのフローチャートである。
【図７】本発明の第３の実施形態に係るサブブロック消去およびそのベリファイリードのフローチャートである。
【図８】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図９】同ディジタルスチルカメラの内部構成を示す図である。
【図１０Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図１０Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図１０Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図１０Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図１０Ｅ】電子楽器に適用した実施の形態を示す図である。
【図１０Ｆ】携帯電話に適用した実施の形態を示す図である。
【図１０Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図１０Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図１０Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図１０Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【図１１】ＮＡＮＤ型フラッシュメモリのメモリセルアレイの一部を抽出して示す図である。
【図１２】ＮＡＮＤ型フラッシュメモリの一個のメモリセルＭＣの断面図およびその閾値分布を示す図である。
【符号の説明】
１…セルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５ａ…ロウアドレスレジスタ、５ｂ…カラムアドレスレジスタ、６…ロジックコントローラ、７…シーケンスコントローラ、８…高電圧発生回路、９…Ｉ／Ｏバッファ、ＭＣ０〜ＭＣ１５…メモリセル、Ｓ１，Ｓ２…選択ゲートトランジスタ、ＢＬ０〜ＢＬｉ−１…ビット線、ＷＬ０〜ＷＬ１５…ワード線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＢＬＫ０〜ＢＬＫｍ−１…セルアレイブロック、ＮＵ…ＮＡＮＤセルユニット。
Claims (11)
- 半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得るメモリセルが行方向および列方向に複数配列されてセルアレイブロックを構成し、行方向に並ぶ複数のメモリセルの制御ゲートがワード線によって共通接続され、列方向に並ぶ複数のメモリセルがＮＡＮＤセルユニットを構成してビット線に接続された不揮発性半導体記憶装置の前記セルアレイブロックの一部のメモリセルを消去するサブブロック消去方法において、
消去対象である前記一部のメモリセルの制御ゲートに前記電荷蓄積層から電子を引き抜くための電圧を与えてサブブロック消去を行うステップと、
前記消去対象のメモリセルが消去状態となったか否かを確認するためのサブブロック消去ベリファイリードを行うステップと、
前記ＮＡＮＤセルユニット内に、読出し電圧よりも高い閾値を有するオーバープログラムのメモリセルが存在するか否かを確認するためのオーバープログラムベリファイリードを行うステップと、
前記サブブロック消去ベリファイリードで前記メモリセルが消去状態となったことが確認されず、且つ前記オーバープログラムメモリセルが存在しない場合には前記サブブロック消去の回数が予め定めた許容回数に達したかどうかを判定し、許容回数に達していない場合には前記サブブロック消去を再実行させ、許容回数に達している場合には消去不能として処理を終了するステップと、
前記サブブロック消去ベリファイリードで前記消去対象のメモリセルが消去状態となったときには消去完了として処理を終了するステップと、
前記オーバープログラムベリファイリードでオーバープログラムのメモリセルが存在すると判定されたときには消去不能として処理を終了するステップと
を備えたことを特徴とする不揮発性半導体記憶装置のサブブロック消去方法。 - 前記サブブロック消去ベリファイリードは、前記オーバープログラムベリファイリードに先立って行われることを特徴とする請求項１記載の不揮発性半導体記憶装置のサブブロック消去方法。
- 前記オーバープログラムベリファイリードは、前記サブブロック消去ベリファイリードに先立って行われることを特徴とする請求項１記載の不揮発性半導体記憶装置のサブブロック消去方法。
- 前記オーバープログラムベリファイリードでオーバープログラムのメモリセルが存在すると判定されたＮＡＮＤセルユニットの数を計数するステップと、
このステップで計数された数がエラー訂正可能な数以下である場合には、消去不能とせずに処理を続行するステップと
を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置のサブブロック消去方法。 - 前記オーバープログラムベリファイリードでオーバープログラムのメモリセルが存在すると判定されたＮＡＮＤセルユニットの数を計数するステップと、
前記サブブロック消去ベリファイリードで消去が未完了と判定されたＮＡＮＤセルユニットの数を計数するステップと、
これら計数値の和がエラー訂正可能な数以下である場合には、擬似的に消去完了として処理を終了するステップと
を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置のサブブロック消去方法。 - 前記メモリセルの閾値は、書込み状態で接地電位よりも高く読出し電圧よりも低い第１の閾値、消去状態で接地電位よりも低い第２の閾値となり、
前記サブブロック消去は、消去対象のメモリセルの制御ゲートに接地電位を与え、ビット線及び消去対象以外のメモリセルの制御ゲートを浮遊状態とし、半導体基板に高電圧を印加することにより行われ、
前記オーバープログラムベリファイリードは、全てのメモリセルの制御ゲートに読出し電圧を印加することにより行われ、
前記サブブロック消去ベリファイリードは、消去対象のメモリセルの制御ゲートを接地電位、それ以外のメモリセルの制御ゲートに読出し電圧を印加することにより行われる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置のサブブロック消去方法。 - 前記オーバープログラムベリファイリード及びサブブロック消去ベリファイリードは、消去対象のメモリセルの制御ゲートへの印加電圧を変化させるだけで連続的に実行される
ことを特徴とする請求項６記載の不揮発性半導体記憶装置のサブブロック消去方法。 - 半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートが積層され、前記電荷蓄積層へ電子が注入された書込み状態と、前記電荷蓄積層から電子が引き抜かれた消去状態とを取り得るメモリセルが行方向および列方向に複数配列されてセルアレイブロックを構成し、行方向に並ぶ複数のメモリセルの制御ゲートがワード線によって共通接続され、列方向に並ぶ複数のメモリセルがＮＡＮＤセルユニットを構成してビット線に接続されたメモリセルアレイと、
このメモリセルアレイに対して前記メモリセルへの書込み、読出し、並びに前記セルアレイブロックの一部のメモリセルを消去するサブブロック消去を行うための電圧を付与する制御手段と
を備えた不揮発性半導体記憶装置において、
前記制御手段は、
消去対象である前記一部のメモリセルの制御ゲートに前記電荷蓄積層から電子を引き抜くための電圧を与えてサブブロック消去を行う手段と、
前記消去対象のメモリセルが消去状態となったか否かを確認するためのサブブロック消去ベリファイリードを行う手段と、
前記ＮＡＮＤセルユニット内に、読出し電圧よりも高い閾値を有するオーバープログラムのメモリセルが存在するか否かを確認するためのオーバープログラムベリファイリードを行う手段と、
前記サブブロック消去ベリファイリードで前記メモリセルが消去状態となったことが確認されず、且つ前記オーバープログラムメモリセルが存在しない場合には前記サブブロック消去の回数が予め定めた許容回数に達したかどうかを判定し、許容回数に達していない場合には前記サブブロック消去を再実行させ、許容回数に達している場合には消去不能として処理を終了する手段と、
前記サブブロック消去ベリファイリードで前記消去対象のメモリセルが消去状態となったときには消去完了として処理を終了する手段と、
前記オーバープログラムベリファイリードでオーバープログラムのメモリセルが存在すると判定されたときには消去不能として処理を終了する手段と
を備えている
ことを特徴とする不揮発性半導体記憶装置。 - 請求項８に記載の不揮発性半導体記憶装置が搭載された電子カード。
- カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続可能な請求項９記載の前記電子カードと、
を有する電子装置。 - 前記電子装置は、ディジタルカメラである
請求項１０記載の電子装置。
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