KR102090589B1 - 비휘발성 메모리 장치의 데이터 저장 방법 및 비휘발성 메모리 장치의 테스트 방법 - Google Patents

비휘발성 메모리 장치의 데이터 저장 방법 및 비휘발성 메모리 장치의 테스트 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 데이터 저장 방법에서는, 복수의 메모리 셀들 중에서 타겟 메모리 셀들에 대한 프로그램 동작을 수행한다. 타겟 메모리 셀들의 프로그램 패스 또는 프로그램 페일 여부에 대한 제1 검증 동작을 수행한다. 제1 검증 동작의 결과에 기초하여 타겟 메모리 셀들이 프로그램 패스 상태로 판단된 경우에, 타겟 메모리 셀들의 프로그램 이상 징후의 존재 여부에 대한 제2 검증 동작을 수행한다.

Description

비휘발성 메모리 장치의 데이터 저장 방법 및 비휘발성 메모리 장치의 테스트 방법{METHOD OF STORING DATA IN A NONVOLATILE MEMORY DEVICE AND METHOD OF TESTING A NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 데이터 저장 방법 및 비휘발성 메모리 장치의 테스트 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 비휘발성 메모리 장치의 동작 모드는 메모리 셀에 데이터를 저장하는 기입 모드(write mode or program mode), 메모리 셀에 저장된 데이터를 판독하는 독출 모드(read mode) 및 저장된 데이터를 삭제하여 메모리 셀을 초기화하는 소거 모드(erase mode)로 구분될 수 있다. 일반적으로 비휘발성 메모리 장치에서는 프로그램/소거 동작이 수행된 후 검증 동작이 요구된다.
본 발명의 일 목적은 검증 동작 이후에 메모리 셀의 진행성 불량의 발생을 방지할 수 있는 비휘발성 메모리 장치의 데이터 저장 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 저장 방법을 이용하는 비휘발성 메모리 장치의 테스트 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법에서는, 복수의 메모리 셀들 중에서 타겟 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 타겟 메모리 셀들의 프로그램 패스(pass) 또는 프로그램 페일(fail) 여부에 대한 제1 검증 동작을 수행한다. 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단된 경우에, 상기 타겟 메모리 셀들의 프로그램 이상 징후의 존재 여부에 대한 제2 검증 동작을 수행한다.
일 실시예에서, 상기 제2 검증 동작을 수행하는데 있어서, 상기 프로그램 동작 및 상기 제1 검증 동작의 반복 횟수를 나타내는 프로그램 루프 횟수를 카운트할 수 있다. 상기 프로그램 루프 횟수와 기준 횟수를 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단할 수 있다.
상기 프로그램 루프 횟수와 상기 기준 횟수의 차이가 목표 값보다 작은 경우에 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생하지 않는 것으로 판단할 수 있다. 상기 프로그램 루프 횟수와 상기 기준 횟수의 차이가 상기 목표 값보다 큰 경우에 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생 가능한 것으로 판단할 수 있다.
상기 타겟 메모리 셀들에 상기 진행성 불량이 발생 가능한 것으로 판단된 경우에, 상기 타겟 메모리 셀들을 상기 복수의 메모리 셀들 중 다른 메모리 셀들로 교체할 수 있다.
상기 비휘발성 메모리 장치는 상기 복수의 메모리 셀들 중 일부를 각각 포함하는 적어도 두 개 이상의 메모리 블록들을 구비할 수 있다. 상기 기준 횟수는 상기 메모리 블록들 중에서 상기 타겟 메모리 셀들을 포함하는 제1 메모리 블록에 대한 평균 프로그램 루프 횟수에 상응할 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치는 상기 제2 검증 동작을 수행하는 판단부를 포함할 수 있다. 상기 판단부는 카운터부, 기준 테이블부 및 비교부를 포함할 수 있다. 상기 카운터부는 상기 프로그램 루프 횟수를 카운트할 수 있다. 상기 기준 테이블부는 상기 기준 횟수를 저장할 수 있다. 상기 비교부는 상기 프로그램 루프 횟수와 상기 기준 횟수를 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단할 수 있다.
일 실시예에서, 상기 제2 검증 동작을 수행하는데 있어서, 상기 프로그램 동작이 시작되는 시점부터 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단되는 시점까지를 나타내는 프로그램 소요 시간을 측정할 수 있다. 상기 프로그램 소요 시간과 기준 시간을 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단할 수 있다.
상기 프로그램 소요 시간과 상기 기준 시간의 차이가 목표 값보다 작은 경우에 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생하지 않는 것으로 판단할 수 있다. 상기 프로그램 소요 시간과 상기 기준 시간의 차이가 상기 목표 값보다 큰 경우에 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생 가능한 것으로 판단할 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치는 상기 제2 검증 동작을 수행하는 판단부를 포함할 수 있다. 상기 판단부는 타이머부, 기준 테이블부 및 비교부를 포함할 수 있다. 상기 타이머부는 상기 프로그램 소요 시간을 측정할 수 있다. 상기 기준 테이블부는 상기 기준 시간을 저장할 수 있다. 상기 비교부는 상기 프로그램 소요 시간과 상기 기준 시간을 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단할 수 있다.
상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 페일 상태로 판단된 경우에 상기 프로그램 동작 및 상기 제1 검증 동작이 반복 수행될 수 있다. 상기 프로그램 동작 및 상기 제1 검증 동작이 최대 횟수만큼 반복된 이후에도 상기 타겟 메모리 셀들이 상기 프로그램 페일 상태로 판단된 경우에, 상기 타겟 메모리 셀들을 상기 복수의 메모리 셀들 중 다른 메모리 셀들로 교체할 수 있다.
일 실시예에서, 상기 비휘발성 메모리 장치는 복수의 메모리 매트들 및 복수의 판단부들을 포함할 수 있다. 상기 복수의 메모리 매트들은 상기 복수의 메모리 셀들 중 일부를 각각 포함할 수 있다. 상기 복수의 판단부들은 상기 복수의 메모리 매트들 각각에 상응하며, 상기 복수의 메모리 매트들 각각에 대한 상기 제2 검증 동작을 수행할 수 있다.
상기 비휘발성 메모리 장치는 복수의 워드 라인들이 수직으로 적층된 수직형 메모리 장치일 수 있다.
상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(single level memory cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell; MLC)들일 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 테스트 방법에서는, 외부의 테스터에서 제공되는 테스트 커맨드에 기초하여 복수의 메모리 셀들 중에서 타겟 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 타겟 메모리 셀들의 프로그램 패스(pass) 또는 프로그램 페일(fail) 여부에 대한 제1 검증 동작을 수행한다. 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단된 경우에, 상기 타겟 메모리 셀들의 프로그램 이상 징후의 존재 여부에 대한 제2 검증 동작을 수행한다. 상기 제1 검증 동작의 결과 및 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 대한 리페어 동작을 선택적으로 수행한다.
상기 리페어 동작을 선택적으로 수행하는데 있어서, 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 페일 상태로 판단된 경우에, 상기 타겟 메모리 셀들을 상기 복수의 메모리 셀들 중 다른 메모리 셀들로 교체할 수 있다. 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 상기 프로그램 이상 징후가 존재하는 것으로 판단된 경우에, 상기 타겟 메모리 셀들을 상기 다른 메모리 셀들로 교체할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법에서는, 제1 검증 동작의 결과에 기초하여 프로그램 패스 상태로 판단된 타겟 메모리 셀들에 대하여 프로그램 이상 징후의 존재 여부를 판단하기 위한 제2 검증 동작을 더 수행함으로써, 프로그램 패스 상태로 판단된 타겟 메모리 셀들에 진행성으로 불량이 발생하는 것을 효율적으로 방지할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 테스트 방법에서는, 프로그램 페일 상태로 판단되거나 프로그램 이상 징후가 존재하는 것으로 판단된 타겟 메모리 셀들에 대한 리페어 동작을 수행함으로써, 비휘발성 메모리 장치의 성능이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 데이터 저장 방법을 수행하는 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3a, 3b 및 3c는 도 2의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 4a 및 4b는 도 1의 비휘발성 메모리 장치의 데이터 저장 방법의 구체적인 일 예를 나타내는 순서도들이다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면이다.
도 6은 도 2의 비휘발성 메모리 장치에 포함되는 판단부의 일 예를 나타내는 블록도이다.
도 7a 및 7b는 도 1의 비휘발성 메모리 장치의 데이터 저장 방법의 구체적인 다른 예를 나타내는 순서도들이다.
도 8은 도 2의 비휘발성 메모리 장치에 포함되는 판단부의 다른 예를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 데이터 저장 방법을 수행하는 비휘발성 메모리 장치를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 테스트 방법을 나타내는 순서도이다.
도 11은 본 발명의 실시예들에 따른 테스트 방법을 수행하는 테스트 시스템을 나타내는 블록도이다.
도 12a 및 12b는 도 10의 비휘발성 메모리 장치의 테스트 방법의 구체적인 일 예를 나타내는 순서도들이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 테스트 방법을 나타내는 순서도이다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 18은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법을 나타내는 순서도이다.
도 1에 도시된 비휘발성 메모리 장치의 데이터 저장 방법은 일정한 전압을 인가하여 메모리 셀의 문턱 전압을 프로그램하는 방식으로 기입 동작이 수행되는 비휘발성 메모리 장치에서 이용될 수 있다. 이하, 플래시 메모리 장치를 중심으로 본 발명의 실시예들을 설명하지만, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법은 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric random access memory) 등과 같은 임의의 비휘발성 메모리 장치에도 이용될 수 있다. 플래시 메모리 장치 및 상기 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 구체적인 구성에 대해서는 도 2, 3a, 3b, 3c 및 9의 예를 참조하여 후술하도록 한다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법에서는, 복수의 메모리 셀들 중에서 타겟 메모리 셀들에 대한 프로그램 동작을 수행한다(단계 S110). 상기 타겟 메모리 셀들의 프로그램 패스(pass) 또는 프로그램 페일(fail) 여부에 대한 제1 검증 동작을 수행한다(단계 S130). 예를 들어, 플래시 메모리 장치의 경우에, 상기 타겟 메모리 셀들의 워드 라인에 프로그램 전압을 인가하여 상기 타겟 메모리 셀들을 프로그램할 수 있으며, 상기 타겟 메모리 셀들의 워드 라인에 검증 전압을 인가하고 상기 타겟 메모리 셀들의 문턱 전압과 상기 검증 전압을 비교하여 상기 타겟 메모리 셀들의 프로그램 패스/페일 여부를 검증할 수 있다.
상기 제1 검증 동작의 결과에 기초하여, 상기 타겟 메모리 셀들의 프로그램 이상 징후의 존재 여부에 대한 제2 검증 동작을 선택적으로 수행한다.
구체적으로, 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단된 경우에(단계 S150: 예), 상기 제2 검증 동작을 수행한다(단계 S170). 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 상기 프로그램 이상 징후가 존재하지 않는 것으로 판단된 경우에, 상기 타겟 메모리 셀들에 대한 데이터 저장이 성공적으로 완료될 수 있다. 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 상기 프로그램 이상 징후가 존재하는 것으로 판단된 경우에, 상기 제1 검증 동작의 결과 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단되었더라도 상기 타겟 메모리 셀들에 대한 데이터 저장이 성공적으로 완료되지 않을 수 있다.
상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 페일 상태로 판단된 경우에(단계 S150: 아니오), 상기 제2 검증 동작을 수행하지 않으며, 상기 타겟 메모리 셀들에 대한 데이터 저장이 성공적으로 완료되지 않을 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법에서는, 제1 검증 동작의 결과에 기초하여 프로그램 패스 상태로 판단된 타겟 메모리 셀들에 대하여 프로그램 이상 징후의 존재 여부를 판단하기 위한 제2 검증 동작을 더 수행한다. 따라서, 프로그램 패스 상태로 판단된 타겟 메모리 셀들에 진행성으로 불량이 발생하여 정정할 수 없는 오류(uncorrectable error)가 발생하는 것을 효율적으로 방지할 수 있다.
도 2는 본 발명의 실시예들에 따른 데이터 저장 방법을 수행하는 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는 플래시 메모리 장치일 수 있으며, 메모리 셀 어레이(110), 페이지 버퍼부(120), 로우 디코더(130), 전압 발생기(140) 및 제어 회로(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 도 3a 내지 3c를 참조하여 후술하는 바와 같이, 상기 복수의 메모리 셀들은 각각 NAND 또는 NOR 플래시 메모리 셀들일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(Single Level memory Cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(Multi Level memory Cell; MLC)들일 수 있다. 멀티 레벨 메모리 셀의 경우에 기입 모드에서의 프로그램 방식은 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.
페이지 버퍼부(120)는 상기 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(110)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(110)로부터 감지된 독출 데이터를 저장한다. 즉, 페이지 버퍼부(120)는 플래시 메모리 장치(100)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼부(120)는 기입 모드에서 기입 드라이버로서 동작하고, 독출 모드에서 감지 증폭기로서 동작할 수 있다.
로우 디코더(130)는 상기 복수의 워드 라인들에 연결되고, 로우 어드레스에 응답하여 상기 복수의 워드 라인들 중 적어도 하나를 선택할 수 있다. 전압 발생기(140)는 제어 회로(150)의 제어에 따라 프로그램 전압, 패스 전압, 검증 전압, 소거 전압 및 독출 전압과 같은 워드 라인 전압들을 생성할 수 있다. 제어 회로(150)는 메모리 셀 어레이(110)에 대한 데이터 저장, 소거 및 독출 동작을 수행하도록 페이지 버퍼부(120), 로우 디코더(130) 및 전압 발생기(140)를 제어할 수 있다.
일 실시예에서, 제어 회로(150)는 판단부(152)를 포함할 수 있다. 판단부(152)는 상기 타겟 메모리 셀들의 프로그램 이상 징후의 존재 여부에 대한 상기 제2 검증 동작을 수행할 수 있다. 판단부(152)의 구체적인 구성 및 동작에 대해서는 도 4a, 4b, 6, 7a, 7b 및 8을 참조하여 후술하도록 한다.
실시예에 따라서, 판단부(152)의 일부 또는 전부는 하드웨어로 구현되거나, 마이크로프로세서 또는 중앙 처리 장치(CPU)와 같은 프로세서에 의해 실행 가능한 소프트웨어의 형태로 구현될 수 있다. 또한, 실시예에 따라서, 판단부(152)는 플래시 메모리 장치(100) 내의 임의의 위치에 배치되거나, 메모리 컨트롤러(미도시)와 같은 플래시 메모리 장치(100) 외부에 배치될 수도 있다.
도 3a, 3b 및 3c는 도 2의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 3a는 NOR형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 3b는 NAND형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이며, 도 3c는 수직형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 3a를 참조하면, 메모리 셀 어레이(110a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1 열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1 행에 배열된 메모리 셀들의 게이트 전극들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀 어레이(110a)를 포함하는 NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 112a) 단위로 소거 동작을 수행할 수 있다.
도 3b를 참조하면, 메모리 셀 어레이(110b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(110b)를 포함하는 NAND형 플래시 메모리 장치는 페이지(page, 111b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(112b) 단위로 소거 동작을 수행할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아가며 순차적으로 수행될 수 있다.
도 3c를 참조하면, 메모리 셀 어레이(110c)는 수직 구조를 가지는 복수의 스트링(113c)들을 포함할 수 있다. 스트링(113c)은 제2 방향을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(113c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향으로 연장되며 상기 제1 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(110c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(113c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 4a 및 4b는 도 1의 비휘발성 메모리 장치의 데이터 저장 방법의 구체적인 일 예를 나타내는 순서도들이다.
도 4a 및 4b를 참조하면, 도 1의 비휘발성 메모리 장치의 데이터 저장 방법에서는, 프로그램 루프 횟수(K)를 초기화할 수 있다(단계 S205). 하나의 프로그램 동작 및 하나의 제1 검증 동작은 하나의 프로그램 루프를 형성할 수 있으며, 프로그램 루프 횟수(K)는 상기 프로그램 동작 및 상기 제1 검증 동작의 반복 횟수를 나타낼 수 있다. 예를 들어, 프로그램 루프 횟수(K)는 1로 초기화될 수 있다.
상기 타겟 메모리 셀들의 워드 라인에 프로그램 전압을 인가하여, 상기 타겟 메모리 셀들에 대한 상기 프로그램 동작을 수행할 수 있다(단계 S210). 이 때 상기 타겟 메모리 셀들의 비트 라인에는 프로그램 허용 전압이 인가될 수 있다. 상기 타겟 메모리 셀들을 제외한 메모리 셀들의 워드 라인에는 패스 전압이 인가될 수 있으며, 상기 타겟 메모리 셀들을 제외한 메모리 셀들의 비트 라인에는 프로그램 금지 전압이 인가될 수 있다. 도 3b를 참조하여 상술한 바와 같이, 상기 비휘발성 메모리 장치가 NAND형 플래시 메모리 장치인 경우에, 상기 타겟 메모리 셀들은 적어도 하나의 페이지(도 3b의 111b)에 포함될 수 있다.
상기 타겟 메모리 셀들의 워드 라인에 검증 전압을 인가하고 상기 타겟 메모리 셀들의 문턱 전압과 상기 검증 전압을 비교하여, 상기 타겟 메모리 셀들에 대한 상기 제1 검증 동작을 수행할 수 있다(단계 S230).
상기 제1 검증 동작의 결과에 기초하여 상기 프로그램 루프가 선택적으로 반복될 수 있다. 예를 들어, 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 페일 상태로 판단된 경우에(단계 S250: 아니오), 상기 프로그램 동작 및 상기 제1 검증 동작을 포함하는 상기 프로그램 루프가 반복 수행될 수 있다. 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단된 경우에(단계 S250: 예), 추가적인 프로그램 루프가 수행되지 않으며 상기 제2 검증 동작이 수행될 수 있다.
상기 타겟 메모리 셀들이 상기 프로그램 페일 상태로 판단되어(단계 S250: 아니오) 상기 프로그램 루프가 반복 수행되는데 있어서, 프로그램 루프 횟수(K)와 프로그램 루프의 반복 가능한 최대 횟수(N)를 비교하여 상기 프로그램 루프의 반복 수행 여부를 결정할 수 있다. 상기 프로그램 루프가 최대 횟수(N)만큼 반복되지 않은 경우에는(단계 S252: 아니오), 프로그램 루프 횟수(K)를 1만큼 증가시키고(단계 S254) 전술한 일련의 단계들(S210, S230, S250, S252)을 반복할 수 있다. 상기 프로그램 루프가 최대 횟수(N)만큼 반복된 경우에는(단계 S252: 예), 상기 타겟 메모리 셀들이 상기 프로그램 페일 상태임을 최종적으로 판정하고(단계 S256) 상기 데이터 저장이 종료될 수 있다. 도 12a 및 12b를 참조하여 후술하는 것처럼, 최종적으로 상기 프로그램 페일 상태로 판정된 상기 타겟 메모리 셀들은 상기 복수의 메모리 셀들 중 다른 메모리 셀들로 교체될 수 있다.
실시예에 따라서, 상기 프로그램 루프가 반복 수행되는데 있어서, 상기 프로그램 루프가 반복될 때마다 상기 프로그램 전압의 레벨이 증가하는 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식이 적용될 수도 있고, 상기 프로그램 루프가 반복될 때마다 상기 검증 전압의 레벨이 변경되는 방식이 적용될 수도 있다.
상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단되어(단계 S250: 예) 상기 제2 검증 동작이 수행되는데 있어서(단계 S270), 프로그램 루프 횟수(K)를 카운트할 수 있으며(단계 S272), 프로그램 루프 횟수(K)와 기준 횟수(RN)를 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단할 수 있다. 예를 들어, 프로그램 루프 횟수(K)와 기준 횟수(RN)의 차이가 목표 값(TV)보다 작은 경우에(단계 S274: 예), 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생하지 않는 것으로 판정하고(단계 S276) 상기 데이터 저장이 성공적으로 완료될 수 있다. 프로그램 루프 횟수(K)와 기준 횟수(RN)의 차이가 목표 값(TV)보다 큰 경우에(단계 S274: 아니오), 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생 가능한 것으로 판정할 수 있다(단계 S278). 도 12a 및 12b를 참조하여 후술하는 것처럼, 상기 진행성 불량이 발생 가능한 것으로 판정된 상기 타겟 메모리 셀들은, 상기 프로그램 패스 상태로 판정되었더라도 상기 복수의 메모리 셀들 중 다른 메모리 셀들로 교체될 수 있다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 저장 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 시간 t1에서 기입 인에이블 신호(/WE)가 활성화되어 데이터 저장이 시작된다. 상기 타겟 메모리 셀들의 워드 라인에 프로그램 전압(Vpgm)이 인가되어 상기 프로그램 동작이 수행되고, 상기 프로그램 동작이 수행된 이후에 상기 타겟 메모리 셀들의 워드 라인에 검증 전압(Vvf)이 인가되어 상기 제1 검증 동작이 수행된다. 프로그램 루프들(L1, L2, ..., LK)이 반복됨에 따라 상기 타겟 메모리 셀들의 워드 라인에 프로그램 전압(Vpgm) 및 검증 전압(Vvf)이 반복적으로 인가되며, 따라서 상기 타겟 메모리 셀들의 워드 라인의 전압(VWL)은 도 5에 도시된 파형을 가질 수 있다. K(K는 1 이상의 자연수)회의 프로그램 루프가 반복된 이후에, 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단되면 상기 프로그램 루프가 더 이상 반복되지 않으며, 시간 t2에서 기입 인에이블 신호(/WE)가 비활성화된다. 시간 t1에서 t2까지의 구간은 프로그램 소요 시간(Tpgm)에 상응할 수 있다.
일 실시예에서, 시간 t2 이후에, 판단부(도 2의 152)는 도 4a 및 4b를 참조하여 상술한 것처럼 프로그램 루프 횟수(K)와 기준 횟수(RN)에 기초하여 상기 타겟 메모리 셀들에 대한 상기 제2 검증 동작을 수행할 수 있다. 다른 실시예에서, 시간 t2 이후에, 판단부(도 2의 152)는 도 7a 및 7b를 참조하여 후술하는 것처럼 프로그램 소요 시간(Tpgm)과 기준 시간(RT)에 기초하여 상기 타겟 메모리 셀들에 대한 상기 제2 검증 동작을 수행할 수 있다.
도 6은 도 2의 비휘발성 메모리 장치에 포함되는 판단부의 일 예를 나타내는 블록도이다.
도 2 및 6을 참조하면, 판단부(152a)는 카운터부(154a), 기준 테이블부(156a) 및 비교부(158a)를 포함할 수 있다.
카운터부(154a)는 프로그램 루프 횟수(K)를 카운트할 수 있다. 예를 들어, 카운터부(154a)는 상기 타겟 메모리 셀들의 워드 라인 전압(VWL)에 포함되는 프로그램 전압(Vpgm)의 펄스의 개수를 카운트하여 프로그램 루프 횟수(K)를 카운트할 수 있다. 이 경우, 비휘발성 메모리 장치(100)는 프로그램 전압(Vpgm)의 펄스의 개수를 카운트하기 위한 별도의 루프 아웃(loot out) 커맨드를 더 수신할 수 있다.
기준 테이블부(156a)는 기준 횟수(RN)를 저장하고, 저장된 기준 횟수(RN)를 출력할 수 있다. 기준 테이블부(156a)는 휘발성 메모리 또는 비휘발성 메모리 등과 같은 임의의 저장 소자일 수 있으며, 기준 횟수(RN)는 룩업 테이블의 형태로 저장될 수 있다.
일 실시예에서, 비휘발성 메모리 장치(100)의 메모리 셀 어레이(110)는 상기 복수의 메모리 셀들 중 일부를 각각 포함하는 적어도 두 개 이상의 메모리 블록들을 구비하며, 기준 횟수(RN)는 상기 메모리 블록들 중에서 상기 타겟 메모리 셀들을 포함하는 제1 메모리 블록에 대한 평균 프로그램 루프 횟수에 상응할 수 있다. 예를 들어, 비휘발성 메모리 장치(100)가 NAND형 플래시 메모리 장치인 경우에, 상기 타겟 메모리 셀들은 적어도 하나의 페이지(도 3b의 111b)에 포함될 수 있으며(즉, 페이지 단위로 기입 동작을 수행), 기준 횟수(RN)는 페이지(도 3b의 111b)를 포함하는 블록(도 3b의 112b) 내의 모든 페이지들의 프로그램 루프 횟수의 평균 값에 상응할 수 있다. 다른 실시예에서, 기준 횟수(RN)는 상기 복수의 메모리 셀들의 문턱 전압 분포에 따라 미리 결정된 임의의 값에 상응할 수 있다.
비교부(158a)는 프로그램 루프 횟수(K)와 기준 횟수(RN)를 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단할 수 있다. 예를 들어, 비교부(158a)는 프로그램 루프 횟수(K)와 기준 횟수(RN)의 차이를 목표 값(TV)과 비교하여 상기 판단 결과에 상응하는 검출 신호(DS)를 발생할 수 있다. 검출 신호(DS)는 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생하지 않는 경우에 제1 논리 레벨을 가질 수 있고, 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생 가능한 경우에 제2 논리 레벨을 가질 수 있다.
상술한 것처럼, 카운터부(154a), 기준 테이블부(156a) 및 비교부(158a)의 일부 또는 전부는 하드웨어 또는 소프트웨어의 형태로 구현될 수 있다.
도 7a 및 7b는 도 1의 비휘발성 메모리 장치의 데이터 저장 방법의 구체적인 다른 예를 나타내는 순서도들이다.
도 7a 및 7b를 참조하면, 단계 S205, S210, S230, S250, S252, S254 및 S256은 도 4a 및 4b의 S205, S210, S230, S250, S252, S254 및 S256과 각각 실질적으로 동일할 수 있다.
상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단되어(단계 S250: 예) 상기 제2 검증 동작이 수행되는데 있어서(단계 S270a), 프로그램 소요 시간(Tpgm)을 측정할 수 있다(단계 S282). 도 5에 도시된 것처럼, 프로그램 소요 시간(Tpgm)은 상기 프로그램 동작이 시작되는 시점부터 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단되는 시점까지를 나타낼 수 있다. 프로그램 소요 시간(Tpgm)과 기준 시간(RT)을 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단할 수 있다. 예를 들어, 프로그램 소요 시간(Tpgm)과 기준 시간(RT)의 차이가 목표 값(TV')보다 작은 경우에(단계 S284: 예), 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생하지 않는 것으로 판정하고(단계 S276) 상기 데이터 저장이 성공적으로 완료될 수 있다. 프로그램 소요 시간(Tpgm)과 기준 시간(RT)의 차이가 목표 값(TV')보다 큰 경우에(단계 S284: 아니오), 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생 가능한 것으로 판정할 수 있다(단계 S278). 도 12a 및 12b를 참조하여 후술하는 것처럼, 상기 진행성 불량이 발생 가능한 것으로 판정된 상기 타겟 메모리 셀들은, 상기 프로그램 패스 상태로 판정되었더라도 상기 복수의 메모리 셀들 중 다른 메모리 셀들로 교체될 수 있다.
도 8은 도 2의 비휘발성 메모리 장치에 포함되는 판단부의 다른 예를 나타내는 블록도이다.
도 2 및 8을 참조하면, 판단부(152b)는 타이머부(154b), 기준 테이블부(156b) 및 비교부(158b)를 포함할 수 있다.
타이머부(154b)는 프로그램 소요 시간(Tpgm)을 측정할 수 있다. 예를 들어, 타이머부(154b)는 상기 타겟 메모리 셀들의 워드 라인 전압(VWL)에 기초하여 프로그램 소요 시간(Tpgm)을 측정할 수 있다. 실시예에 따라서, 타이머부(154b)는 기입 인에이블 신호(/WE)에 기초하여 프로그램 소요 시간(Tpgm)을 측정할 수도 있다.
기준 테이블부(156b)는 기준 시간(RT)을 저장하고, 저장된 기준 시간(RT)을 출력할 수 있다. 기준 테이블부(156b)는 임의의 저장 소자일 수 있으며, 기준 시간(RT)은 룩업 테이블의 형태로 저장될 수 있다.
일 실시예에서, 기준 시간(RT)은 상기 타겟 메모리 셀들을 포함하는 제1 메모리 블록에 대한 평균 프로그램 소요 시간에 상응할 수 있다. 예를 들어, 비휘발성 메모리 장치(100)가 NAND형 플래시 메모리 장치인 경우에, 상기 타겟 메모리 셀들은 적어도 하나의 페이지(도 3b의 111b)에 포함될 수 있으며, 기준 시간(RT)은 페이지(도 3b의 111b)를 블록(도 3b의 112b) 내의 모든 페이지들의 프로그램 소요 시간의 평균 값에 상응할 수 있다. 다른 실시예에서, 기준 시간(RT)은 상기 복수의 메모리 셀들의 문턱 전압 분포에 따라 미리 결정된 임의의 값에 상응할 수 있다.
비교부(158b)는 프로그램 소요 시간(Tpgm)과 기준 시간(RT)을 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단할 수 있다. 예를 들어, 비교부(158b)는 프로그램 소요 시간(Tpgm)과 기준 시간(RT)의 차이를 목표 값(TV')과 비교하여 상기 판단 결과에 상응하는 검출 신호(DS)를 발생할 수 있다.
상술한 것처럼, 타이머부(154b), 기준 테이블부(156b) 및 비교부(158b)의 일부 또는 전부는 하드웨어 또는 소프트웨어의 형태로 구현될 수 있다.
도 9는 본 발명의 실시예들에 따른 데이터 저장 방법을 수행하는 비휘발성 메모리 장치를 나타내는 블록도이다.
도 9를 참조하면, 비휘발성 메모리 장치(200)는 플래시 메모리 장치일 수 있으며, 메모리 셀 어레이(210), 페이지 버퍼부(220a, 220b), 로우 디코더(230a, 230b) 및 제어 회로(250)를 포함한다. 비휘발성 메모리 장치(200)는 전압 발생기(미도시)를 더 포함할 수 있으며, 도시의 편의상 생략되었다.
메모리 셀 어레이(210)는 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(210)는 복수의 메모리 매트들(212a, 212b)을 포함할 수 있다. 제1 메모리 매트(212a)는 상기 복수의 메모리 셀들 중 일부를 포함하고, 제2 메모리 매트(212b)는 상기 복수의 메모리 셀들 중 나머지 일부를 포함할 수 있다.
페이지 버퍼부(220a, 220b)는 플래시 메모리 장치(200)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 로우 디코더(230a, 230b)는 로우 어드레스에 응답하여 상기 복수의 워드 라인들 중 적어도 하나를 선택할 수 있다. 제1 페이지 버퍼부(220a) 및 제1 로우 디코더(230a)는 제1 메모리 매트(212a)를 구동하는데 이용되며, 제2 페이지 버퍼부(220b) 및 제2 로우 디코더(230b)는 제2 메모리 매트(212b)를 구동하는데 이용될 수 있다. 제어 회로(250)는 페이지 버퍼부(220a, 220b) 및 로우 디코더(230a, 230b)를 제어할 수 있다.
데이터 저장, 소거 및 독출 동작을 수행하는데 있어서, 복수의 메모리 매트들(212a, 212b)은 동시에 연속적으로 구동될 수 있다. 구체적으로, 플래시 메모리 장치(200)가 NAND형 플래시 메모리 장치이고 데이터 저장 동작이 수행되는 경우에, 제1 및 제2 메모리 매트들(212a, 212b)에 데이터가 순차적으로 저장될 수 있다. 예를 들어, 제1 메모리 매트(212a)에 포함된 제1 페이지, 제2 메모리 매트(212b)에 포함되고 상기 제1 페이지에 인접한 제2 페이지, 제1 메모리 매트(212a)에 포함되고 상기 제1 페이지에 인접한 제3 페이지, 제2 메모리 매트(212b)에 포함되고 상기 제2 및 제3 페이지에 인접한 제4 페이지에 순차적으로 데이터가 저장될 수 있다. 또한 제1 및 제2 메모리 매트들(212a, 212b)은 동시에 구동되므로, 상기 제1 및 제2 페이지에 데이터가 동시에 저장되고 상기 제3 및 제4 페이지에 데이터가 동시에 저장될 수 있다. 따라서, 플래시 메모리 장치(200)는 데이터 저장, 소거 및 독출 속도가 향상될 수 있다.
제어 회로(250)는 판단부(252a, 252b)를 포함할 수 있다. 판단부(252a, 252b)는 상기 타겟 메모리 셀들의 프로그램 이상 징후의 존재 여부에 대한 상기 제2 검증 동작을 수행할 수 있다. 제1 판단부(252a)는 제1 메모리 매트(212a)에 대한 상기 제2 검증 동작을 수행하며, 제2 판단부(252b)는 제2 메모리 매트(212b)에 대한 상기 제2 검증 동작을 수행할 수 있다. 도 2를 참조하여 상술한 것처럼, 판단부(252a, 252b)의 일부 또는 전부는 하드웨어 또는 소프트웨어의 형태로 구현될 수도 있고, 판단부(252a, 252b)는 플래시 메모리 장치(200) 내부 또는 외부의 임의의 위치에 배치될 수도 있다.
도 9에서는 비휘발성 메모리 장치(200)가 두 개의 메모리 매트들(212a, 212b) 및 상기 두 개의 메모리 매트들 각각에 상응하는 두 개의 판단부(252a, 252b)를 포함하는 것으로 도시하였으나, 실시예에 따라서 비휘발성 메모리 장치는 복수의 메모리 매트들 및 상기 복수의 메모리 매트들 각각에 상응하는 복수의 판단부들을 포함할 수도 있다.
한편, 실시예에 따라서, 상기 제2 검증 동작을 수행하는 판단부는 비휘발성 메모리 장치의 블록(예를 들어, 도 3b의 112b)마다 구비될 수도 있고, 비휘발성 메모리 장치의 매트(예를 들어, 도 9의 212a, 212b)마다 구비될 수도 있으며, 복수의 비휘발성 메모리 장치들을 각각 포함하는 메모리 칩마다 구비될 수도 있다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 테스트 방법을 나타내는 순서도이다.
도 10을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 테스트 방법에서는, 외부의 테스터에서 제공되는 테스트 커맨드에 기초하여 복수의 메모리 셀들 중에서 타겟 메모리 셀들에 대한 프로그램 동작을 수행한다(단계 S310). 상기 타겟 메모리 셀들의 프로그램 패스 또는 프로그램 페일 여부에 대한 제1 검증 동작을 수행한다(단계 S330). 상기 제1 검증 동작의 결과에 기초하여, 상기 타겟 메모리 셀들의 프로그램 이상 징후의 존재 여부에 대한 제2 검증 동작을 선택적으로 수행한다. 구체적으로, 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단된 경우에(단계 S350: 예), 상기 제2 검증 동작을 수행한다(단계 S370). 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 페일 상태로 판단된 경우에(단계 S350: 아니오), 상기 제2 검증 동작을 수행하지 않는다. 도 10의 단계 S310, S330, S350 및 S370은 도 1의 단계 S110, S130, S150 및 S170과 각각 실질적으로 동일할 수 있다.
상기 제1 검증 동작의 결과 및 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 대한 리페어 동작을 선택적으로 수행한다(단계 S390). 예를 들어, 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 페일 상태로 판단된 경우에, 또는 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 상기 프로그램 이상 징후가 존재하는 것으로 판단된 경우에, 상기 리페어 동작을 수행할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 테스트 방법에서는, 제1 검증 동작의 결과에 기초하여 프로그램 패스 상태로 판단된 타겟 메모리 셀들에 대하여 프로그램 이상 징후의 존재 여부를 판단하기 위한 제2 검증 동작을 더 수행하며, 프로그램 페일 상태로 판단되거나 프로그램 이상 징후가 존재하는 것으로 판단된 타겟 메모리 셀들에 대한 리페어 동작을 수행한다. 따라서, 프로그램 패스 상태로 판단된 타겟 메모리 셀들에 진행성으로 불량이 발생하여 정정할 수 없는 오류가 발생하는 것을 효율적으로 방지할 수 있으며, 비휘발성 메모리 장치의 데이터 저장 및 독출 성능이 향상될 수 있다.
도 11은 본 발명의 실시예들에 따른 테스트 방법을 수행하는 테스트 시스템을 나타내는 블록도이다.
도 11을 참조하면, 테스트 시스템(400)은 테스터(410) 및 복수의 피검사 장치들(100a, 100b, ..., 100n)을 포함한다.
테스터(410)는 복수의 피검사 장치들(100a, 100b, ..., 100n)을 병렬 테스트한다. 예를 들어, 테스터(410)는 복수의 피검사 장치들(100a, 100b, ..., 100n) 각각에 테스트 커맨드 및 테스트 데이터를 제공할 수 있다. 상기 테스트 데이터는 복수의 피검사 장치들(100a, 100b, ..., 100n) 각각에 저장될 수 있다. 테스터(410)는 복수의 피검사 장치들(100a, 100b, ..., 100n) 각각에 저장된 상기 테스트 데이터를 독출하고, 상기 독출된 데이터와 상기 테스트 데이터를 비교하여 복수의 피검사 장치들(100a, 100b, ..., 100n)을 테스트할 수 있다. 복수의 피검사 장치들(100a, 100b, ..., 100n) 중 적어도 하나에서 불량 메모리 셀이 검출된 경우에, 테스터(410)는 상기 불량 메모리 셀이 검출된 피검사 장치에 리페어 커맨드를 제공할 수 있다. 상기 불량 메모리 셀이 검출된 피검사 장치는 상기 리페어 커맨드에 기초하여 리페어 동작을 수행함으로써, 상기 불량 메모리 셀이 리던던트 메모리 셀로 대체될 수 있다.
복수의 피검사 장치들(100a, 100b, ..., 100n) 각각은 도 2의 비휘발성 메모리 장치일 수 있다. 예를 들어, 제1 비휘발성 메모리 장치(100a)는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(110), 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작하는 페이지 버퍼부(120), 로우 어드레스에 응답하여 워드 라인을 선택하는 로우 디코더(130), 및 페이지 버퍼부(120)와 로우 디코더(130)를 제어하는 제어 회로(150)를 포함한다. 제어 회로(150)는 판단부(152)를 포함하며, 판단부(152)는 상기 제1 검증 동작의 결과에 기초하여 프로그램 패스 상태로 판단된 타겟 메모리 셀들에 대하여 프로그램 이상 징후의 존재 여부를 판단하기 위한 상기 제2 검증 동작을 더 수행할 수 있다. 또한, 제1 비휘발성 메모리 장치(100a)는 상기 리페어 커맨드에 기초하여 프로그램 페일 상태로 판단되거나 프로그램 이상 징후가 존재하는 것으로 판단된 타겟 메모리 셀들에 대한 리페어 동작을 수행할 수 있다.
도 12a 및 12b는 도 10의 비휘발성 메모리 장치의 테스트 방법의 구체적인 일 예를 나타내는 순서도들이다.
도 12a 및 12b를 참조하면, 단계 S405, S410, S430, S450, S452, S454, S456, S470, S472, S474, S476 및 S478은 도 4a 및 4b의 S205, S210, S230, S250, S252, S254, S256, S270, S272, S274, S276 및 S278과 각각 실질적으로 동일할 수 있다.
상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 페일 상태인 것으로 최종적으로 판정되거나(단계 S456), 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생 가능한 것으로 판정된 경우에(단계 S478), 상기 타겟 메모리 셀들을 상기 복수의 메모리 셀들 중 다른 메모리 셀들로 교체할 수 있다(단계 S490). 상기 교체된 타겟 메모리 셀들에 대하여 상기 프로그램 동작, 상기 제1 검증 동작 및 상기 제2 검증 동작이 수행될 수 있다.
도시하지는 않았으나, 프로그램 소요 시간(Tpgm)에 기초하여 상기 제2 검증 동작을 수행하는 실시예(예를 들어, 도 7a 및 7b의 실시예)에 있어서도, 도 12a 및 12b에 도시된 것과 같은 타겟 메모리 셀들의 교체 동작(단계 S490)이 더 수행될 수 있다.
한편, 데이터 저장 방법을 중심으로 본 발명의 실시예들을 설명하였으나, 본 발명의 실시예들은 데이터 소거 방법에도 적용될 수 있다. 이하에서는 데이터 소거 방법을 중심으로 본 발명의 실시예들을 설명하도록 한다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 13을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서는, 복수의 메모리 셀들 중에서 타겟 메모리 셀들에 대한 소거 동작을 수행한다(단계 S510). 상기 타겟 메모리 셀들의 소거 패스(pass) 또는 소거 페일(fail) 여부에 대한 제1 검증 동작을 수행한다(단계 S530). 예를 들어, 플래시 메모리 장치의 경우에, 상기 타겟 메모리 셀들의 워드 라인에 소거 전압을 인가하여 상기 타겟 메모리 셀들을 소거할 수 있으며, 상기 타겟 메모리 셀들의 워드 라인에 검증 전압을 인가하고, 상기 타겟 메모리 셀들의 문턱 전압과 상기 검증 전압을 비교하여 상기 타겟 메모리 셀들의 소거 패스/페일 여부를 검증할 수 있다.
상기 제1 검증 동작의 결과에 기초하여, 상기 타겟 메모리 셀들의 소거 이상 징후의 존재 여부에 대한 제2 검증 동작을 선택적으로 수행한다.
구체적으로, 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 소거 패스 상태로 판단된 경우에(단계 S550: 예), 상기 제2 검증 동작을 수행한다(단계 S570). 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 상기 소거 이상 징후가 존재하지 않는 것으로 판단된 경우에, 상기 타겟 메모리 셀들에 대한 데이터 소거가 성공적으로 완료될 수 있다. 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 상기 소거 이상 징후가 존재하는 것으로 판단된 경우에, 상기 제1 검증 동작의 결과 상기 타겟 메모리 셀들이 상기 소거 패스 상태로 판단되었더라도 상기 타겟 메모리 셀들에 대한 데이터 소거가 성공적으로 완료되지 않을 수 있다.
상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 소거 페일 상태로 판단된 경우에(단계 S550: 아니오), 상기 제2 검증 동작을 수행하지 않으며, 상기 타겟 메모리 셀들에 대한 데이터 소거가 성공적으로 완료되지 않을 수 있다.
도시하지는 않았지만, 도 4a, 4b, 7a 및 7b의 실시예들과 유사하게, 소거 루프 횟수를 초기화하고, 상기 타겟 메모리 셀들에 대한 소거 동작 및 제1 검증 동작을 수행하고, 상기 제1 검증 동작의 결과에 기초하여 소거 루프를 선택적으로 반복하고, 상기 타겟 메모리 셀들이 상기 소거 패스 상태로 판단된 경우에 소거 루프 횟수 또는 소거 소요 시간에 기초하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단함으로써, 도 13의 비휘발성 메모리 장치의 데이터 소거 방법이 수행될 수 있다. NAND형 플래시 메모리 장치의 경우에 상기 타겟 메모리 셀들은 적어도 하나의 블록(도 3b의 112b)에 포함될 수 있으므로(즉, 블록 단위로 기입 동작을 수행), 상기 소거 루프 횟수 또는 상기 소거 소요 시간은 블록(도 3b의 112b)을 포함하는 메모리 셀 어레이 내의 모든 블록들의 소거 루프 횟수 또는 소거 소요 시간의 평균 값에 상응할 수 있다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 테스트 방법을 나타내는 순서도이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 테스트 방법에서는, 외부의 테스터에서 제공되는 테스트 커맨드에 기초하여 복수의 메모리 셀들 중에서 타겟 메모리 셀들에 대한 소거 동작을 수행한다(단계 S610). 상기 타겟 메모리 셀들의 소거 패스 또는 소거 페일 여부에 대한 제1 검증 동작을 수행한다(단계 S630). 상기 제1 검증 동작의 결과에 기초하여, 상기 타겟 메모리 셀들의 소거 이상 징후의 존재 여부에 대한 제2 검증 동작을 선택적으로 수행한다. 구체적으로, 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 소거 패스 상태로 판단된 경우에(단계 S650: 예), 상기 제2 검증 동작을 수행한다(단계 S670). 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 소거 페일 상태로 판단된 경우에(단계 S650: 아니오), 상기 제2 검증 동작을 수행하지 않는다. 도 14의 단계 S610, S630, S650 및 S670은 도 13의 단계 S510, S530, S550 및 S570과 각각 실질적으로 동일할 수 있다.
상기 제1 검증 동작의 결과 및 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 대한 리페어 동작을 선택적으로 수행한다(단계 S690). 예를 들어, 상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 소거 페일 상태로 판단된 경우에, 또는 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 상기 소거 이상 징후가 존재하는 것으로 판단된 경우에, 상기 리페어 동작을 수행할 수 있다.
도시하지는 않았지만, 도 12a 및 12b의 실시예와 유사하게, 소거 루프 횟수를 초기화하고, 상기 타겟 메모리 셀들에 대한 소거 동작 및 제1 검증 동작을 수행하고, 상기 제1 검증 동작의 결과에 기초하여 소거 루프를 선택적으로 반복하고, 상기 타겟 메모리 셀들이 상기 소거 패스 상태로 판단된 경우에 소거 루프 횟수 또는 소거 소요 시간에 기초하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단하며, 상기 타겟 메모리 셀들이 상기 소거 페일 상태인 것으로 최종적으로 판정되거나 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생 가능한 것으로 판정된 경우에 상기 타겟 메모리 셀들을 다른 메모리 셀들로 교체함으로써, 도 14의 비휘발성 메모리 장치의 테스트 방법이 수행될 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(800)은 메모리 컨트롤러(810) 및 비휘발성 메모리 장치(820)를 포함한다.
비휘발성 메모리 장치(820)는 메모리 셀 어레이(821), 페이지 버퍼부(822), 로우 디코더(823) 및 제어 회로(824)를 포함한다. 메모리 셀 어레이(821)는 복수의 메모리 셀들을 포함하고, 페이지 버퍼부(822)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작하며, 로우 디코더(823)는 로우 어드레스에 응답하여 워드 라인을 선택할 수 있다. 제어 회로(824)는 페이지 버퍼부(822) 및 로우 디코더(823)를 제어하며, 상기 복수의 메모리 셀들 중에서 타겟 메모리 셀들의 프로그램/소거 이상 징후의 존재 여부에 대한 제2 검증 동작을 수행하는 판단부(825)를 포함할 수 있다. 비휘발성 메모리 장치(820)는 제1 검증 동작의 결과에 기초하여 프로그램/소거 패스 상태로 판단된 타겟 메모리 셀들에 대하여 프로그램/소거 이상 징후의 존재 여부를 판단하기 위한 제2 검증 동작을 더 수행하고, 프로그램/소거 페일 상태로 판단되거나 프로그램/소거 이상 징후가 존재하는 것으로 판단된 타겟 메모리 셀들에 대한 리페어 동작을 수행함으로써, 프로그램/소거 패스 상태로 판단된 타겟 메모리 셀들에 진행성으로 불량이 발생하여 정정할 수 없는 오류가 발생하는 것을 효율적으로 방지할 수 있으며, 비휘발성 메모리 장치(820)의 성능이 향상될 수 있다.
메모리 컨트롤러(810)는 비휘발성 메모리 장치(820)를 제어한다. 메모리 컨트롤러(810)는 외부의 호스트(미도시)와 비휘발성 메모리 장치(820) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(810)는 중앙 처리 장치(811), 버퍼 메모리(812), 호스트 인터페이스(813) 및 메모리 인터페이스(814)를 포함할 수 있다. 중앙 처리 장치(811)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(812)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM, FRAM, RRAM, 또는 MRAM으로 구현될 수 있다. 실시예에 따라서, 버퍼 메모리(812)는 메모리 컨트롤러(810)의 내부 또는 외부에 위치할 수 있다.
호스트 인터페이스(813)는 상기 호스트와 연결되고, 메모리 인터페이스(814)는 비휘발성 메모리 장치(820)와 연결된다. 중앙 처리 장치(811)는 호스트 인터페이스(813)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(813)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 또한, 중앙 처리 장치(811)는 메모리 인터페이스(814)를 통하여 비휘발성 메모리 장치(820)와 통신할 수 있다. 실시예에 따라서, 메모리 컨트롤러(810)는 에러 정정을 위한 에러 정정 블록(815)을 더 포함할 수 있다. 실시예에 따라서, 메모리 컨트롤러(810)가 비휘발성 메모리 장치(820)에 빌트-인(built-in)되어 구현되거나, 메모리 컨트롤러(810) 및 비휘발성 메모리 장치(820)가 각각 별도의 칩으로 구현될 수 있다.
메모리 시스템(800)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 비휘발성 메모리 장치(820), 메모리 컨트롤러(810), 및/또는 메모리 시스템(800)은 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 16을 참조하면, 메모리 카드(900)는 복수의 접속 핀들(910), 메모리 컨트롤러(920) 및 비휘발성 메모리 장치(930)를 포함한다.
호스트(미도시)와 메모리 카드(900) 사이의 신호들이 송수신되도록 복수의 접속 핀들(910)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(910)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.
메모리 컨트롤러(920)는, 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(930)에 저장할 수 있다.
비휘발성 메모리 장치(930)는 제1 검증 동작의 결과에 기초하여 프로그램/소거 패스 상태로 판단된 타겟 메모리 셀들에 대하여 프로그램/소거 이상 징후의 존재 여부를 판단하기 위한 제2 검증 동작을 더 수행하고, 프로그램/소거 페일 상태로 판단되거나 프로그램/소거 이상 징후가 존재하는 것으로 판단된 타겟 메모리 셀들에 대한 리페어 동작을 수행함으로써, 프로그램/소거 패스 상태로 판단된 타겟 메모리 셀들에 진행성으로 불량이 발생하여 정정할 수 없는 오류가 발생하는 것을 효율적으로 방지할 수 있으며, 비휘발성 메모리 장치(930)의 성능이 향상될 수 있다.
예를 들어, 메모리 카드(900)는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.
실시예에 따라서, 메모리 카드(900)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 17을 참조하면, 솔리드 스테이트 드라이브(Solid State Drive; SSD, 1000)는 메모리 컨트롤러(1010) 및 복수의 비휘발성 메모리 장치들(1020)을 포함한다.
메모리 컨트롤러(1010)는, 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 비휘발성 메모리 장치들(1020)에 저장할 수 있다.
각 비휘발성 메모리 장치(1020)는 제1 검증 동작의 결과에 기초하여 프로그램/소거 패스 상태로 판단된 타겟 메모리 셀들에 대하여 프로그램/소거 이상 징후의 존재 여부를 판단하기 위한 제2 검증 동작을 더 수행하고, 프로그램/소거 페일 상태로 판단되거나 프로그램/소거 이상 징후가 존재하는 것으로 판단된 타겟 메모리 셀들에 대한 리페어 동작을 수행함으로써, 프로그램/소거 패스 상태로 판단된 타겟 메모리 셀들에 진행성으로 불량이 발생하여 정정할 수 없는 오류가 발생하는 것을 효율적으로 방지할 수 있으며, 비휘발성 메모리 장치(1020)의 성능이 향상될 수 있다.
실시예에 따라서, 솔리드 스테이트 드라이브(1000)는 컴퓨터, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, 피디에이, 피엠피, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔 등과 같은 호스트에 장착될 수 있다.
도 18은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 메모리 장치(1120), 사용자 인터페이스(1130) 및 메모리 시스템(800)을 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(1140)을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(1110)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(1150)를 통하여 메모리 장치(1120)에 연결될 수 있다. 예를 들어, 메모리 장치(1120)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 또한, 프로세서(1110)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(1110)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(1130)를 제어할 수 있다. 모뎀(1140)은 외부 장치와 무선으로 데이터를 송수신할 수 있다. 메모리 장치(820)에는 프로세서(1110)에 의해 처리된 데이터 또는 모뎀(1140)을 통하여 수신된 데이터 등이 메모리 컨트롤러(810)를 통해 저장될 수 있다. 컴퓨팅 시스템(1100)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1100)은, 실시예에 따라서, 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
본 발명은 플래시 메모리와 같은 비휘발성 메모리 장치, 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 비휘발성 메모리 장치를 구비하는 메모리 카드, 솔리드 스테이트 드라이브, 컴퓨터, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, 피디에이, 피엠피, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 메모리 셀들 중에서 타겟 메모리 셀들에 대한 프로그램 동작을 수행하는 단계;
    상기 타겟 메모리 셀들의 프로그램 패스(pass) 또는 프로그램 페일(fail) 여부에 대한 제1 검증 동작을 수행하는 단계; 및
    상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단된 경우에, 상기 타겟 메모리 셀들의 프로그램 이상 징후의 존재 여부에 대한 제2 검증 동작을 수행하는 단계를 포함하고,
    상기 제2 검증 동작을 수행하는 단계는,
    상기 프로그램 동작 및 상기 제1 검증 동작의 반복 횟수를 나타내는 프로그램 루프 횟수를 카운트하는 단계; 및
    상기 프로그램 루프 횟수와 기준 횟수를 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 저장 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 프로그램 루프 횟수와 상기 기준 횟수의 차이가 목표 값보다 작은 경우에 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생하지 않는 것으로 판단하고,
    상기 프로그램 루프 횟수와 상기 기준 횟수의 차이가 상기 목표 값보다 큰 경우에 상기 타겟 메모리 셀들에 상기 진행성 불량이 발생 가능한 것으로 판단하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
  4. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 상기 복수의 메모리 셀들 중 일부를 각각 포함하는 적어도 두 개 이상의 메모리 블록들을 구비하며,
    상기 기준 횟수는 상기 메모리 블록들 중에서 상기 타겟 메모리 셀들을 포함하는 제1 메모리 블록에 대한 평균 프로그램 루프 횟수에 상응하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
  5. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는 상기 제2 검증 동작을 수행하는 판단부를 포함하고, 상기 판단부는,
    상기 프로그램 루프 횟수를 카운트하는 카운터부;
    상기 기준 횟수를 저장하는 기준 테이블부; 및
    상기 프로그램 루프 횟수와 상기 기준 횟수를 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단하는 비교부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
  6. 복수의 메모리 셀들 중에서 타겟 메모리 셀들에 대한 프로그램 동작을 수행하는 단계;
    상기 타겟 메모리 셀들의 프로그램 패스(pass) 또는 프로그램 페일(fail) 여부에 대한 제1 검증 동작을 수행하는 단계; 및
    상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단된 경우에, 상기 타겟 메모리 셀들의 프로그램 이상 징후의 존재 여부에 대한 제2 검증 동작을 수행하는 단계를 포함하고,
    상기 제2 검증 동작을 수행하는 단계는,
    상기 프로그램 동작이 시작되는 시점부터 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단되는 시점까지를 나타내는 프로그램 소요 시간을 측정하는 단계; 및
    상기 프로그램 소요 시간과 기준 시간을 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
  7. 제 6 항에 있어서, 상기 비휘발성 메모리 장치는 상기 제2 검증 동작을 수행하는 판단부를 더 포함하고, 상기 판단부는,
    상기 프로그램 소요 시간을 측정하는 타이머부;
    상기 기준 시간을 저장하는 기준 테이블부; 및
    상기 프로그램 소요 시간과 상기 기준 시간을 비교하여 상기 타겟 메모리 셀들의 진행성 불량 발생 가능 여부를 판단하는 비교부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
  8. 제 1 항에 있어서, 상기 비휘발성 메모리 장치는,
    상기 복수의 메모리 셀들 중 일부를 각각 포함하는 복수의 메모리 매트들; 및
    상기 복수의 메모리 매트들 각각에 상응하며, 상기 복수의 메모리 매트들 각각에 대한 상기 제2 검증 동작을 수행하는 복수의 판단부들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 저장 방법.
  9. 외부의 테스터에서 제공되는 테스트 커맨드에 기초하여 복수의 메모리 셀들 중에서 타겟 메모리 셀들에 대한 프로그램 동작을 수행하는 단계;
    상기 타겟 메모리 셀들의 프로그램 패스(pass) 또는 프로그램 페일(fail) 여부에 대한 제1 검증 동작을 수행하는 단계;
    상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 패스 상태로 판단된 경우에, 상기 타겟 메모리 셀들의 프로그램 이상 징후의 존재 여부에 대한 제2 검증 동작을 수행하는 단계; 및
    상기 제1 검증 동작의 결과 및 상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 대한 리페어 동작을 선택적으로 수행하는 단계를 포함하고,
    상기 리페어 동작을 선택적으로 수행하는 단계는,
    상기 제1 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들이 상기 프로그램 페일 상태로 판단된 경우에, 상기 타겟 메모리 셀들을 상기 복수의 메모리 셀들 중 다른 메모리 셀들로 교체하는 단계; 및
    상기 제2 검증 동작의 결과에 기초하여 상기 타겟 메모리 셀들에 상기 프로그램 이상 징후가 존재하는 것으로 판단된 경우에, 상기 타겟 메모리 셀들을 상기 다른 메모리 셀들로 교체하는 단계를 포함하는 비휘발성 메모리 장치의 테스트 방법.
  10. 삭제
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9092353B1 (en) 2013-01-29 2015-07-28 Pmc-Sierra Us, Inc. Apparatus and method based on LDPC codes for adjusting a correctable raw bit error rate limit in a memory system
US10230396B1 (en) 2013-03-05 2019-03-12 Microsemi Solutions (Us), Inc. Method and apparatus for layer-specific LDPC decoding
US9813080B1 (en) 2013-03-05 2017-11-07 Microsemi Solutions (U.S.), Inc. Layer specific LDPC decoder
US9397701B1 (en) 2013-03-11 2016-07-19 Microsemi Storage Solutions (Us), Inc. System and method for lifetime specific LDPC decoding
US9590656B2 (en) 2013-03-15 2017-03-07 Microsemi Storage Solutions (Us), Inc. System and method for higher quality log likelihood ratios in LDPC decoding
US9454414B2 (en) 2013-03-15 2016-09-27 Microsemi Storage Solutions (Us), Inc. System and method for accumulating soft information in LDPC decoding
US9450610B1 (en) 2013-03-15 2016-09-20 Microsemi Storage Solutions (Us), Inc. High quality log likelihood ratios determined using two-index look-up table
US9417804B2 (en) 2014-07-07 2016-08-16 Microsemi Storage Solutions (Us), Inc. System and method for memory block pool wear leveling
US9305661B2 (en) * 2014-09-03 2016-04-05 Microsemi Storage Solutions (U.S.), Inc. Nonvolatile memory system that uses programming time to reduce bit errors
CN104318956B (zh) * 2014-09-30 2018-05-15 西安紫光国芯半导体有限公司 一种阻变随机存储器存储阵列编程方法及装置
CN104733047B (zh) 2015-03-30 2018-05-08 西安紫光国芯半导体有限公司 一种包括参考单元的rram子阵列结构
US10332613B1 (en) 2015-05-18 2019-06-25 Microsemi Solutions (Us), Inc. Nonvolatile memory system with retention monitor
KR102314135B1 (ko) 2015-06-22 2021-10-18 삼성전자 주식회사 적응적인 루프를 수행하는 플래시 메모리 장치, 메모리 시스템 및 그 동작방법
US9799405B1 (en) 2015-07-29 2017-10-24 Ip Gem Group, Llc Nonvolatile memory system with read circuit for performing reads using threshold voltage shift read instruction
KR102503169B1 (ko) 2015-11-03 2023-02-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9886214B2 (en) 2015-12-11 2018-02-06 Ip Gem Group, Llc Nonvolatile memory system with erase suspend circuit and method for erase suspend management
US9892794B2 (en) 2016-01-04 2018-02-13 Ip Gem Group, Llc Method and apparatus with program suspend using test mode
US9899092B2 (en) 2016-01-27 2018-02-20 Ip Gem Group, Llc Nonvolatile memory system with program step manager and method for program step management
US10157677B2 (en) 2016-07-28 2018-12-18 Ip Gem Group, Llc Background reference positioning and local reference positioning using threshold voltage shift read
US10291263B2 (en) 2016-07-28 2019-05-14 Ip Gem Group, Llc Auto-learning log likelihood ratio
US10236915B2 (en) 2016-07-29 2019-03-19 Microsemi Solutions (U.S.), Inc. Variable T BCH encoding
KR102620562B1 (ko) 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
KR20180062158A (ko) * 2016-11-30 2018-06-08 삼성전자주식회사 루프 상태 정보를 생성하는 불휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102406868B1 (ko) 2017-11-23 2022-06-10 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR102524916B1 (ko) 2018-03-13 2023-04-26 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR102429458B1 (ko) * 2018-04-03 2022-08-05 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
CN113948145B (zh) 2020-07-17 2024-05-14 长鑫存储技术有限公司 封装芯片的测试方法、系统、计算机设备和存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101014926B1 (ko) * 2008-05-20 2011-02-15 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 검증 방법
US20110235420A1 (en) 2010-03-25 2011-09-29 Eran Sharon Simultaneous multi-state read or verify in non-volatile storage
US20120069667A1 (en) 2010-09-22 2012-03-22 Masanobu Shirakawa Nonvolatile semiconductor memory device capable of speeding up data write

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4220319B2 (ja) 2003-07-04 2009-02-04 株式会社東芝 不揮発性半導体記憶装置およびそのサブブロック消去方法
JP4761910B2 (ja) 2005-10-05 2011-08-31 株式会社東芝 不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステム
KR20070109684A (ko) 2006-05-12 2007-11-15 주식회사 하이닉스반도체 낸드 플래시 메모리 장치의 소거방법
KR100898689B1 (ko) 2006-05-18 2009-05-22 주식회사 하이닉스반도체 낸드 플래시 메모리 장치의 프로그램 방법
US7474565B2 (en) 2006-12-11 2009-01-06 Macronix International Co., Ltd. Programming scheme for non-volatile flash memory
KR20080090801A (ko) 2007-04-06 2008-10-09 주식회사 하이닉스반도체 낸드 플래시 메모리소자의 소거방법
US7852683B2 (en) 2008-07-02 2010-12-14 Sandisk Corporation Correcting for over programming non-volatile storage
KR100996108B1 (ko) 2009-01-21 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR101046839B1 (ko) * 2009-05-29 2011-07-06 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 프로그램 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101014926B1 (ko) * 2008-05-20 2011-02-15 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 검증 방법
US20110235420A1 (en) 2010-03-25 2011-09-29 Eran Sharon Simultaneous multi-state read or verify in non-volatile storage
US20120069667A1 (en) 2010-09-22 2012-03-22 Masanobu Shirakawa Nonvolatile semiconductor memory device capable of speeding up data write

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