KR20190106282A - 저전압 감지 회로 및 이를 포함하는 메모리 장치 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 감지 능력을 갖는 저전압 감지 회로는, 전원 전압을 전압 분배하여 제1 비교 전압 및 상기 제1 비교 전압보다 높은 레벨을 갖는 제2 비교 전압을 생성하는 비교 전압 생성부, 상기 제1 비교 전압과 기준 전압을 비교하여, 저전압 감지 활성신호를 출력하는 제1 비교부, 상기 저전압 감지 활성 신호가 입력되는 동안, 상기 제2 비교 전압과 상기 기준 전압을 비교하여, 감지 신호를 출력하는 제2 비교부, 상기 감지 신호에 따라 저전압 감지 신호를 출력 단자에 제공하는 감지 신호 유지부 및 상기 저전압 감지 활성신호에 따라 상기 저전압 감지 신호를 디스차지 하는 출력 신호 디스차지부를 포함한다.

Description

저전압 감지 회로 및 이를 포함하는 메모리 장치{LOW VOLTAGE DETECTION CIRCUIT AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 저전압 감지 회로 및 이를 포함하는 메모리 장치에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다.
불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 불휘발성 메모리 장치는 외부 전원으로부터 입력되는 전원 전압에 전압 강하가 발생한 경우, 이를 감지하기 위한 저전압 감지회로를 포함할 수 있다.
본 발명의 실시 예는 보다 정확한 감지 능력을 가진 저전압 감지 회로 및 이를 포함하는 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 저전압 감지 회로는, 전원 전압을 전압 분배하여 제1 비교 전압 및 상기 제1 비교 전압보다 높은 레벨을 갖는 제2 비교 전압을 생성하는 비교 전압 생성부, 상기 제1 비교 전압과 기준 전압을 비교하여, 저전압 감지 활성신호를 출력하는 제1 비교부, 상기 저전압 감지 활성 신호가 입력되는 동안, 상기 제2 비교 전압과 상기 기준 전압을 비교하여, 감지 신호를 출력하는 제2 비교부, 상기 감지 신호에 따라 저전압 감지 신호를 출력 단자에 제공하는 감지 신호 유지부 및 상기 저전압 감지 활성신호에 따라 상기 저전압 감지 신호를 디스차지 하는 출력 신호 디스차지부를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들에 공급될 동작전압을 생성하는 전압 생성부 및 상기 동작 전압을 상기 복수의 메모리 셀에 제공하거나, 제공된 상기 동작 전압을 디스차지 하는 제어 로직를 포함하고, 상기 전압 생성부는, 외부로부터 입력되는 전원 전압이 저전압 상태에 해당하는 동안 상기 제어 로직에 저전압 감지 신호를 출력하는 저전압 감지 회로를 더 포함하고, 상기 저전압 감지 회로는, 상기 전원 전압을 전압 분배하여 제1 비교 전압 및 상기 제1 비교 전압보다 높은 레벨을 갖는 제2 비교 전압을 생성하는 비교 전압 생성부, 상기 제1 비교 전압과 기준 전압을 비교하여, 저전압 감지 활성신호를 출력하는 제1 비교부, 상기 저전압 감지 활성 신호가 입력되는 동안, 상기 제2 비교 전압과 상기 기준 전압을 비교하여, 감지 신호를 출력하는 제2 비교부, 상기 감지 신호에 따라 상기 저전압 감지 신호를 출력 단자에 제공하는 감지 신호 유지부 및 상기 저전압 감지 활성신호에 따라 상기 저전압 감지 신호를 디스차지 하는 출력 신호 디스차지부를 포함한다.
본 기술에 따르면, 정확한 감지 능력을 가진 저전압 감지 회로 및 이를 포함하는 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 종래 저전압 감지 회로(20)의 회로도이다.
도 3은 도 2의 저전압 감지 회로(20)의 동작을 설명하는 파형도이다.
도 4는 본 발명의 실시 예에 따른 저전압 감지 회로(140)를 나타내는 회로도이다.
도 5는 도 4의 저전압 감지 회로(140)의 동작을 설명하는 파형도이다.
도 6은 본 발명의 다른 실시 예에 따른 저전압 감지 회로(140-2)를 나타내는 회로도이다.
도 7은 도 1의 메모리 장치(100)의 구조를 설명하기 위한 도면이다.
도 8은 도 7의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 9는 도 8의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 10은 도 8의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 11은 도 7의 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 12는 도 11의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100), 메모리 컨트롤러(200) 및 전력관리회로(Power Management Integrated Circuit, PMIC)(300)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 프로그램 동작 및 읽기 동작은 페이지 단위로 수행되고, 소거 동작은 블록 단위로 수행될 수 있다.
메모리 장치(100)는 전력관리회로(300)로부터 전원 전압(VCCE)을 제공받을 수 있다. 메모리 장치(100)는 전원 전압(VCCE)의 레벨 변화에 따라 메모리 장치(100)의 동작의 신뢰성을 확보하기 위해서 다양한 관리 동작들을 수행할 수 있다.
예를 들어, 전력관리회로(300)로부터 전원 전압 공급이 갑작스럽게 차단(이하, '서든 파워 오프(sudden power off; SPO)'라함)되면, 메모리 장치(100)에 프로그램 중인 데이터가 손상되는 등 결함이 발생할 수 있다. 따라서 상기 서든 파워 오프 시에 데이터의 안전한 보존을 위해서 메모리 장치(100)는 전원 전압(VCCE)의 레벨을 모니터링 할 수 있다.
메모리 장치(100)는 전원 전압(VCCE)이 일정 수준 이하로 내려가서 서든 파워 오프가 예상되는 경우에는, 메모리 장치(100)에 포함된 메모리 셀들과 연결되는 워드라인(word line; WL) 및 비트라인(bit line; BL)에 공급되는 전압들을 디스차지 하기 위한 동작을 수행할 수 있다. 전원 전압(VCCE)이 일정 수준 이하로 내려가는 경우를 저전압 상태라고 정의할 수 있다. 메모리 장치(100)는 저전압 상태를 감지하는 저전압 감지 회로(140)를 더 포함할 수 있다.
저전압 감지 회로(140)는 전원 전압(VCCE)을 미리 설정된 기준 전압(VREF)과 비교하여 전원 전압(VCCE)의 레벨이 기준 전압(VREF)보다 낮아지면, 감지 신호를 출력하는 회로일 수 있다. 실시 예에서, 저전압 감지 회로(140)는 전원 전압(VCCE)과 기준 전압(VREF)을 비교하지 않고, 전원 전압(VCCE)을 기초로 기준 전압(VREF)와 비교하기 위한 비교 전압(VDIV)을 생성할 수 있다. 저전압 감지 회로(140)는 비교 전압(VDIV)과 기준 전압(VREF)을 비교하여 비교 전압(VDIV)이 기준 전압(VREF)보다 낮아지면, 저전압 감지 신호를 출력할 수 있다.
실시 예에서, 메모리 장치(100)는 전원 전압(VCCE)이 공급될 때 오작동을 방지하기 위해 파워 온 리셋 회로(power on reset; POR)를 포함할 수 있다. 전원 전압(VCCE)이 메모리 장치(100)에 인가될 때, 전원 전압(VCCE)이 소정의 레벨에 도달하면 파워 온 리셋 회로는 메모리 장치(100)를 구성하는 플립 플롭, 래치, 카운터, 레지스터 등을 초기화시키기 위한 리셋 신호를 제공할 수 있다. 예를 들어, 메모리 장치(100)는 파워-온 시에 전원 전압(VCCE)이 소정 레벨에 도달하면 활성화된 리셋 신호를 출력한다. 이후, 전원 전압(VCCE)이 정상 동작 전압에 도달하게 되면 리셋 신호는 비활성화된다. 활성화된 리셋 신호에 응답하여, 메모리 장치(100)의 내부 구성 요소들은 초기 상태로 리셋될 수 있다. 실시 예에서, 파워 온 리셋 회로와 저전압 감지 회로(140)는 각각 별개의 독립된 회로로써 전원 전압(VCCE)의 레벨을 디텍팅할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 또는 호스트(400)의 요청과 무관하게 메모리 장치(100)의 동작을 제어할 수 있다.
예를 들어, 메모리 컨트롤러(200)는 호스트(400)의 요청에 따라 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 읽기 동작 시, 메모리 컨트롤러(200)는 읽기 커맨드 및 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)를 제어하기 위한 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(400)와 메모리 장치(100)의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 운용하도록 구성될 수 있다. 구체적으로 메모리 컨트롤러(200)는 호스트(400)로부터의 요청(request)에 포함된 논리 어드레스(Logical Address)를 메모리 장치(100)에 제공할 어드레스(ADD)인 물리 어드레스(Physical Address)로 변환할 수 있다.
전력관리회로(300)는 메모리 장치(100)와 메모리 컨트롤러(200)가 동작하는데 필요한 전원 전압을 제공할 수 있다. 실시 예에서, 전력관리회로(300)가 제공하는 전압은 3.3V와 1.8V일 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 종래 저전압 감지 회로(20)의 회로도이다.
도 2를 참조하면, 저전압 감지 회로(20)는 전압입력부(21), 비교전압 생성부(22) 및 전압 비교부(23)를 포함할 수 있다.
전압입력부(21)는 전원 전압 단자(T20)와 비교전압 생성부(22)에 직렬로 연결될 수 있다. 전압입력부(21)는 입력 신호 단자(T21)로부터 입력되는 인에이블 신호(EN)에 응답하여, 전원 전압 단자(T20)를 통해 입력되는 전원 전압(VCCE)을 비교전압 생성부(22)에 제공할 수 있다. 실시 예에서, 전압입력부(21)는 P형(P-type) 트랜지스터를 포함할 수 있다. 이 경우, 인에이블 신호는 P형(P-type) 트랜지스터의 게이트 전극에 제공될 수 있다.
비교전압 생성부(22)는 전압입력부(21)와 접지 전압(GND)사이에 직렬로 연결될 수 있다. 비교전압 생성부(22)는 전압입력부(21)로부터 입력되는 전원 전압(VCCE)을 분배한 비교 전압(VDIV)을 생성할 수 있다. 비교전압 생성부(22)는 생성된 비교 전압(VDIV)을 전압비교부(23)로 출력할 수 있다. 실시 예에서, 비교전압 생성부(22)는 복수의 저항(R)들을 포함할 수 있다. 비교전압 생성부(22)는 복수의 저항(R)들 중 선택된 노드의 전압을 비교 전압(VDIV)으로 출력할 수 있다.
전압 비교부(23)는 연산 증폭기(Operational Amplifier, OP AMP)를 포함할 수 있다. 전압 비교부(23)는 반전 단자(inverting terminal)를 통해 비교전압 생성부(22)가 출력한 비교 전압(VDIV)을 입력 받고, 비반전 단자(non-inverting terminal)를 통해 기준 전압(VREF)을 입력 받을 수 있다.
전압 비교부(23)는 비교 전압(VDIV)의 전압 레벨이 기준 전압(VREF)보다 낮아지면 출력 단자(T22)를 통해 저전압 감지 신호(LVCC DETECT)를 출력할 수 있다.
만일 도 1을 참조하여 설명된 저장 장치(50)가 휴대폰, 태블릿 PC등과 같은 모바일 장치인 경우, 모바일 장치의 배터리가 감소하면, 전력관리회로(300)의 공급 능력이 감소될 수 있다. 이 경우, 메모리 장치(100)에 인가되는 전원 전압(VCCE)은 저전압 상태로 감소하였다가 다시 회복되는 상황이 발생할 수 있다. 또한, 전원 전압(VCCE)이 저전압 상태에 있는 경우, 저전압 감지 회로(20)에 입력되는 기준 전압(VREF)도 함께 강하하는 상황이 발생될 수 있다. 만일, 강하된 기준 전압(VREF)이 비교 전압(VDIV)보다 작아지면, 전원 전압(VCCE)이 이미 저전압 상태로 낮아진 상태임에도 불구하고, 기준 전압(VREF)이 비교 전압(VDIV)보다 낮음을 이유로 저전압 감지 신호(LVCC DETECT)가 더 이상 출력되지 않을 수 있다. 따라서, 메모리 장치(100)에 오동작이 유발될 수 있다.
도 3은 도 2의 저전압 감지 회로(20)의 동작을 설명하는 파형도이다.
도 2 및 도 3을 참조하면, t0 이전에는 전원 전압(VCCE)의 레벨이 정상 수준을 유지한다.
t0에서 전원 전압(VCCE)의 전압 레벨이 감소한다. 전원 전압(VCCE)의 전압 레벨이 감소하는 상황은 다양한 원인에 의해 발생할 수 있다. 비교 전압(VDIV)은 전원 전압(VCCE)을 분배한 전압이기 때문에, 전원 전압(VCCE)이 감소하면, 비교 전압(VDIV)도 감소할 것이다. 다만, 비교 전압(VDIV)이 감소하는 타이밍과 감소하는 기울기는 다양한 요인들로 인해 전원 전압(VCCE)의 감소하는 타이밍과 기울기와 상이할 수 있다.
t1에서 비교 전압(VDIV)의 레벨이 기준 전압(VREF)보다 낮아졌으므로, 입력되는 전원 전압(VCCE)은 저전압 상태에 해당한다. 따라서, 저전압 감지 회로(20)는 저전압 감지 신호(LVCC DETECT)를 출력할 것이다.
전원 전압(VCCE)이 저전압 상태에 있는 경우, 저전압 감지 회로(20)에 입력되는 기준 전압(VREF)도 함께 강하하는 상황이 발생될 수 있다.
t1~t2사이에서 기준 전압(VREF)의 레벨도 감소한다.
t2에서, 기준 전압(VREF)의 레벨이 비교 전압(VDIV)보다 더 낮은 전압 레벨로 감소하면, 저전압 감지 회로(20)의 전압비교부(23)는 저전압 감지 신호(LVCC DETECT)를 출력하지 않을 것이다.
t2~t3에서, 기준 전압(VREF)의 레벨이 다시 증가하기 시작할 수 있다.
t3에서, 기준 전압(VREF)의 레벨이 비교 전압(VDIV)보다 높은 전압 레벨을 가지므로, 저전압 감지 신호(LVCC DETECT)가 다시 출력될 수 있다.
t3~t4에서, 비교 전압(VDIV)의 레벨이 다시 증가하기 시작할 수 있다.
t4에서, 비교 전압(VDIV)의 레벨이 기준 전압(VREF)보다 높은 레벨을 가지므로, 입력되는 전원 전압(VCCE)는 더 이상 저전압 상태가 아닐 것이다. 따라서, 저전압 감지 신호(LVCC DETECT)는 출력되지 않는다.
t5에서 전원 전압(VCCE)의 레벨이 t0이전 상태로 회복된다.
도 3에서 실제로 전원 전압(VCCE)이 저전압 상태에 있는 구간은 t1~t4에 해당한다. 도 2를 참조하여 설명된 저전압 감지 회로(20)의 경우, 강하된 기준 전압(VREF)이 비교 전압(VDIV)보다 작아지면, 전원 전압(VCCE)이 이미 저전압 상태로 낮아진 상태임에도 불구하고, 기준 전압(VREF)이 비교 전압(VDIV)보다 낮음을 이유로 저전압 감지 신호(LVCC DETECT)가 더 이상 출력되지 않는다. 따라서, t2~t3구간은 실제로는 저전압 상태에 있으나, 저전압 감지 신호(LVCC DETECT)가 출력되지 않는 문제가 발생할 수 있다.
도 4는 본 발명의 실시 예에 따른 저전압 감지 회로(140)를 나타내는 회로도이다.
도 4를 참조하면, 저전압 감지 회로(140)는 전압입력부(141), 비교전압 생성부(142), 제1 비교부(143), 제2 비교부(144), 감지 신호 유지부(145) 및 출력 신호 디스차지부(146)를 포함할 수 있다.
전압입력부(141)는 전원 전압 단자(T1)와 비교전압 생성부(142)에 직렬로 연결될 수 있다. 전압입력부(141)는 입력 신호 단자(T2)로부터 입력되는 동작 인에이블 신호(ENABLE_N)에 응답하여, 전원 전압 단자(T1)를 통해 입력되는 전원 전압(VCCE)을 비교전압 생성부(142)에 제공할 수 있다. 실시 예에서, 전압입력부(141)는 제1 P형(P-type) 트랜지스터(P1)를 포함할 수 있다. 이 경우, 동작 인에이블 신호(ENABLE_N)는 제1 P형(P-type) 트랜지스터(P1)의 게이트 전극에 제공될 수 있다.
비교전압 생성부(142)는 전압입력부(141)와 접지 전압(GND)사이에 직렬로 연결될 수 있다. 비교전압 생성부(142)는 전압입력부(141)로부터 입력되는 전원 전압(VCCE)을 분배하여 제1 비교전압(VDIV_ENABLE) 및 제2 비교전압(VDIV)을 생성할 수 있다. 비교전압 생성부(142)는 생성된 제1 비교전압(VDIV_ENABLE)을 제1 비교부(143)에 제공하고, 제2 비교전압(VDIV)을 제2 비교부(144)에 제공할 수 있다. 실시 예에서, 제1 비교전압(VDIV_ENABLE)의 레벨을 제2 비교 전압(VDIV)의 레벨보다 낮을 수 있다.
실시 예에서, 비교전압 생성부(142)는 복수의 저항(R)들을 포함할 수 있다. 비교전압 생성부(142)는 전원 전압(VCCE)을 제1 비교전압(VDIV_ENABLE) 또는 제2 비교전압(VDIV)으로 출력할 수 있다.
제1 비교부(143)는 연산 증폭기(Operational Amplifier, OP AMP)를 포함할 수 있다. 제1 비교부(143)는 반전 단자(inverting terminal)를 통해 비교전압 생성부(142)가 출력한 제1 비교 전압(VDIV_ENABLE)을 입력 받고, 비반전 단자(non-inverting terminal)를 통해 기준 전압(VREF)을 입력 받을 수 있다.
제1 비교부(143)는 제1 비교 전압(VDIV_ENABLE)과 기준 전압(VREF)의 레벨을 비교할 수 있다. 제1 비교부(143)는 제1 비교 전압(VDIV_ENABLE)과 기준 전압(VREF)의 레벨을 비교한 결과를 제1 노드(node 1)로 출력할 수 있다. 구체적으로, 제1 비교부(143)는 제1 비교 전압(VDIV_ENABLE)의 레벨이 기준 전압(VREF)보다 낮아지면, 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 출력할 수 있다. 제1 비교부(143)는 제1 비교 전압(VDIV_ENABLE)의 레벨이 기준 전압(VREF)보다 같거나 높은 경우, 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 출력하지 않을 수 있다.
실시 예에서, 제1 비교부(143)는 제1 비교 전압(VDIV_ENABLE)의 레벨이 기준 전압(VREF)보다 낮아지면, 하이 상태의 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 출력할 수 있다. 또는 제1 비교부(143)는 제1 비교 전압(VDIV_ENABLE)의 레벨이 기준 전압(VREF)보다 같거나 높은 경우, 로우 상태의 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 출력할 수 있다.
제2 비교부(144)는 연산 증폭기(Operational Amplifier, OP AMP)를 포함할 수 있다. 제2 비교부(144)는 반전 단자(inverting terminal)를 통해 비교전압 생성부(142)가 출력한 제2 비교 전압(VDIV)을 입력 받고, 비반전 단자(non-inverting terminal)를 통해 기준 전압(VREF)을 입력 받을 수 있다. 제2 비교부(144)는 제2 비교 전압(VDIV)과 기준 전압(VREF)를 비교할 수 있다. 제2 비교부(144)는 제2 비교 전압(VDIV)이 기준 전압(VREF)보다 낮은 전압을 갖는 경우 감지 신호(DETECT)를 제2 노드로 출력할 수 있다.
실시 예에서, 제2 비교부(144)는 제1 비교부(143)가 출력한 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 인에이블 신호로 동작할 수 있다. 예를 들어, 제2 비교부(144)는 제1 비교부(143)이 출력한 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 입력되는 동안에만, 제2 비교 전압(VDIV)과 기준 전압(VREF)를 비교한 결과를 출력할 수 있다.
구체적으로, 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 입력되는 동안, 제2 비교부(144)는 제2 비교 전압(VDIV)이 기준 전압(VREF)보다 낮으면, 감지 신호(DETECT)를 출력하고, 제2 비교 전압(VDIV)이 기준 전압(VREF)보다 높거나 같은 전압 레벨인 경우 감지 신호(DETECT)를 출력하지 않을 것이다. 실시 예에서, 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 입력되지 않는 경우, 제2 비교 전압(VDIV)과 기준 전압(VREF)를 비교한 결과를 출력하지 않을 것이다.
감지 신호 유지부(145)는 제2 노드와 출력 단자(T3) 사이에 연결될 수 있다. 감지 신호 유지부(145)는 제2 노드(Node2)의 감지 신호(DETECT)에 응답하여, 출력 단자(T3)에 저전압 감지 신호(LVCC DETECT)를 출력할 수 있다. 감지 신호 유지부(145)는 출력 단자(T3)에 저전압 감지 신호(LVCC DETECT)를 유지할 수 있다. 구체적으로, 감지 신호 유지부(145)는 제1 N형(N-type) 트랜지스터(N1), 제1 인버터(IV1) 및 제2 인버터(IV2)를 포함할 수 있다. 제1 N형 트랜지스터(N1)는 제2 노드(Node2)와 제3 노드(Node)사이에 연결될 수 있다. 제1 N형 트랜지스터(N1)의 게이트 전극은 제2 노드(Node2)에 연결된다. 제1 N형 트랜지스터(N1)의 소스 전극은 접지 전압(GND)에 연결된다. 제1 N형 트랜지스터(N1)의 드레인 전극은 제3 노드에 연결될 수 있다. 제1 인버터(IV1) 및 제2 인버터(IV2)는 병렬로 연결되어 하나의 래치를 구성할 수 있다. 래치의 일단은 제3 노드(Node3)에 연결되고, 타단은 출력 단자(T3)에 연결될 수 있다.
초기 값으로, 노드 3은 하이 상태에 해당하는 전압을 가질 수 있다. 제2 비교부(144)가 제2 노드(Node)로 감지 신호(DETECT)를 출력하면, 제1 N형 트랜지스터(N1)가 턴온되고, 제3 노드(Node)를 디스차지 할 수 있다. 제1 인버터(IV1) 및 제2 인버터(IV2)에 의해 출력 단자(T3)에는 저전압 감지 신호(LVCC DETECT)가 출력될 수 있다. 제2 비교부(144)가 감지 신호(DETECT)를 더 이상 출력하지 않는 경우에도, 제1 인버터(IV1) 및 제2 인버터(IV2)에 의해 제3 노드(Node3)는 데이터 로우 상태에 해당하는 전압을 유지하고, 출력 단자(T3)의 저전압 감지 신호(LVCC DETECT)는 유지될 수 있다.
출력 신호 디스차지부(146)는 출력 단자(T3)에 출력되고 있는 저전압 감지 신호(LVCC DETEC)를 디스차지 시킬 수 있다. 출력 신호 디스차지부(146)는 제1 노드(Node1)와 출력 단자(T3)사이에 연결될 수 있다. 출력 신호 디스차지부(146)는 제1 비교부(143)가 제1 노드(Node1)로 출력하는 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 입력 받을 수 있다. 출력 신호 디스차지부(146)는 저전압 감지 활성신호(LVCC_DETECT_ENABLE)에 따라 출력 노드(T3)를 디스차지 할 수 있다.
출력 신호 디스차지부(146)는 제3 인버터(IV3) 및 제2 N형 트랜지스터(N2)를 포함할 수 있다. 제3 인버터(IV3)의 일단은 제1 노드(Node1)에 연결되고, 타단은 제4 노드(Node4)에 연결될 수 있다. 수 있다. 제2 N형 트랜지스터(N2)의 게이트 전극은 제4 노드(Node4)에 연결되고, 소스 전극은 접지 전압(GND)에 연결되며, 드레인 전극은 출력 단자(T3)에 연결될 수 있다.
제1 비교 전압(VDIV_ENABLE)이 기준 전압(VREF)보다 낮은 경우, 제1 비교부(143)는 제1 노드(Node1)로 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 출력할 수 있다.
제3 인버터(IV3)는 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 반전하여 제4 노드(Node1)로 전달한다. 만일 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 하이 상태이면, 제4 노드(Node4)는 로우 상태일 것이다. 반대로 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 로우 상태이면, 제4 노드(Node 4)는 하이 상태일 것이다. 제2 N형 트랜지스터(N2)는 제 4노드(Node4)가 하이 상태일 때 턴온되고, 로우 상태일 때, 턴오프 될 수 있다. 따라서, 출력 신호 디스차지부(146)는 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 로우 상태인 경우 출력 단자(T3)에 출력 중인 저전압 감지 신호(LVCC DETECT)를 디스차지 할 것이다.
도 5는 도 4의 저전압 감지 회로(140)의 동작을 설명하는 파형도이다.
도 4 및 도 5를 참조하면, T0 이전에는 전원 전압(VCCE)의 레벨이 정상 수준을 유지한다.
T0에서 전원 전압(VCCE)의 전압 레벨이 감소한다. 전원 전압(VCCE)의 전압 레벨이 감소하는 상황은 다양한 원인에 의해 발생할 수 있다. 제1 비교 전압(VDIV_ENABLE) 및 제2 비교 전압(VDIV)은 전원 전압(VCCE)을 분배한 전압이기 때문에, 전원 전압(VCCE)이 감소함에 따라 함께 감소할 수 있다. 다만, 제1 비교 전압(VDIV_ENABLE) 및 제2 비교 전압(VDIV) 감소하기 시작하는 타이밍과 감소하는 기울기는 다양한 요인들로 인해 전원 전압(VCCE)의 감소하기 시작하는 타이밍 및 그 기울기와 상이할 수 있다.
T1에서 제2 비교 전압(VDIV)의 레벨은 기준 전압(VREF)보다 높지만, 제1 비교 전압(VDIV_ENABLE)의 전압이 기준 전압(VREF)보다 낮아졌으므로, 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 출력될 수 있다.
T2에서 제1 비교 전압(VDIV_ENABLE)은 여전히 기준 전압(VREF)보다 낮은 상태이고, 제2 비교 전압(VDIV)도 기준 전압(VERF)보다 낮은 상태일 수 있다. 이 때, 입력되는 전원 전압(VCCE)은 저전압 상태에 해당한다. 따라서, 제2 비교부(144)는 감지 신호(DETECT)를 출력하고, 출력 단자(T3)는 저전압 감지 신호(LVCC DETECT)를 출력할 것이다. 전원 전압(VCCE)이 저전압 상태에 있는 경우, 저전압 감지 회로(140)에 입력되는 기준 전압(VREF)도 함께 강하하는 상황이 발생될 수 있다.
T2~T3사이에서 기준 전압(VREF)의 레벨도 감소한다.
T3에서, 기준 전압(VREF)의 레벨이 제2 비교 전압(VDIV)보다 더 낮은 전압 레벨로 감소하면, 저전압 감지 회로(140)의 제2 비교부(144)는 김지 신호(DETECT)를 출력하지 않을 것이다. 그러나, 전압비교부(23)는 저전압 감지 신호(LVCC DETECT)를 출력하지 않을 것이다. 그러나, 감지 신호 유지부(145)에 포함된 래치로 인해 저전압 감지 신호(LVCC DETECT)는 유지될 수 있다.
T3~T4에서, 기준 전압(VREF)의 레벨이 다시 증가하기 시작할 수 있다.
T4에서, 기준 전압(VREF)의 레벨이 제2 비교 전압(VDIV)보다 높은 전압 레벨을 가지므로, 저전압 감지 신호(LVCC DETECT)가 다시 출력될 수 있다.
T4~T5에서, 제1 비교 전압(DIV_ENABLE) 및 제2 비교 전압(VDIV)의 레벨이 다시 증가하기 시작할 수 있다.
T5에서, 제2 비교 전압(VDIV)의 레벨이 기준 전압(VREF)보다 높은 레벨을 가지므로, 입력되는 전원 전압(VCCE)는 더 이상 저전압 상태가 아닐 것이다. 제2 비교부(144)는 감지 신호(DDETECT)를 출력하지 않을 수 있다.
T6에서, 제1 비교 전압(DIV_ENABLE)이 기준 전압(VREF)보다 높은 레벨을 갖기 시작한다. 따라서, 제1 비교부(143)는 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 출력하지 않는다. 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 로우 상태로 변경되면, 출력 신호 디스차지부(146)는 출력 단자(T3)의 저전압 감지 신호(LVCC DETECT)를 디스차지 할 수 있다.
T6에서 전원 전압(VCCE)의 레벨이 t0이전 상태로 회복된다.
도 5에서 전원 전압(VCCE)이 저전압 상태에 있는 구간은 T2~T5에 해당한다. 도 4를 참조하여 설명된 저전압 감지 회로(140)의 경우, 강하된 기준 전압(VREF)이 비교 전압(VDIV)보다 작아지더라도, 출력 단자(T3)의 저전압 감지 신호(LVCC DETECT)를 하이 상태로 유지하므로, 저전압 상태에 있으나, 저전압 감지 신호(LVCC DETECT)가 출력되지 않는 문제를 방지할 수 있다.
도 4 및 도 5를 참조하여 설명된 실시 예의 경우, 제1 비교 전압(DIV_ENABLE) 및 제2 비교 전압(VDIV)은 각각 기준 전압(VREF)과 비교된다. 그러나, 본 발명의 실시 예는 도 4 및 도 5를 참조하여 설명된 실시 예에 의해 제한되지 않는다.
실시 예에서, 제1 비교 전압(DIV_ENABLE) 및 제2 비교 전압(VDIV)은 각각 서로 다른 레벨을 갖는 기준 전압들과 비교될 수 있다. 예를 들어, 도 4를 참조하여 설명된 제1 비교부(143)는 제1 비교 전압(DIV_ENABLE)을 제1 기준 전압(VREF1, 미도시)와 비교하고, 제2 비교부(144)는 제2 비교 전압(VDIV)을 제2 기준 전압(VREF2, 미도시)과 비교할 수 있다. 이 때, 제1 기준 전압(VREF1)은 제2 기준 전압(VREF2)보다 높은 전압일 수 있다. 이 경우, 저전압 감지신호(LVCC DETECT)의 디스차지 시점이 도 4의 실시 예의 경우와 비교하여 더 늦어질 수 있을 것이다. 이를 통해 전원 전압(VCCE)이 정상 레벨로 회복되는데 충분한 시간이 제공될 수 있을 것이다.
도 6은 본 발명의 다른 실시 예에 따른 저전압 감지 회로(140-2)를 나타내는 회로도이다.
도 6을 참조하면, 저전압 감지 회로(140-2)는 전압입력부(141'), 비교전압 생성부(142'), 제1 비교부(143'), 제2 비교부(144'), 감지 신호 유지부(145') 및 출력 신호 디스차지부(146')를 포함할 수 있다.
전압입력부(141')는 전원 전압 단자(T1)와 비교전압 생성부(142')에 직렬로 연결될 수 있다. 전압입력부(141')는 입력 신호 단자(T2')로부터 입력되는 동작 인에이블 신호(ENABLE_N)에 응답하여, 전원 전압 단자(T1')를 통해 입력되는 전원 전압(VCCE)을 비교전압 생성부(142')에 제공할 수 있다. 실시 예에서, 전압입력부(141')는 제1 P형(P-type) 트랜지스터(P1')를 포함할 수 있다. 이 경우, 동작 인에이블 신호(ENABLE_N)는 제1 P형(P-type) 트랜지스터(P1')의 게이트 전극에 제공될 수 있다.
비교전압 생성부(142')는 전압입력부(141')와 접지 전압(GND)사이에 직렬로 연결될 수 있다. 비교전압 생성부(142')는 전압입력부(141')로부터 입력되는 전원 전압(VCCE)을 분배하여 제1 비교전압(VDIV_ENABLE) 및 제2 비교전압(VDIV)을 생성할 수 있다. 비교전압 생성부(142')는 생성된 제1 비교전압(VDIV_ENABLE)을 제1 비교부(143')에 제공하고, 제2 비교전압(VDIV)을 제2 비교부(144')에 제공할 수 있다. 실시 예에서, 제1 비교전압(VDIV_ENABLE)의 레벨을 제2 비교 전압(VDIV)의 레벨보다 낮을 수 있다.
실시 예에서, 비교전압 생성부(142')는 복수의 저항(R)들을 포함할 수 있다. 비교전압 생성부(142')는 전원 전압(VCCE)을 제1 비교전압(VDIV_ENABLE) 또는 제2 비교전압(VDIV)으로 출력할 수 있다.
제1 비교부(143')는 연산 증폭기(Operational Amplifier, OP AMP)를 포함할 수 있다. 제1 비교부(143')는 반전 단자(inverting terminal)를 통해 비교전압 생성부(142)가 출력한 제1 비교 전압(VDIV_ENABLE)을 입력 받고, 비반전 단자(non-inverting terminal)를 통해 기준 전압(VREF)을 입력 받을 수 있다.
제1 비교부(143')는 제1 비교 전압(VDIV_ENABLE)과 기준 전압(VREF)의 레벨을 비교할 수 있다. 제1 비교부(143')는 제1 비교 전압(VDIV_ENABLE)과 기준 전압(VREF)의 레벨을 비교한 결과를 제1 노드(Node1')로 출력할 수 있다. 구체적으로, 제1 비교부(143')는 제1 비교 전압(VDIV_ENABLE)의 레벨이 기준 전압(VREF)보다 낮아지면, 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 출력할 수 있다. 제1 비교부(143')는 제1 비교 전압(VDIV_ENABLE)의 레벨이 기준 전압(VREF)보다 같거나 높은 경우, 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 출력하지 않을 수 있다.
실시 예에서, 제1 비교부(143')는 제1 비교 전압(VDIV_ENABLE)의 레벨이 기준 전압(VREF)보다 낮아지면, 하이 상태의 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 출력할 수 있다. 또는 제1 비교부(143')는 제1 비교 전압(VDIV_ENABLE)의 레벨이 기준 전압(VREF)보다 같거나 높은 경우, 로우 상태의 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 출력할 수 있다.
제2 비교부(144')는 연산 증폭기(Operational Amplifier, OP AMP)를 포함할 수 있다. 제2 비교부(144')는 반전 단자(inverting terminal)를 통해 비교전압 생성부(142')가 출력한 제2 비교 전압(VDIV)을 입력 받고, 비반전 단자(non-inverting terminal)를 통해 기준 전압(VREF)을 입력 받을 수 있다. 제2 비교부(144')는 제2 비교 전압(VDIV)과 기준 전압(VREF)를 비교할 수 있다. 제2 비교부(144')는 제2 비교 전압(VDIV)이 기준 전압(VREF)보다 낮은 전압을 갖는 경우 감지 신호(DETECT)를 제2 노드로 출력할 수 있다.
실시 예에서, 제1 노드(Node1')과 제2 비교부(144')사이에 지연 회로(147')가 연결될 수 있다. 지연 회로(147')는 제1 노르(Node1')의 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 지연시켜 제2 비교부(144')에 제공할 수 있다.
실시 예에서, 제2 비교부(144')는 지연 회로(147')를 통해 입력된 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 인에이블 신호로 동작할 수 있다. 예를 들어, 제2 비교부(144)는 지연 회로(147')가 출력한 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 입력되는 동안에만, 제2 비교 전압(VDIV)과 기준 전압(VREF)를 비교한 결과를 출력할 수 있다.
구체적으로, 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 입력되는 동안, 제2 비교부(144')는 제2 비교 전압(VDIV)이 기준 전압(VREF)보다 낮으면, 감지 신호(DETECT)를 출력하고, 제2 비교 전압(VDIV)이 기준 전압(VREF)보다 높거나 같은 전압 레벨인 경우 감지 신호(DETECT)를 출력하지 않을 것이다. 실시 예에서, 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 입력되지 않는 경우, 제2 비교 전압(VDIV)과 기준 전압(VREF)를 비교한 결과를 출력하지 않을 것이다.
감지 신호 유지부(145')는 제2 노드와 출력 단자(T3') 사이에 연결될 수 있다. 감지 신호 유지부(145')는 제2 노드(Node2)의 감지 신호(DETECT)에 응답하여, 출력 단자(T3')에 저전압 감지 신호(LVCC DETECT)를 출력할 수 있다. 감지 신호 유지부(145')는 출력 단자(T3')에 저전압 감지 신호(LVCC DETECT)를 유지할 수 있다. 구체적으로, 감지 신호 유지부(145')는 제1 N형(N-type) 트랜지스터(N1'), 제1 인버터(IV1') 및 제2 인버터(IV2')를 포함할 수 있다. 제1 N형 트랜지스터(N1')는 제2 노드(Node2')와 제3 노드(Node3')사이에 연결될 수 있다. 제1 N형 트랜지스터(N1')의 게이트 전극은 제2 노드(Node2')에 연결된다. 제1 N형 트랜지스터(N1')의 소스 전극은 접지 전압(GND)에 연결된다. 제1 N형 트랜지스터(N1')의 드레인 전극은 제3 노드(Node3')에 연결될 수 있다. 제1 인버터(IV1') 및 제2 인버터(IV2')는 병렬로 연결되어 하나의 래치를 구성할 수 있다. 래치의 일단은 제3 노드(Node3')에 연결되고, 타단은 출력 단자(T3')에 연결될 수 있다.
초기 값으로, 노드 3(Node3')은 하이 상태에 해당하는 전압을 가질 수 있다. 제2 비교부(144')가 제2 노드(Node')로 감지 신호(DETECT)를 출력하면, 제1 N형 트랜지스터(N1')가 턴온되고, 제3 노드(Node)를 디스차지 할 수 있다. 제1 인버터(IV1') 및 제2 인버터(IV2')에 의해 출력 단자(T3')에는 저전압 감지 신호(LVCC DETECT)가 출력될 수 있다. 제2 비교부(144')가 감지 신호(DETECT)를 더 이상 출력하지 않는 경우에도, 제1 인버터(IV1') 및 제2 인버터(IV2')에 의해 제3 노드(Node3')는 데이터 로우 상태에 해당하는 전압을 유지하고, 출력 단자(T3')의 저전압 감지 신호(LVCC DETECT)는 유지될 수 있다.
출력 신호 디스차지부(146')는 출력 단자(T3')에 출력되고 있는 저전압 감지 신호(LVCC DETEC)를 디스차지 시킬 수 있다. 출력 신호 디스차지부(146')는 제1 노드(Node1')와 출력 단자(T3')사이에 연결될 수 있다. 출력 신호 디스차지부(146')는 제1 비교부(143')가 제1 노드(Node1')로 출력하는 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 입력 받을 수 있다. 출력 신호 디스차지부(146')는 저전압 감지 활성신호(LVCC_DETECT_ENABLE)에 따라 출력 노드(T3')를 디스차지 할 수 있다.
출력 신호 디스차지부(146')는 제3 인버터(IV3') 및 제2 N형 트랜지스터(N2')를 포함할 수 있다. 제3 인버터(IV3')의 일단은 제1 노드(Node1')에 연결되고, 타단은 제4 노드(Node4')에 연결될 수 있다. 수 있다. 제2 N형 트랜지스터(N2')의 게이트 전극은 제4 노드(Node4')에 연결되고, 소스 전극은 접지 전압(GND)에 연결되며, 드레인 전극은 출력 단자(T3')에 연결될 수 있다.
제1 비교 전압(VDIV_ENABLE)이 기준 전압(VREF)보다 낮은 경우, 제1 비교부(143')는 제1 노드(Node1')로 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 출력할 수 있다.
제3 인버터(IV3')는 저전압 감지 활성신호(LVCC_DETECT_ENABLE)를 반전하여 제4 노드(Node1')로 전달한다. 만일 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 하이 상태이면, 제4 노드(Node4')는 로우 상태일 것이다. 반대로 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 로우 상태이면, 제4 노드(Node 4')는 하이 상태일 것이다. 제2 N형 트랜지스터(N2')는 제 4노드(Node4')가 하이 상태일 때 턴온되고, 로우 상태일 때, 턴오프 될 수 있다. 따라서, 출력 신호 디스차지부(146')는 저전압 감지 활성신호(LVCC_DETECT_ENABLE)가 로우 상태인 경우 출력 단자(T3')에 출력 중인 저전압 감지 신호(LVCC DETECT)를 디스차지 할 것이다.
도 7은 도 1의 메모리 장치(100)의 구조를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 실시 예에서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 읽기 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인들에 접지 전압을 인가할 수 있다.
실시 예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 발생기(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 발생기(122)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
전압 발생기(122)는 저전압 감지 회로(140)를 포함할 수 있다. 저전압 감지 회로(140)는 전원 전압(VCCE)가 저전압 상태에 해당하는 동안 저전압 감지 신호(LVCC DETECT)를 제어 로직(130)에 제공할 수 있다. 제어 로직(130)은 저전압 감지 신호(LVCC DETECT)가 입력되면, 메모리 셀 어레이(110)에 연결된 워드 라인들 또는 비트 라인들에 인가되는 전압을 디스차지 할 수 있다.
실시 예에서, 저전압 감지 회로(140)는 도 4를 통해 설명된 저전압 감지 회로(140)일 수 있다. 다양한 실시 예에서, 저전압 감지 회로(140)는 도 6을 통해 설명된 저전압 감지 회로(140-2)일 수 있다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 메모리 셀들의 문턱 전압들이 검증 전압을 에 저장된 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 읽기 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
제어 로직(130)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
도 8은 도 7의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 8을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 9 및 도 10을 참조하여 더 상세히 설명된다.
도 9는 도 8의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 9를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 9에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 9에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 9에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 10은 도 8의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 10을 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 10의 메모리 블록(BLKb)은 도 9의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 10은 도 6의 메모리 셀 어레이의 다른 실시 예를 보여주는 회로도이다.
도 10을 참조하면, 메모리 셀 어레이는 도 7 내지 9를 참조하여 설명된 3차원 구조가 아닌 2차원 평면 구조를 가질 수 있다.
도 10에서, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 11은 도 7의 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(1000)은 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
메모리 장치(100)는 도 7을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 12는 도 11의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 12에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 7을 참조하여 설명된 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 11을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 12에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13에서, 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 11을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 11 및 도 12을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
140: 저전압 감지 회로
200: 메모리 컨트롤러
300: 전력관리회로
400: 호스트

Claims (15)

  1. 전원 전압을 전압 분배하여 제1 비교 전압 및 상기 제1 비교 전압보다 높은 레벨을 갖는 제2 비교 전압을 생성하는 비교 전압 생성부;
    상기 제1 비교 전압과 기준 전압을 비교하여, 저전압 감지 활성신호를 출력하는 제1 비교부;
    상기 저전압 감지 활성 신호가 입력되는 동안, 상기 제2 비교 전압과 상기 기준 전압을 비교하여, 감지 신호를 출력하는 제2 비교부;
    상기 감지 신호에 따라 저전압 감지 신호를 출력 단자에 제공하는 감지 신호 유지부; 및
    상기 저전압 감지 활성신호에 따라 상기 저전압 감지 신호를 디스차지 하는 출력 신호 디스차지부;를 포함하는 저전압 감지 회로.
  2. 제 1항에 있어서,
    상기 비교 전압 생성부에 상기 전원 전압을 제공하는 전압 입력부;를 더 포함하는 저전압 감지 회로.
  3. 제 1항에 있어서, 상기 제1 비교부는,
    상기 제1 비교 전압이 상기 기준 전압보다 낮으면 상기 저전압 감지 활성 신호를 하이 상태로 출력하고, 상기 제1 비교 전압이 상기 기준 전압보다 크거나 같으면, 상기 저전압 감지 활성 신호를 로우 상태로 출력하는 저전압 감지 회로.
  4. 제 1항에 있어서 상기 제2 비교부는,
    상기 제2 비교 전압이 상기 기준 전압보다 낮으면 상기 감지 신호를 하이 상태로 출력하고, 상기 제2 비교 전압이 상기 기준 전압보다 크거나 같으면, 상기 감지 신호를 로우 상태로 출력하는 저전압 감지 회로.
  5. 제 1항에 있어서, 상기 감지 신호 유지부는,
    상기 감지 신호가 로우 상태에서 하이 상태로 변경되면, 상기 저전압 감지 신호를 하이 상태로 출력하고, 상기 감지 신호가 하이 상태에서 로우 상태로 변경되면, 하이 상태의 상기 저전압 감지 신호를 유지하는 저전압 감지 회로.
  6. 제 1항에 있어서, 상기 출력 신호 디스차지부는,
    상기 저전압 감지 활성신호가 하이 상태에서 로우 상태로 변경되면, 상기 출력 단자에 제공되는 상기 저전압 감지 신호를 디스차디 하는 저전압 감지 회로.
  7. 제 1항에 있어서,
    상기 제1 비교부가 출력하는 상기 저전압 감지 활성 신호를 딜레이 시킨 뒤, 상기 제2 비교부에 제공하는 지연 회로;를 더 포함하는 저전압 감지 회로.
  8. 제 1항에 있어서, 상기 비교 전압 생성부는,
    복수의 저항들을 포함하고, 상기 제1 비교 전압 및 상기 제2 비교 전압은 상기 복수의 저항들 사이의 미리 선택된 노드들에서 각각 출력되는 전압인 저전압 감지 회로.
  9. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들에 공급될 동작전압을 생성하는 전압 생성부; 및
    상기 동작 전압을 상기 복수의 메모리 셀에 제공하거나, 제공된 상기 동작 전압을 디스차지 하는 제어 로직;를 포함하고,
    상기 전압 생성부는,
    외부로부터 입력되는 전원 전압이 저전압 상태에 해당하는 동안 상기 제어 로직에 저전압 감지 신호를 출력하는 저전압 감지 회로를 더 포함하고,
    상기 저전압 감지 회로는,
    상기 전원 전압을 전압 분배하여 제1 비교 전압 및 상기 제1 비교 전압보다 높은 레벨을 갖는 제2 비교 전압을 생성하는 비교 전압 생성부;
    상기 제1 비교 전압과 기준 전압을 비교하여, 저전압 감지 활성신호를 출력하는 제1 비교부;
    상기 저전압 감지 활성 신호가 입력되는 동안, 상기 제2 비교 전압과 상기 기준 전압을 비교하여, 감지 신호를 출력하는 제2 비교부;
    상기 감지 신호에 따라 상기 저전압 감지 신호를 출력 단자에 제공하는 감지 신호 유지부; 및
    상기 저전압 감지 활성신호에 따라 상기 저전압 감지 신호를 디스차지 하는 출력 신호 디스차지부;를 포함하는 메모리 장치.
  10. 제 9항에 있어서, 상기 저전압 감지 회로는,
    상기 비교 전압 생성부에 상기 전원 전압을 제공하는 전압 입력부;를 더 포함하는 메모리 장치.
  11. 제 9항에 있어서, 상기 제1 비교부는,
    상기 제1 비교 전압이 상기 기준 전압보다 낮으면 상기 저전압 감지 활성 신호를 하이 상태로 출력하고, 상기 제1 비교 전압이 상기 기준 전압보다 크거나 같으면, 상기 저전압 감지 활성 신호를 로우 상태로 출력하는 메모리 장치.
  12. 제 9항에 있어서 상기 제2 비교부는,
    상기 제2 비교 전압이 상기 기준 전압보다 낮으면 상기 감지 신호를 하이 상태로 출력하고, 상기 제2 비교 전압이 상기 기준 전압보다 크거나 같으면, 상기 감지 신호를 로우 상태로 출력하는 메모리 장치.
  13. 제 9항에 있어서, 상기 감지 신호 유지부는,
    상기 감지 신호가 로우 상태에서 하이 상태로 변경되면, 상기 저전압 감지 신호를 하이 상태로 출력하고, 상기 감지 신호가 하이 상태에서 로우 상태로 변경되면, 하이 상태의 상기 저전압 감지 신호를 유지하는 메모리 장치.
  14. 제 9항에 있어서, 상기 출력 신호 디스차지부는,
    상기 저전압 감지 활성신호가 하이 상태에서 로우 상태로 변경되면, 상기 출력 단자에 제공되는 상기 저전압 감지 신호를 디스차디 하는 메모리 장치.
  15. 제 9항에 있어서, 상기 저전압 감지 회로는,
    상기 제1 비교부가 출력하는 상기 저전압 감지 활성 신호를 딜레이 시킨 뒤, 상기 제2 비교부에 제공하는 지연 회로;를 더 포함하는 메모리 장치.
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