KR20220029118A - 전압 생성 회로 및 이를 포함하는 메모리 장치 - Google Patents

전압 생성 회로 및 이를 포함하는 메모리 장치 Download PDF

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KR20220029118A
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빌랄 아흐마드 잔주아
서성환
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삼성전자주식회사
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 갖는 메모리 셀 영역, 및 상기 메모리 셀들을 제어하는 회로들을 포함하고, 상기 회로들은 비트라인들, 워드라인들, 및 선택 라인들 중 적어도 일부를 통해 상기 메모리 셀들과 연결되는 주변 회로 영역을 포함하며, 상기 주변 회로 영역은 상기 워드라인들 및 상기 선택 라인들을 통해 상기 메모리 셀들과 연결되는 로우 디코더, 상기 비트라인들을 통해 상기 메모리 셀들과 연결되는 페이지 버퍼, 상기 로우 디코더와 상기 페이지 버퍼의 동작을 제어하는 제어 로직, 및 상기 제어 로직의 제어 데이터에 응답하여 적어도 하나의 기준 전압을 출력하는 기준 전압 생성기를 포함하고, 상기 기준 전압 생성기는 제1 전원 노드와 제2 전원 노드 사이에서 직렬로 연결되는 제1 저항들을 포함하는 제1 저항 체인, 상기 제1 전원 노드와 상기 제2 전원 노드 사이에서 직렬로 연결되는 제2 저항들을 포함하는 제2 저항 체인, 및 상기 제1 저항 체인과 상기 제2 저항 체인에 연결되는 복수의 디코더들을 포함한다.

Description

전압 생성 회로 및 이를 포함하는 메모리 장치{VOLTAGE GENERATING CIRCUIT AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 전압 생성 회로 및 이를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치는 외부로부터 입력받은 전원을 이용하여 프로그램, 읽기, 삭제 등의 동작에 필요한 전압들을 생성하는 전압 생성 회로를 포함할 수 있다. 전압 생성 회로가 차지하는 회로 면적과 소모 전력 등을 줄이고, 노이즈 특성을 개선하기 위한 다양한 방법들이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 작은 회로 면적과 적은 소모 전력, 및 우수한 노이즈 특성을 갖는 전압 생성 회로 및 이를 포함하는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 갖는 메모리 셀 영역, 및 상기 메모리 셀들을 제어하는 회로들을 포함하고, 상기 회로들은 비트라인들, 워드라인들, 및 선택 라인들 중 적어도 일부를 통해 상기 메모리 셀들과 연결되는 주변 회로 영역을 포함하며, 상기 주변 회로 영역은 상기 워드라인들 및 상기 선택 라인들을 통해 상기 메모리 셀들과 연결되는 로우 디코더, 상기 비트라인들을 통해 상기 메모리 셀들과 연결되는 페이지 버퍼, 상기 로우 디코더와 상기 페이지 버퍼의 동작을 제어하는 제어 로직, 및 상기 제어 로직의 제어 데이터에 응답하여 적어도 하나의 기준 전압을 출력하는 기준 전압 생성기를 포함하고, 상기 기준 전압 생성기는 제1 전원 노드와 제2 전원 노드 사이에서 직렬로 연결되는 제1 저항들을 포함하는 제1 저항 체인, 상기 제1 전원 노드와 상기 제2 전원 노드 사이에서 직렬로 연결되는 제2 저항들을 포함하는 제2 저항 체인, 및 상기 제1 저항 체인과 상기 제2 저항 체인에 연결되는 복수의 디코더들을 포함한다.
본 발명의 일 실시예에 따른 전압 생성 회로는, 바이어스 전압을 생성하는 밴드갭 레퍼런스 회로, 상기 바이어스 전압을 이용하여 제1 전원 전압 및 제2 전원 전압을 생성하는 LDO 레귤레이터, 및 상기 제1 전원 전압 및 상기 제2 전원 전압 사이에 연결되는 제1 저항들을 갖는 제1 저항 체인, 상기 제1 전원 전압 및 상기 제2 전원 전압 사이에 연결되는 제2 저항들을 갖는 제2 저항 체인, 및 상기 제1 저항 체인 및 상기 제2 저항 체인 중 적어도 하나에 연결되며 기준 전압들을 출력하는 복수의 디코더들을 갖는 기준 전압 생성기를 포함하고, 대기 모드에서 상기 제1 저항 체인에는 제1 대기 전류가 흐르고 상기 제2 저항 체인에는 상기 제1 대기 전류보다 작은 제2 대기 전류가 흐르며, 액티브 모드에서 상기 제1 저항 체인에는 제1 동작 전류가 흐르고 상기 제2 저항 체인에는 상기 제1 동작 전류보다 큰 제2 동작 전류가 흐른다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 패드들을 갖는 메모리 셀 영역, 및 제2 패드들을 가지며, 제1 방향에서 상기 제1 패드들 및 상기 제2 패드들에 의해 상기 메모리 셀 영역과 연결되는 주변 회로 영역을 포함하며, 상기 주변 회로 영역은 워드라인들 및 선택 라인들을 통해 상기 메모리 셀 영역의 메모리 셀들과 연결되는 로우 디코더, 비트라인들을 통해 상기 메모리 셀들과 연결되는 페이지 버퍼, 상기 로우 디코더와 상기 페이지 버퍼를 제어하는 제어 로직, 및 상기 제어 로직의 제어 명령에 응답하여 기준 전압들을 출력하는 전압 생성 회로를 포함하고, 상기 전압 생성 회로는, 서로 직렬로 연결되는 제1 저항들과 제1 전원 스위치를 갖는 제1 저항 체인, 서로 직렬로 연결되는 제2 저항들과 제2 전원 스위치를 갖는 제2 저항 체인, 및 상기 제1 저항들 사이의 제1 중간 노드들과 상기 제2 저항들 사이의 제2 중간 노드들에 연결되는 복수의 디코더들을 포함하며, 상기 복수의 디코더들은 서로 병렬로 연결되어 서로 다른 상기 기준 전압들을 동시에 출력한다.
본 발명의 일 실시예에 따르면, 전압 생성 회로는 제1 저항 체인과 제2 저항 체인을 포함하며, 제1 저항 체인과 달리 제2 저항 체인에는 기준 전압들을 출력하는 액티브 모드에서만 전류가 인가될 수 있다. 따라서 전압 생성 회로의 소모 전력을 줄일 수 있다. 또한 서로 다른 기준 전압들을 출력할 수 있는 복수의 디코더들을 제1 저항 체인과 제2 저항 체인에 연결함으로써 기준 전압들을 출력하는 데에 필요한 회로 면적을 줄이고, 노이즈 특성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 따른 전압 생성 회로를 간단하게 나타낸 도면이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 전압 생성 회로의 동작을 설명하기 위한 도면들이다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 전압 생성 회로의 동작을 설명하기 위한 도면들이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 전압 생성 회로를 간단하게 나타낸 도면들이다.
도 12 내지 도 16은 본 발명의 일 실시예에 따른 전압 생성 회로를 간단하게 나타낸 도면들이다.
도 17 내지 도 20은 본 발명의 일 실시예에 따른 전압 생성 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 21 내지 도 23은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 영역(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 전압 생성 회로(31), 로우 디코더(32), 페이지 버퍼(33), 입출력 회로(34), 및 제어 로직(35) 등을 포함할 수 있다.
메모리 영역(20)은 복수의 메모리 셀들을 포함하며, 복수의 블록들(BLK1-BLKn)로 구분될 수 있다. 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트라인들(BL)을 통해 페이지 버퍼(33)와 연결될 수 있다. 일례로, 블록들(BLK1-BLKn) 각각에서, 기판으로부터 동일한 높이에 배열되는 복수의 메모리 셀들은 동일한 워드라인(WL)에 연결되고, 기판의 상면에 평행한 평면에서 동일한 위치에 배치되는 복수의 메모리 셀들은 하나의 채널 영역을 공유하는 메모리 셀 스트링을 제공할 수 있다. 또한, 블록들(BLK1-BLKn) 각각에 포함되는 메모리 셀 스트링들 중 일부는 동일한 비트라인(BL)에 연결될 수 있다.
로우 디코더(31)는 제어 로직(35) 등으로부터 입력받은 어드레스 데이터(ADDR)를 디코딩하여, 메모리 장치(10)의 동작에 필요한 전압을 워드라인들(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)에 입력할 수 있다. 일례로 로우 디코더(32)는 제어 로직(35)의 제어에 응답하여 전압 생성 회로(31)가 생성한 워드라인 전압을, 워드라인들(WL)에 입력할 수 있다. 일례로, 로우 디코더(32)는 패스 트랜지스터들을 통해 워드라인들(WL)에 연결되며, 패스 트랜지스터들이 턴-온될 때 워드라인들(WL)에 워드라인 전압을 입력할 수 있다.
전압 생성 회로(31)는 메모리 장치(10)의 동작에 필요한 전압을 생성할 수 있다. 일례로, 전압 생성 회로(31)는 외부 호스트 등으로부터 입력받은 전원을 이용하여 기준 전압들을 생성하는 기준 전압 생성기를 포함할 수 있다. 기준 전압 생성기는 서로 다른 레벨을 갖는 복수의 기준 전압들을 출력할 수 있으며, 기준 전압들을 이용하여 메모리 장치(10)의 프로그램 동작, 읽기 동작, 삭제 동작 등이 실행될 수 있다. 따라서, 메모리 장치(10)의 동작 성능을 개선하기 위해서는 전압 생성 회로(31)가 기준 전압들을 안정적으로 출력할 필요가 있다.
일 실시예에서, 기준 전압 생성기는 복수의 저항들을 포함하는 저항 체인, 및 저항 체인에 포함되는 저항들 사이의 노드들에 연결되는 디코더를 포함할 수 있다. 디코더는 복수의 스위치들을 포함할 수 있으며, 스위치들의 턴-온 및 턴-오프에 따라 디코더가 출력하는 기준 전압의 레벨이 결정될 수 있다. 앞서 설명한 바와 같이 메모리 장치(10)의 동작을 위해 서로 다른 레벨을 갖는 복수의 기준 전압들이 필요할 수 있으며, 이를 위해 저항 체인에 복수의 디코더들을 연결할 수 있다.
복수의 디코더들이 저항 체인에 공통으로 연결되는 경우, 디코더들 중 하나의 동작이 나머지 디코더들의 출력에 영향을 미칠 수 있다. 이러한 문제를 해결하기 위해 저항 체인마다 하나의 디코더를 연결할 수도 있으나, 이 경우 기준 전압 생성기가 차지하는 회로 면적 및 소모 전력이 증가할 수 있다.
본 발명의 일 실시예에서는, 제1 저항 체인과 제2 저항 체인에 복수의 디코더들을 공통으로 연결하고, 제1 저항 체인과 제2 저항 체인 중 하나는 기준 전압을 실제로 출력해야 하는 액티브 모드에서만 전류를 공급받을 수 있다. 따라서 회로 면적 및/또는 소모 전력의 증가 없이, 기준 전압 생성기의 노이즈 특성을 개선할 수 있다.
페이지 버퍼(33)는 비트라인들(BL)을 통해 메모리 영역(60)과 연결되며, 메모리 셀들에 저장된 데이터를 읽어오거나, 메모리 셀들에 데이터를 기록할 수 있다. 페이지 버퍼(33)는 칼럼 디코더, 래치 회로 등을 포함할 수 있다. 칼럼 디코더는 메모리 영역(20)의 비트라인들(BL)을 중 적어도 일부를 선택할 수 있으며, 래치 회로는 읽기 동작 시에 칼럼 디코더가 선택한 비트라인(BL)에 연결된 메모리 셀의 데이터를 읽어올 수 있다.
입출력 회로(34)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(33)에 전달할 수 있으며, 읽기 동작 시 페이지 버퍼(33)가 메모리 영역(20)으로부터 읽어 온 데이터(DATA)를 외부로 출력할 수 있다. 입출력 회로(34)는 외부의 메모리 컨트롤러로부터 입력받는 어드레스 또는 명령어를 제어 로직(35)에 전달할 수 있다.
제어 로직(35)은 전압 생성 회로(31), 로우 디코더(32), 페이지 버퍼(63), 및 입출력 회로(34) 등의 동작을 제어할 수 있다. 일 실시예에서 제어 로직(35)은 외부의 메모리 컨트롤러 등으로부터 전달되는 제어 커맨드에 따라 동작할 수 있다.
다음으로 도 2를 참조하면, 하나의 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(CS)을 포함할 수 있으며, 적어도 일부의 메모리 셀 스트링들(CS)은 워드라인들(WL1-WLn) 및/또는 비트라인들(BL1-BL3)을 공유할 수 있다.
메모리 셀 스트링들(CS) 각각은, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 직렬로 연결되며, 상부에 배치되는 제2 스트링 선택 트랜지스터(SST2)는 비트라인들(BL1-BL3) 중 하나와 연결될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 메모리 셀 스트링들(CS) 각각에 포함되는 메모리 셀들(MC)은, 하나의 채널 영역을 공유할 수 있다.
복수의 메모리 셀들(MC)은 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에서 서로 직렬로 연결될 수 있다. 실시예들에 따라, 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST)의 개수는 다양하게 변형될 수 있으며, 메모리 셀 스트링들(CS) 각각은 적어도 하나의 더미 메모리 셀을 더 포함할 수 있다. 일례로 더미 메모리 셀들은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀들(MC) 사이, 및/또는 접지 선택 트랜지스터(GST)와 메모리 셀들(MC) 사이에 연결될 수 있다.
복수의 메모리 셀들(MC)의 게이트 전극들은, 워드라인들(WL1-WLn)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결되며, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들은 스트링 선택 라인들(SSL11-SSL23)에 연결될 수 있다.
접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 기판의 상면 위에 수직하는 제1 방향에서 적층될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 채널 영역을 포함하는 채널 구조체에 의해 관통될 수 있다. 채널 구조체는 비트라인들(BL1-BL3) 중 하나에 연결될 수 있다.
실시예들에 따라, 접지 선택 트랜지스터(GST)와 공통 소스 라인(CLS) 사이 및 스트링 선택 트랜지스터들(SST1, SST2)과 비트라인들(BL1-BL3) 사이 중 적어도 하나에는 소거 제어 트랜지스터가 연결될 수 있다. 소거 제어 트랜지스터는 메모리 블록(BLK)에 대한 소거 동작시 게이트 유도 드레인 누설(Gate Induced Drain Leakage, GIDL)을 발생시킬 수 있다.
프로그램 동작, 읽기 동작, 소거 동작을 실행하기 위해, 워드라인들(WL), 접지 선택 라인(GSL), 스트링 선택 라인들(SSL11-SSL23), 공통 소스 라인(CSL) 및 비트라인들(BL1-BL3)에는 다양한 레벨의 전압들이 입력될 수 있다. 일례로 프로그램 동작에서, 데이터를 기록하고자 하는 선택 메모리 셀에 연결된 워드라인(WL)에는 높은 프로그램 전압이 입력되며, 다른 비선택 메모리 셀들에 연결된 워드라인들(WL)에는 프로그램 전압보다 작은 전압이 입력될 수 있다. 또한 읽기 동작에서 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 워드라인(WL)에는 소정의 읽기 전압이 입력되고, 비선택 메모리 셀들에 연결된 워드라인들(WL)에는 패스 전압이 입력될 수 있다.
이와 같이 동작에 필요한 다양한 레벨의 전압들은, 전압 생성 회로가 출력하는 전압들로부터 생성될 수 있다. 동작에 따라 필요한 다양한 레벨의 전압들을 안정적으로 제공할 수 있도록, 본 발명의 일 실시예에 따른 전압 생성 회로는 액티브 모드 및 스탠바이 모드 모두에서 전류를 공급받는 제1 저항 체인, 및 액티브 모드에서만 전류를 공급받는 제2 저항 체인을 포함할 수 있다. 따라서, 액티브 모드에서 제1 저항 체인과 제2 저항 체인에 연결된 디코더들 중 하나의 출력이 다른 디코더들의 출력에 미치는 영향을 줄일 수 있으며, 킥백 노이즈를 최소화할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전압 생성 회로를 간단하게 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 전압 생성 회로(100)는, BGR(Band Gap Reference, 110), 레귤레이터(120), 저항 체인(130), 및 디코더(140) 등을 포함할 수 있다. 일 실시예에서 BGR(110)은 외부 전원을 입력받아 동작하는 적어도 하나의 바이폴라 접합 트랜지스터(BJT)를 포함할 수 있으며, 온도 변화에 따른 바이폴라 접합 트랜지스터의 베이스-이미터 전압 및 문턱 전압 등을 보상하여 일정한 전류 및/또는 전압을 출력할 수 있다.
레귤레이터(120)는 증폭기를 포함하며, 증폭기는 BGR(110)이 출력하는 전압을 입력받아 전원 전압을 생성할 수 있다. 전원 전압은 저항 체인(130)으로 전달될 수 있다.
저항 체인(130)은 서로 직렬로 연결되는 복수의 저항들을 포함할 수 있다. 복수의 저항들은 레귤레이터(120)가 출력하는 전원 전압을 입력받으며, 저항들이 서로 연결되는 중간 노드들에 디코더(140)가 연결될 수 있다. 일례로, 디코더(140)는 복수의 스위치들을 포함하며, 복수의 스위치들의 온/오프에 의해 전압 생성 회로(100)가 출력하는 기준 전압(VREF)의 레벨이 결정될 수 있다.
디코더(140)에 포함되는 스위치들 각각은 제어 데이터에 응답하여 턴-온 및 턴-오프될 수 있다. 제어 데이터는 디코더(140)가 출력해야 하는 기준 전압(VREF)의 레벨에 따라 결정되며, 전압 생성 회로(100)를 포함하는 반도체 장치의 제어 로직에서 생성되는 데이터일 수 있다.
일 실시예에서, 디코더(140)에 포함되는 스위치들의 개수는, 저항 체인(130)에 포함되는 중간 노드들의 개수와 같을 수 있다. 제어 데이터는 스위치들 각각의 온/오프를 제어할 수 있는 데이터일 수 있으며, 일례로 스위치들의 개수가 2N 개인 경우, 제어 데이터는 N비트의 데이터일 수 있다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 전압 생성 회로의 동작을 설명하기 위한 도면들이다.
도 4를 참조하면, 전압 생성 회로(200)는 하나의 저항 체인(201)에 연결되는 복수의 디코더들(211-216: 210)을 포함할 수 있다. 앞서 설명한 바와 같이 저항 체인(201)은 전원 전압을 입력받으며 서로 직렬로 연결되는 복수의 저항들을 포함하며, 복수의 저항들 사이의 노드들은 중간 노드들로 정의될 수 있다.
복수의 디코더들(210)은 저항 체인(201)의 중간 노드들에 공통으로 연결될 수 있다. 복수의 디코더들(210) 각각은 중간 노드들에 연결되는 복수의 스위치들을 포함하며, 복수의 스위치들의 온/오프에 의해 복수의 디코더들(210)이 출력하는 기준 전압들(VREF1-VREF6)이 결정될 수 있다. 복수의 디코더들(210)의 출력단들은 기준 전압들(VREF1-VREF6)을 출력하기 위한 믹서 또는 차동 증폭기 등을 포함할 수 있다.
복수의 디코더들(210)이 저항 체인(201)의 중간 노드들에 공통으로 연결되므로, 기준 전압들(VREF1-VREF6) 중 적어도 하나의 변동이 다른 기준 전압들(VREF1-VREF6)에 영향을 미칠 수 있다. 일례로, 제1 디코더(211)에 의해 제1 기준 전압(VREF1)의 레벨이 증가 또는 감소하는 경우, 나머지 기준 전압들(VREF2-VREF6)의 레벨이 의도치 않게 변동될 수 있다. 일례로, 제1 기준 전압(VREF1)의 레벨이 증가 또는 감소하는 시점에 나머지 기준 전압들(VREF2-VREF6)의 레벨이 순간적으로 증가 또는 감소한 후 원래의 레벨로 돌아오는 현상이 발생할 수 있다. 이는 전압 생성 회로(200)가 출력하는 기준 전압들(VREF1-VREF6)에 노이즈 성분으로 작용하여 전압 생성 회로(200) 및 이를 포함하는 반도체 장치의 동작 성능을 저하시킬 수 있다.
도 5 및 도 6은 복수의 디코더들(210) 중 적어도 하나의 출력 변화가 나머지 디코더들(210)에 미치는 영향을 설명하기 위해 제공되는 그래프들일 수 있다. 우선 도 5를 참조하면, 제1 내지 제5 기준 전압들(VREF1-VREF5)이 일정한 전압(VST)로 유지되는 동안, 제6 기준 전압(VREF6)이 최소 전압(VMIN)에서 최대 전압(VMAX)까지 단계적으로 증가할 수 있다. 최소 전압(VMIN)과 최대 전압(VMAX)은 전압 생성 회로(200)가 출력할 수 있는 전압의 최소값 및 최대값으로, 저항 체인(201)에 공급되는 전원 전압의 레벨, 및 저항 체인(201)에 포함되는 저항들의 레벨 등에 따라 결정될 수 있다.
도 5를 참조하면, 제6 기준 전압(VREF6)이 최소 전압(VMIN)에서 최대 전압(VMAX)까지 증가하는 동안, 제6 기준 전압(VREF6)이 증가하는 타이밍마다 제1 내지 제5 기준 전압들(VREF1-VREF5)이 순간적으로 감소한 후 다시 원래의 전압(VST)으로 되돌아올 수 있다. 다시 말해, 제6 디코더(216)에 포함되는 복수의 스위치들의 온/오프가 변경되며 제6 기준 전압(VREF6)의 레벨이 변할 때마다, 제6 디코더(216)와 저항 체인(201)에 공통으로 연결되는 제1 내지 제5 디코더들(211-215)이 출력하는 제1 내지 제5 기준 전압들(VREF1-VREF5)의 레벨이 의도치 않게 변할 수 있다.
도 6에 도시한 일 실시예에서는, 제6 디코더(216)가 출력하는 제6 기준 전압(VREF6)이 최소 전압(VMIN)에서 최대 전압(VMAX)으로 한 번에 증가할 수 있다. 도 5를 참조하여 설명한 바와 유사하게 제6 기준 전압(VREF6)이 증가하는 시점에서 제1 내지 제5 기준 전압들(VREF1-VREF5)의 레벨이 변동될 수 있다. 제1 내지 제5 기준 전압들(VREF1-VREF5)의 레벨 변화는, 앞서 도 5를 참조하여 설명한 예시보다 더 클 수 있다.
이와 같이, 저항 체인(201)을 복수의 디코더들(210)이 공유함에 따라, 복수의 디코더들(210) 중 하나의 출력 변화가 나머지 디코더들(210)의 출력에 노이즈로서 영향을 줄 수 있다. 본 발명의 일 실시예에서는, 복수의 디코더들(210)에 공통으로 연결되는 저항 체인(201)의 개수를 늘려서 복수의 디코더들(210) 간의 영향을 최소화할 수 있다. 저항 체인(201)의 개수를 증가시킴으로써 저항 체인(201) 및 복수의 디코더들(210)에 흐르는 전류의 레벨이 증가할 수 있다. 따라서, 복수의 디코더들(210) 중 하나의 출력이 변하는 경우, 나머지 디코더들(210)의 출력이 빠르게 원래의 레벨로 되돌아올 수 있으며, 노이즈의 영향을 최소화할 수 있다. 이하, 도 7 내지 도 9를 참조하여 더욱 상세히 설명하기로 한다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 전압 생성 회로의 동작을 설명하기 위한 도면들이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 전압 생성 회로(300)는 제1 저항 체인(301), 제2 저항 체인(302), 및 복수의 디코더들(311-316: 310)을 포함할 수 있다. 복수의 디코더들(310)의 개수는 도 7에 도시한 바와 같이 한정되지 않으며, 다양하게 변형될 수 있다. 복수의 디코더들(310)은 제1 저항 체인(301) 및 제2 저항 체인(302)에 공통으로 연결될 수 있다.
제1 저항 체인(301)과 제2 저항 체인(302) 각각은 복수의 저항들을 포함할 수 있다. 일례로, 제1 저항 체인(301)은 제1 전원 노드와 제2 전원 노드 사이에서 직렬로 연결되는 복수의 제1 저항들을 포함하고, 제2 저항 체인(302)은 제1 전원 노드와 제2 전원 노드 사이에서 직렬로 연결되는 복수의 제2 저항들을 포함할 수 있다. 제1 저항들 각각은 서로 같은 저항 값을 가질 수 있으며, 제2 저항들 각각은 서로 같은 저항 값을 가질 수 있다. 실시예들에 따라, 제1 저항들 각각의 저항 값은, 제2 저항들 각각의 저항 값과 같거나, 또는 제2 저항들 각각의 저항 값보다 클 수 있다.
제1 저항 체인(301)은 제1 저항들이 서로 연결되는 복수의 제1 중간 노드들을 포함하며, 제2 저항 체인(302)은 제2 저항들이 서로 연결되는 복수의 제2 중간 노드들을 포함할 수 있다. 제1 중간 노드들과 제2 중간 노드들은 복수의 디코더들(310)에 연결될 수 있으며, 실시예들에 따라 제1 중간 노드들과 제2 중간 노드들이 서로 연결될 수 있다. 일례로, 제1 중간 노드들과 제2 중간 노드들은 연결 배선들에 의해 서로 연결되거나, 또는 연결 스위치들을 통해 연결될 수도 있다. 제1 저항 체인(301)과 제2 저항 체인(302)의 연결 구조에 대해서는 후술하기로 한다.
일 실시예에서, 전압 생성 회로(300)는 대기 모드와 액티브 모드에서 서로 다르게 동작할 수 있다. 제1 저항 체인(301)에는 대기 모드와 액티브 모드 모두에서 제1 전류(I1)가 인가될 수 있다. 한편, 제2 저항 체인(302)에는 액티브 모드에서만 제2 전류(I2)가 인가될 수 있다. 제1 전류(I1)와 제2 전류(I2) 각각의 레벨은, 제1 저항 체인(301)에 포함되는 제1 저항들의 저항 값, 및 제2 저항 체인(302)에 포함되는 제2 저항들의 저항 값에 따라 결정될 수 있다. 일례로, 제1 전류(I1)와 제2 전류(I2)가 서로 같거나, 또는 제2 전류(I2)가 제1 전류(I1)보다 클 수 있다.
대기 모드에서는 제1 저항 체인(301)에만 제1 전류(I1)가 흐르게 함으로써, 대기 모드에서 전압 생성 회로(300)의 소모 전력을 낮출 수 있다. 또한 대기 모드에서 액티브 모드로 전환할 때 제1 저항 체인(301)에는 지속적으로 제1 전류(I1)가 인가되므로, 전압 생성 회로(300)가 기준 전압들을 출력할 때까지 필요한 레이턴시(latency)를 단축할 수 있다.
또한 본 발명의 일 실시예에서는, 액티브 모드에서 제1 저항 체인(301)에 제1 전류(I1)가 인가되고 제2 저항 체인(302)에 제2 전류(I2)가 인가될 수 있다. 따라서, 액티브 모드에서 복수의 디코더들(310)에 흐르는 전류가 도 4를 참조하여 설명한 실시예에 비해 증가할 수 있으며, 기준 전압들(VREF1-VREF6) 중 적어도 하나의 레벨 변화가 기준 전압들(VREF1-VREF6) 중 나머지에 미치는 영향이 감소할 수 있다.
도 7에 도시한 바와 같이, 디코더들(311-316) 각각의 출력단에는 기준 전압들(VREF1-VREF6)을 출력하기 위한 믹서 또는 증폭기 등이 연결될 수 있다. 믹서 또는 증폭기의 입력단에는 기생 커패시턴스가 존재하며, 디코더들(311-316)이 제1 저항 체인(301) 및 제2 저항 체인(302)을 공유하므로, 기준 전압들(VREF1-VREF6) 중 적어도 하나의 레벨 변화가 기생 커패시턴스 등을 통해 기준 전압들(VREF1-VREF6) 중 나머지에 영향을 미칠 수 있다. 본 발명의 일 실시예에서는, 액티브 모드에서 제1 전류(I1)와 제2 전류(I2)가 디코더들(311-316)에 입력되므로, 기준 전압들(VREF1-VREF6) 중 적어도 하나의 레벨 변화가 기준 전압들(VREF1-VREF6) 중 나머지에 미치는 영향이 감소할 수 있다. 또한 기준 전압들(VREF1-VREF6) 중 적어도 하나의 레벨 변화에 의해 기준 전압들(VREF1-VREF6) 중 나머지의 레벨이 변하는 경우에도, 복수의 디코더들(310)에 흐르는 전류가 증가함에 따라 빠르게 원래의 전압으로 복구될 수 있다.
도 8 및 도 9는 복수의 디코더들 중 적어도 하나의 출력 변화가 복수의 디코더들 중 나머지에 미치는 영향을 설명하기 위해 제공되는 그래프들일 수 있다. 도 8 및 도 9에서 굵은 실선은 도 7에 도시한 일 실시예와 같이 제1 저항 체인(301)과 제2 저항 체인(302)을 포함하는 전압 생성 회로(300)의 출력에 대응하며, 가는 실선은 도 4에 도시한 일 실시예와 같이 하나의 저항 체인(201)을 포함하는 전압 생성 회로(200)의 출력에 대응할 수 있다.
먼저 도 8을 참조하면, 제1 내지 제5 기준 전압들(VREF1-VREF5)이 일정한 전압(VST)로 유지되는 동안, 제6 기준 전압(VREF6)이 최소 전압(VMIN)에서 최대 전압(VMAX)까지 단계적으로 증가할 수 있다. 도 7에 도시한 일 실시예에 따른 전압 생성 회로(300)에서는 제1 저항 체인(301)에 흐르는 제1 전류(I1)에 더하여 제2 저항 체인(302)에 흐르는 제2 전류(I2)가 복수의 디코더들(310)에 인가될 수 있다. 따라서, 제6 기준 전압(VREF6)의 증가 시점에서 제1 내지 제5 기준 전압들(VREF1-VREF5)의 전압 변동이 상대적으로 작게 나타나며, 제1 내지 제5 기준 전압들(VREF1-VREF5)이 원래의 전압(VST)으로 복구되는 시간 역시 단축될 수 있다. 도 9에 도시한 일 실시예에서도, 제1 전류(I1)에 더해지는 제2 전류(I2)의 영향으로 인해, 제6 기준 전압(VREF6)이 증가할 때 제1 내지 제5 기준 전압들(VREF1-VREF5)의 전압 변동이 상대적으로 작게 나타나며, 제1 내지 제5 기준 전압들(VREF1-VREF5)이 원래의 전압(VST)으로 되돌아오는 데에 필요한 시간이 단축될 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 전압 생성 회로를 간단하게 나타낸 도면들이다.
먼저 도 10을 참조하면, 본 발명의 일 실시예에 따른 전압 생성 회로는 제1 저항 체인(RCH1)과 제2 저항 체인(RCH2) 및 디코더부(DEC)을 포함할 수 있다. 제1 저항 체인(RCH1)은 제1 전원 전압(VSUP)을 공급하는 제1 전원 노드와, 제1 전원 전압(VSUP)보다 작은 제2 전원 전압, 예를 들어 접지 전압을 공급하는 제2 전원 노드 사이에서 서로 직렬로 연결되는 복수의 제1 저항들을 포함할 수 있다. 유사하게, 제2 저항 체인(RCH2)은 제1 전원 노드와 제2 전원 노드 사이에서 서로 직렬로 연결되는 복수의 제2 저항들(R2)을 포함할 수 있다.
제1 저항 체인(RCH1)은 복수의 제1 저항들이 서로 연결되는 제1 중간 노드들(N1)을 포함할 수 있다. 제2 저항 체인(RCH2) 역시, 복수의 제2 저항들(R2)이 서로 연결되는 제2 중간 노드들(N2)을 포함할 수 있다. 제1 중간 노드들(N1)과 제2 중간 노드들(N2)은 연결 배선들을 통해 서로 연결될 수 있다.
도 10에 도시한 일 실시예에서, 제2 중간 노드들(N2) 중 일부는 연결 스위치들(SW)을 통해 제2 저항들과 연결될 수 있으며, 제2 중간 노드들(N2) 중 나머지는 연결 스위치들(SW) 없이 제2 저항들과 직접 연결될 수 있다. 연결 스위치들(SW)을 통해 제2 저항들에 연결되는 제2 중간 노드들(N2)은 스위칭 노드들로 정의될 수 있다. 한편, 연결 스위치들(SW) 없이 제2 저항들과 직접 연결되는 제2 중간 노드들(N2)은 연결 노드들로 정의될 수 있다. 연결 노드들 각각은, 서로 직접 연결되는 한 쌍의 제2 저항들 사이의 노드일 수 있다. 연결 배선들 중 일부는 스위칭 노드들과 제1 중간 노드들(N1) 중 일부를 서로 연결하고, 연결 배선들 중 나머지는 연결 노드들과 제1 중간 노드들(N1) 중 나머지를 서로 연결할 수 있다.
디코더부(DEC)는 복수의 디코더들을 포함할 수 있다. 복수의 디코더들은 서로 다른 레벨을 가질 수 있는 복수의 기준 전압들(VREF1-VREFN)을 출력할 수 있다. 일 실시예에서, 복수의 디코더들 각각은 복수의 스위치들을 포함하며, 복수의 스위치들은 제1 중간 노드들(N1)과 연결될 수 있다. 따라서, 복수의 스위치들 각각의 온/오프에 따라, 복수의 디코더들이 출력하는 복수의 기준 전압들(VREF1-VREFN) 각각의 레벨이 결정될 수 있다.
다음으로 도 11을 참조하면, 본 발명의 일 실시예에 따른 전압 생성 회로(400)는 제1 저항 체인(401)과 제2 저항 체인(402) 및 디코더(410)를 포함할 수 있다. 제1 저항 체인(401)은 제1 전원 노드와 제2 전원 노드 사이에서 직렬로 연결되는 복수의 제1 저항들(R1), 및 복수의 제1 저항들(R1)과 제2 전원 노드 사이에 연결되는 제1 전원 스위치(PW1)를 포함할 수 있다. 유사하게, 제2 저항 체인(402)은 복수의 제2 저항들(R2)과 제2 전원 노드 사이에 연결되는 제2 전원 스위치(PW2)를 포함할 수 있다.
복수의 제1 저항들(R1)은 제1 중간 노드들(N1)에서 서로 연결되며, 복수의 제2 저항들(R2)은 제2 중간 노드들(N2)에서 서로 연결될 수 있다. 제1 중간 노드들(N1)과 제2 중간 노드들(N2)은 서로 연결 배선들에 의해 연결될 수 있다. 제2 중간 노드들(N2) 중 일부는 연결 스위치들(SW)에 연결되며, 제2 중간 노드들(N2) 중 나머지는 연결 스위치들(SW) 없이 직접 복수의 제2 저항들(R2)에 연결될 수 있다.
일 실시예에서, 연결 스위치들(SW)을 통해 제2 저항들(R2)에 연결되는 제2 중간 노드들(N2)은 스위칭 노드들로 정의될 수 있다. 한편, 연결 스위치들(SW) 없이 제2 저항들(R2)과 직접 연결되는 제2 중간 노드들(N2)은 연결 노드들로 정의될 수 있다. 연결 배선들 중 일부는 스위칭 노드들과 제1 중간 노드들(N1) 중 일부를 서로 연결하고, 연결 배선들 중 나머지는 연결 노드들과 제1 중간 노드들(N1) 중 나머지를 서로 연결할 수 있다.
디코더(410)는 복수의 스위치들을 포함하며, 복수의 스위치들은 제1 저항 체인(401)에 포함되는 제1 중간 노드들(N1)에 연결될 수 있다. 기준 전압(VREF)의 레벨은 디코더(410)에 포함되는 스위치들의 온/오프에 따라 결정될 수 있다. 일례로, 제1 중간 노드들(N1) 중에서 제1 전원 노드에 가까운 노드에 연결되는 스위치가 턴-온되는 경우, 기준 전압(VREF)의 레벨이 증가할 수 있다. 반대로, 제1 중간 노드들(N1) 중에서 제2 전원 노드에 가까운 노드에 연결되는 스위치가 턴-온되면, 기준 전압(VREF)의 레벨이 감소할 수 있다. 일 실시예에서, 기준 전압(VREF)을 출력하는 액티브 모드에서 디코더(410)에 포함되는 스위치들 중 하나만이 턴-온되고 나머지 스위치들은 턴-오프될 수 있다.
전압 생성 회로(400)는 대기 모드 및 액티브 모드에서 동작할 수 있다. 대기 모드는 전압 생성 회로(400)가 기준 전압(VREF)을 출력하지 않는 동작 모드일 수 있으며, 액티브 모드는 전압 생성 회로(400)가 제어 로직 등으로부터의 제어 데이터에 응답하여 기준 전압(VREF)을 출력하는 동작 모드일 수 있다.
대기 모드에서 제1 전원 스위치(PW1)는 제1 인에이블 신호(EN1)에 의해 턴-온되고, 제2 전원 스위치(PW2)는 제2 인에이블 신호(EN2)에 의해 턴-오프될 수 있다. 대기 모드에서는 제1 저항 체인(401)에만 전류가 흐를 수 있으며, 따라서 대기 모드에서 전압 생성 회로(400)가 소모하는 전력을 줄일 수 있다.
액티브 모드에서는 제1 중간 노드들(N1)과 제2 중간 노드들(N2) 중 적어도 일부 사이에 연결되는 연결 스위치들(SW)이 모두 턴-온되어, 제1 중간 노드들(N1)과 제2 중간 노드들(N2)이 서로 연결될 수 있다. 또한 액티브 모드에서는 제1 전원 스위치(PW1)와 제2 전원 스위치(PW2)가 모두 턴-온될 수 있다.
따라서 액티브 모드에서는 제1 저항 체인(401)과 제2 저항 체인(402)에 모두 전류가 흐를 수 있다. 일례로 복수의 제2 저항들(R2) 각각의 저항 값은 복수의 제1 저항들(R1) 각각의 저항 값 이상일 수 있다. 복수의 제2 저항들(R2) 각각의 저항 값이 복수의 제1 저항들(R1) 각각의 저항 값보다 클 경우, 액티브 모드에서 제2 저항 체인(R2)에 흐르는 제2 전류가 제1 저항 체인(R1)에 흐르는 제1 전류보다 클 수 있다.
결과적으로, 액티브 모드에서 제1 저항 체인(401)과 제2 저항 체인(402)이 서로 연결되고, 디코더(410)에서 턴-온되는 스위치에 제1 전류와 제2 전류를 합한 전류가 흐를 수 있다. 대기 모드에서의 제1 전류 외에 제2 전류가 더해져서 디코더(410)로 인가되므로, 디코더(410)에 포함되는 스위치들의 온/오프가 변경되어 기준 전압(VREF)의 레벨이 변하는 시점에서, 디코더(410)와 제1 저항 체인(401) 및 제2 저항 체인(402)을 공유하는 다른 디코더들에 미치는 영향이 최소화될 수 있다. 또한, 디코더(401)가 출력하는 기준 전압(VREF)의 변화에 영향을 받은 다른 디코더들의 출력 전압이 빠르게 원래 전압으로 복귀할 수 있다.
제1 저항 체인(401)에 포함되는 제1 저항들(R1)의 개수, 제2 저항 체인(402)에 포함되는 제2 저항들(R2)의 개수, 및 디코더(410)에 포함되는 스위치들의 개수는, 전압 생성 회로(400)로 생성하고자 하는 기준 전압(VREF)의 레벨들에 따라 결정될 수 있다. 일례로, 8개의 서로 다른 레벨들을 갖는 기준 전압(VREF)을 하나의 디코더(410)가 출력해야 하는 경우, 디코더(410)는 적어도 8개의 스위치들을 포함할 수 있다. 한편, 일 실시예에서, 제1 저항 체인(401) 및 제2 저항 체인(402) 각각에서 제1 전원 노드에 직접 연결되는 저항과, 제1 전원 스위치(PW1) 또는 제2 전원 스위치(PW2)에 직접 연결되는 저항 각각의 저항 값은, 기준 전압(VREF)의 레벨의 최소값 및 최대값에 따라 결정될 수 있다.
도 12 내지 도 16은 본 발명의 일 실시예에 따른 전압 생성 회로를 간단하게 나타낸 도면들이다.
도 12 및 도 13은 3비트의 제어 데이터(DATA)에 응답하여 기준 전압(VREF)을 생성하는 전압 생성 회로들(500, 500A)을 도시한 도면들일 수 있다. 먼저 도 12를 참조하면, 전압 생성 회로(500)는 제1 저항 체인(501)과 제2 저항 체인(502), 디코더(510), 및 스위치 컨트롤러(505) 등을 포함할 수 있다. 스위치 컨트롤러(505)는 3비트의 제어 데이터(DATA)에 따라 디코더(510)에 포함되는 스위치들(S1-S8)의 온/오프를 제어할 수 있다. 스위치 컨트롤러(505)는 3비트의 제어 데이터(DATA)를 수신하고, 스위치들(S1-S8)을 제어하기 위한 8개의 제어 신호들을 디코더(510)로 출력할 수 있다.
제2 저항 체인(502)의 제2 중간 노드들(N2)은, 연결 스위치들(SW)을 통해 제2 저항들(R2)에 연결되거나, 또는 직접 제2 저항들(R2)에 연결될 수 있다. 도 12에 도시한 일 실시예에서는, 홀수번째 제2 중간 노드들(N2)은 연결 스위치들(SW)을 통해 제2 저항들(R2)에 연결되고, 짝수번째 제2 중간 노드들(N2)은 직접 제2 저항들(R2)에 연결될 수 있다. 따라서, 제2 중간 노드들(N2)의 개수가 연결 스위치들(SW)의 개수와 같을 수 있다.
대기 모드에서는 제1 전원 스위치(PW1)만이 턴-온되며, 제2 전원 스위치(PW2)와 연결 스위치들(SW)은 모두 턴-오프될 수 있다. 전압 생성 회로(500)를 포함하는 반도체 장치가 대기 모드에서 액티브 모드로 전환되면, 연결 스위치들(SW) 및 제2 전원 스위치(PW2)가 턴-온될 수 있다. 한편 스위치 컨트롤러(505)는 제어 데이터(DATA)에 따라 디코더(510)에 포함되는 스위치들(S1-S8) 각각의 온/오프를 결정할 수 있다. 일례로, 제어 데이터(DATA)와 디코더(510)에 포함되는 스위치들(S1-S8)의 온/오프는 아래의 표 1과 같이 결정될 수 있다.
DATA S1 S2 S3 S4 S5 S6 S7 S8
000 OFF OFF OFF OFF OFF OFF OFF ON
001 OFF OFF OFF OFF OFF OFF ON OFF
010 OFF OFF OFF OFF OFF ON OFF OFF
011 OFF OFF OFF OFF ON OFF OFF OFF
100 OFF OFF OFF ON OFF OFF OFF OFF
101 OFF OFF ON OFF OFF OFF OFF OFF
110 OFF ON OFF OFF OFF OFF OFF OFF
111 ON OFF OFF OFF OFF OFF OFF OFF
다음으로 도 13을 참조하면, 전압 생성 회로(500A)에서 제2 저항 체인(502A)에 포함되는 복수의 제2 저항들(R2)과 제2 중간 노드들(N2)이 모두 연결 스위치들(SW)에 의해 연결될 수 있다. 하나의 제2 중간 노드들(N2)에 한 쌍의 연결 스위치들(SW)이 연결되며, 연결 스위치들(SW)의 개수는 제2 중간 노드들(N2)의 개수보다 많을 수 있다. 일례로, 연결 스위치들(SW)의 개수는 제2 중간 노드들(N2)의 개수의 두 배일 수 있다.
도 13에 도시한 일 실시예에 따른 전압 생성 회로(500A)의 동작은, 앞서 도 12를 참조하여 설명한 전압 생성 회로(500)와 유사할 수 있다. 스위치 컨트롤러(505)는 3비트의 제어 데이터(DATA)를 수신하여 스위치들(S1-S8)을 제어하기 위한 8개의 제어 신호들을 디코더(510)로 출력할 수 있다. 대기 모드에서는 제1 전원 스위치(PW1)만이 턴-온 상태를 유지하고 제2 전원 스위치(PW2)는 턴-오프될 수 있다. 액티브 모드로 전환되면, 제2 전원 스위치(PW2) 및 연결 스위치들(SW)이 모두 턴-온될 수 있다.
도 14는 4비트의 제어 데이터(DATA)에 응답하여 기준 전압(VREF)을 생성하는 전압 생성 회로(600)를 도시한 도면일 수 있다. 도 14를 참조하면, 전압 생성 회로(600)는 제1 저항 체인(601)과 제2 저항 체인(602), 디코더(610-630), 및 스위치 컨트롤러들(605, 606) 등을 포함할 수 있다. 디코더(610-630)는 제1 저항 체인(601) 및 제2 저항 체인(602)과 연결되는 제1 서브 디코더(610)와 제2 서브 디코더(620), 및 제1 서브 디코더(610)와 제2 서브 디코더(620)에 연결되는 제3 서브 디코더(630)를 포함할 수 있다.
스위치 컨트롤러들(605, 606)은 4비트의 제어 데이터(DATA)에 따라 제1 내지 제3 서브 디코더들(610-630)에 포함되는 스위치들(S1-S10)의 온/오프를 제어할 수 있다. 일례로, 스위치 컨트롤러들(605, 606)은 제1 스위치 컨트롤러(605)와 제2 스위치 컨트롤러(606)를 포함할 수 있다. 일 실시예에서, 제1 스위치 컨트롤러(605)는 제어 데이터(DATA) 중에서 하위 3개 비트들을 수신하여 제1 및 제2 서브 디코더들(610, 620)에 포함되는 스위치들(S1-S8)을 제어하기 위한 8개의 제어 신호들을 출력할 수 있다. 한편, 제2 스위치 컨트롤러(606)는 제어 데이터(DATA)에서 상위 1개 비트를 수신하여 제3 서브 디코더(630)에 포함되는 스위치들(S9, S10)을 제어하기 위한 2개의 제어 신호들을 출력할 수 있다. 일례로, 제어 데이터(DATA)와 제1 내지 제3 서브 디코더들(610-630)에 포함되는 스위치들(S1-S10)의 온/오프는 아래의 표 2와 같이 결정될 수 있다.
DATA S1 S2 S3 S4 S5 S6 S7 S8 S9 S10
0000 OFF OFF OFF OFF OFF OFF OFF ON OFF ON
0001 OFF OFF OFF OFF OFF OFF ON OFF OFF ON
0010 OFF OFF OFF OFF OFF ON OFF OFF OFF ON
0011 OFF OFF OFF OFF ON OFF OFF OFF OFF ON
0100 OFF OFF OFF ON OFF OFF OFF OFF OFF ON
0101 OFF OFF ON OFF OFF OFF OFF OFF OFF ON
0110 OFF ON OFF OFF OFF OFF OFF OFF OFF ON
0111 ON OFF OFF OFF OFF OFF OFF OFF OFF ON
1000 OFF OFF OFF OFF OFF OFF OFF ON ON OFF
1001 OFF OFF OFF OFF OFF OFF ON OFF ON OFF
1010 OFF OFF OFF OFF OFF ON OFF OFF ON OFF
1011 OFF OFF OFF OFF ON OFF OFF OFF ON OFF
1100 OFF OFF OFF ON OFF OFF OFF OFF ON OFF
1101 OFF OFF ON OFF OFF OFF OFF OFF ON OFF
1110 OFF ON OFF OFF OFF OFF OFF OFF ON OFF
1111 ON OFF OFF OFF OFF OFF OFF OFF ON OFF
표 2를 참조하면, 제어 데이터(DATA)의 최상위 비트가 1이면 제3 서브 디코더(630)의 제9 스위치(S9)가 턴-온되고 제10 스위치(S10)가 턴-오프되며, 제어 데이터(DATA)의 최상위 비트가 0이면 반대로 제3 서브 디코더(630)의 제9 스위치(S9)가 턴-오프되고 제10 스위치(S10)가 턴-온될 수 있다. 한편, 제1 서브 디코더(610)와 제2 서브 디코더(620) 각각에 포함되는 스위치들(S1-S8)은 제1 스위치 컨트롤러(605)가 제공하는 8개의 제어 신호들에 의해 동시에 제어될 수 있다. 다시 말해, 제1 서브 디코더(610)에서 제1 스위치(S1)가 턴-온되고 나머지 스위치들(S2-S8)이 턴-오프되면, 제2 서브 디코더(620)에서도 제1 스위치(S1)가 턴-온되고 나머지 스위치들(S2-S8)은 턴-오프될 수 있다.
일례로, 제어 데이터(DATA)가 [0011]이면 제1 서브 디코더(610)와 제2 서브 디코더(620) 각각에서 제5 스위치(S5)가 턴-온되고 나머지 스위치들(S1-S4, S6-S8)은 턴-오프될 수 있다. 또한 제어 데이터(DATA)의 최상위 비트가 0이므로, 제9 스위치(S9)가 턴-오프되고 제10 스위치(S10)는 턴-온될 수 있다. 반면, 제어 데이터(DATA)가 [1011]이면, 제1 서브 디코더(610)와 제2 서브 디코더(620) 각각에서 제5 스위치(S5)가 턴-온되고, 제3 서브 디코더(630)에서 제9 스위치(S9)가 턴-온될 수 있다.
한편, 제2 중간 노드들(N2)은 연결 스위치들(SW)을 통해 제2 저항들(R2)에 연결되거나, 또는 직접 제2 저항들(R2)에 연결될 수 있다. 도 15 및 도 16에 도시한 일 실시예에서는, 4개의 제2 중간 노드들(N2) 중 하나가 연결 스위치들(SW)을 통해 제2 저항들(R2)에 연결될 수 있다. 따라서, 제2 중간 노드들(N2)의 개수가 연결 스위치들(SW)의 개수보다 많을 수 있다.
연결 스위치들(SW)의 배치는 실시예들에 따라 다양하게 변형될 수 있다. 일례로, 앞서 도 12를 참조하여 설명한 바와 같이 홀수번째 제2 중간 노드들(N2)은 연결 스위치들(SW)에 연결되고, 짝수번째 제2 중간 노드들(N2)은 제2 저항들(R2)에 직접 연결될 수도 있다. 또는, 도 13을 참조하여 설명한 바와 같이, 모든 제2 중간 노드들(N2)이 연결 스위치들(SW)을 통해 제2 저항들(R2)에 연결될 수도 있다.
도 15 및 도 16은 5비트의 제어 데이터(DATA)에 응답하여 기준 전압(VREF)을 생성하는 전압 생성 회로들(700, 800)을 도시한 도면들일 수 있다. 먼저 도 15를 참조하면, 전압 생성 회로(700)는 제1 저항 체인(701)과 제2 저항 체인(702), 디코더(710-750), 및 스위치 컨트롤러들(705, 706) 등을 포함할 수 있다. 디코더(710-750)는 제1 저항 체인(701) 및 제2 저항 체인(702)과 연결되는 제1 내지 제4 서브 디코더들(710-740), 및 제1 내지 제4 서브 디코더들(710-740)에 연결되는 제5 서브 디코더(750)를 포함할 수 있다.
스위치 컨트롤러들(705, 706)은 5비트의 제어 데이터(DATA)에 따라 제1 내지 제5 서브 디코더들(710-750)에 포함되는 스위치들(S1-S12)의 온/오프를 제어할 수 있다. 앞서 도 14를 참조하여 설명한 바와 유사하게, 제1 내지 제4 서브 디코더들(710-740) 각각에 포함되는 스위치들(S1-S8)은, 제1 스위치 컨트롤러(705)가 출력하는 8개의 제어 신호들에 의해 턴-온 및 턴-오프될 수 있다. 또한 제5 서브 디코더(750)에 포함되는 스위치들(S9-S12)은 제2 스위치 컨트롤러(706)가 출력하는 4개의 제어 신호들에 의해 턴-온 및 턴-오프될 수 있다.
제1 내지 제4 서브 디코더들(710-740) 각각에 포함되는 스위치들(S1-S8)의 온/오프 동작은, 제어 데이터(DATA)에 포함되는 하위 3개 비트들에 의해 결정될 수 있으며, 앞서 표 1을 참조하여 설명한 바를 참조하여 이해될 수 있을 것이다. 제5 서브 디코더(750)에 포함되는 스위치들(S9-S12) 각각의 온/오프는, 제어 데이터(DATA)에 포함되는 상위 2개 비트들에 의해 표 3과 같이 결정될 수 있다.
DATA (상위 2개 비트) S9 S10 S11 S12
00 OFF OFF OFF ON
01 OFF OFF ON OFF
10 OFF ON OFF OFF
11 ON OFF OFF OFF
다음으로 도 16을 참조하면, 전압 생성 회로(800)는 제1 전압 체인(801), 제2 전압 체인(802), 디코더(810-870), 및 스위치 컨트롤러들(805-807) 등을 포함할 수 있다. 디코더(810-870)는 제1 저항 체인(801) 및 제2 저항 체인(802)과 연결되는 제1 내지 제4 서브 디코더들(810-840), 제1 내지 제4 서브 디코더들(810-840)에 연결되는 제5 및 제6 서브 디코더들(850, 860), 및 제5 및 제6 서브 디코더들(850, 860)에 연결되는 제7 서브 디코더(870)를 포함할 수 있다.
스위치 컨트롤러들(805-807)은 5비트의 제어 데이터(DATA)에 응답하여 디코더(810-870)에 포함되는 스위치들(S1-S12)을 제어할 수 있다. 일례로, 제1 스위치 컨트롤러(805)는 제어 데이터(DATA)에 포함되는 하위 3개 비트들에 기초하여 제1 내지 제4 서브 디코더들(810-840) 각각의 스위치들(S1-S8)을 제어하는 8개의 제어 신호들을 생성할 수 있다. 제2 스위치 컨트롤러(806)는 제어 데이터(DATA)의 두 번째 상위 비트에 기초하여 제5 및 제6 서브 디코더들(850, 860) 각각의 스위치들(S9, S10)을 제어하는 2개의 제어 신호들을 생성할 수 있다. 제3 스위치 컨트롤러(807)는 제어 데이터(DATA)의 최상위 비트를 이용하여 제7 서브 디코더(870)의 스위치들(S11, S12)을 제어하는 2개의 제어 신호들을 생성할 수 있다.
도 15 및 도 16을 참조하여 설명한 실시예들에서, 제2 저항 체인(702, 802)의 제2 중간 노드들(N2)은 연결 스위치들(SW)을 통해 제2 저항들(R2)에 연결되거나, 또는 직접 제2 저항들(R2)에 연결될 수 있다. 도 15 및 도 16에 도시한 실시예들에서는, 8개의 제2 중간 노드들(N2) 중 하나가 연결 스위치들(SW)을 통해 제2 저항들(R2)에 연결될 수 있다. 따라서, 제2 중간 노드들(N2)의 개수가 연결 스위치들(SW)의 개수보다 많을 수 있다.
다만, 연결 스위치들(SW)의 배치는 실시예들에 따라 다양하게 결정될 수 있다. 일례로, 앞서 도 12를 참조하여 설명한 바와 같이 홀수번째 제2 중간 노드들(N2)은 연결 스위치들(SW)에 연결되고, 짝수번째 제2 중간 노드들(N2)은 제2 저항들(R2)에 직접 연결될 수도 있다. 또는, 도 13을 참조하여 설명한 바와 같이, 모든 제2 중간 노드들(N2)이 연결 스위치들(SW)을 통해 제2 저항들(R2)에 연결될 수도 있다. 또는 도 14를 참조하여 설명한 바와 같이, 4개의 중간 노드들(N2) 중 하나가 연결 스위치들(SW)을 통해 제2 저항들(R2)에 연결될 수도 있다.
도 17 내지 도 20은 본 발명의 일 실시예에 따른 전압 생성 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 17 내지 도 20을 참조하면, 전압 생성 회로(900)는 제1 저항 체인(901), 제2 저항 체인(902), 디코더(910-930), 및 스위치 컨트롤러들(905, 906)을 포함할 수 있다. 스위치 컨트롤러들(905, 906)은 4비트의 제어 데이터(DATA)에 응답하여 디코더(910-930)의 동작을 제어할 수 있다. 제1 스위치 컨트롤러(905)는 제어 데이터(DATA)의 하위 3개 비트를 이용하여 제1 및 제2 서브 디코더들(910, 920)에 포함되는 스위치들(S1-S8)을 제어하고, 제2 스위치 컨트롤러(906)는 제어 데이터(DATA)의 최상위 비트를 이용하여 제3 서브 디코더(930)에 포함되는 스위치들(S9, S10)을 제어할 수 있다.
도 17은 전압 생성 회로(900)를 포함하는 반도체 장치가 대기 모드일 때의 동작을 설명하기 위한 도면일 수 있다. 도 17을 참조하면, 대기 모드에서 제1 저항들(R1)에 연결된 제1 전원 스위치(PW1)는 턴-온되고, 제2 저항들(R2)에 연결된 제2 저항 스위티(PW2)는 턴-오프될 수 있다. 따라서 제1 전류(I1)만이 흐를 수 있다. 다만 대기 모드에서는 디코더(910-930)에 포함되는 스위치들(S1-S10)이 모두 턴-오프되므로, 기준 전압(VREF)이 출력되지 않을 수 있다.
도 18 내지 도 20은 전압 생성 회로(900)를 포함하는 반도체 장치가 액티브 모드일 때의 동작을 설명하기 위한 도면일 수 있다. 도 18 내지 도 20을 참조하면, 액티브 모드에서는 제1 전원 스위치(PW1)와 제2 전원 스위치(PW2)가 모두 턴-온되며, 따라서 제1 저항 체인(901)에 제1 전류(I1)가 인가되고 제2 저항 체인(902)에는 제2 전류(I2)가 인가될 수 있다. 또한 액티브 모드에서는, 제2 중간 노드들(N2) 중 일부에 연결되는 연결 스위치들(SW)이 모두 턴-온되어, 제1 저항 체인(901)과 제2 저항 체인(902)이 서로 연결될 수 있다.
도 18은 제어 데이터(DATA)가 [0000]일 때의 전압 생성 회로(900)의 동작을 나타낸 도면일 수 있다. 도 18을 참조하면, 제어 데이터(DATA)의 하위 3개 비트인 [000]에 의해 제1 서브 디코더(910)와 제2 서브 디코더(920) 각각에서 제8 스위치(S8)가 턴-온되고 나머지 스위치들(S1-S7)은 턴-오프될 수 있다. 또한, 제어 데이터(DATA)의 최상위 비트가 0이므로, 제3 서브 디코더(930)에서 제9 스위치(S9)는 턴-오프되고 제10 스위치(S10)는 턴-온될 수 있다.
도 19는 제어 데이터(DATA)가 [0011]일 때 전압 생성 회로(900)의 동작을 설명하기 위한 도면일 수 있다. 도 19를 참조하면, 제어 데이터(DATA)의 하위 3개 비트인 [011]에 의해, 제1 서브 디코더(910)와 제2 서브 디코더(920) 각각에서 제5 스위치(S5)가 턴-온되고 나머지 스위치들(S1-S4, S6-S8)은 턴-오프될 수 있다. 또한, 제어 데이터(DATA)의 최상위 비트가 0이므로, 제3 서브 디코더(930)에서 제9 스위치(S9)는 턴-오프되고 제10 스위치(S10)는 턴-온될 수 있다.
마지막으로 도 20은 제어 데이터(DATA)가 [1101]일 때 전압 생성 회로(900)의 동작을 설명하기 위한 도면일 수 있다. 도 20을 참조하면, 제어 데이터(DATA)의 하위 3개 비트인 [101]에 의해, 제1 서브 디코더(910)와 제2 서브 디코더(920) 각각에서 제3 스위치(S3)가 턴-온되고 나머지 스위치들(S1-S2, S4-S8)은 턴-오프될 수 있다. 또한, 제어 데이터(DATA)의 최상위 비트가 1이므로, 제3 서브 디코더(930)에서 제9 스위치(S9)는 턴-온되고 제10 스위치(S10)는 턴-오프될 수 있다.
제1 저항들(R1) 각각의 저항값은 제2 저항들(R2) 각각의 저항값과 같거나, 그보다 클 수 있다. 따라서, 액티브 모드에서 제1 전류(I1)는 제2 전류(I2)와 같거나, 그보다 작을 수 있다. 액티브 모드에서 제1 전류(I1)에 제2 전류(I2)가 더해져서 디코더(910-930)에 공급되므로, 복수의 디코더들이 제1 저항 체인(901)과 제2 저항 체인(902)을 공유하는 구조에서, 복수의 디코더들 중 하나의 출력 변동이 나머지에 미치는 영향을 최소화할 수 있다. 또한, 제1 저항 체인(901)만을 포함하는 경우에 비해 디코더들에 공급되는 전류가 증가하므로, 다양한 노이즈 등에 의해 디코더들 중 적어도 하나가 출력하는 기준 전압(VREF)의 레벨 변동되는 경우에도, 빠르게 원래 레벨로 복구될 수 있다.
도 21 내지 도 23은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
앞서 설명한 본 발명의 다양한 실시예들에 따른 전압 생성 회로는, 메모리 장치에 적용될 수 있다. 메모리 장치에서 전압 생성 회로는, 메모리 장치가 프로그램 동작, 읽기 동작, 삭제 동작 등을 실행하는 데에 필요한 다양한 기준 전압들을 공급할 수 있다.
도 21 및 도 22는 본 발명의 일 실시예에 따른 전압 생성 회로를 포함하는 메모리 장치들(1000, 1100)을 도시한 사시도들일 수 있다. 도 21 및 도 22를 함께 참조하면, 본 발명의 일 실시예에 따른 메모리 장치들(1000, 1100) 각각 서로 상하로 배치되는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 셀 영역(C)의 하부에 배치될 수 있으며, 주변 회로 영역(P)은 제1 기판(1001, 1101)을 포함하고, 셀 영역(C)은 제1 기판(1001, 1101)과 다른 제2 기판(1002, 1102)을 포함할 수 있다.
예를 들어 주변 회로 영역(P)은 제1 기판(1001, 1101) 상에 마련되는 복수의 주변 회로 소자들(1003, 1103), 주변 회로 소자들(1003, 1103)과 연결되는 복수의 배선 라인들(1005, 1105), 및 주변 회로 소자들(1003, 1103)과 배선 라인들(1005, 1105)을 커버하는 제1 층간 절연층(1007, 1107) 등을 포함할 수 있다. 주변 회로 영역(P)은 메모리 장치(100)의 구동에 필요한 회로, 예를 들어 페이지 버퍼, 로우 디코더 등을 제공할 수 있다. 또한, 기준 전압을 생성하는 전압 생성 회로 역시 주변 회로 영역(P)에 배치될 수 있다.
셀 영역(C)에 포함되는 제2 기판(1002, 1102)은 제1 층간 절연층(1007, 1107) 상에 배치될 수 있다. 셀 영역(C)은 제2 기판(1002, 1102) 상에 적층되는 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 복수의 절연층들(IL)을 포함할 수 있다. 절연층들(IL)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 교대로 적층될 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인들(SSL1, SSL2)의 개수는, 도 21 및 도 22에 도시한 바와 같이 한정되지 않으며, 다양하게 변형될 수 있다.
또한 셀 영역(C)은 제2 기판(1002, 1102)의 상면에 수직하는 제1 방향(Z축 방향)으로 연장되는 채널 구조체들(CH)을 포함할 수 있으며, 채널 구조체들(CH)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 관통하여 제2 기판(1002, 1102)에 연결될 수 있다. 채널 구조체들(CH)은 채널 영역(1010, 1110), 채널 영역(1010, 1110)의 내부 공간을 채우는 매립 절연층(1020, 1120), 및 비트라인 연결층(1030, 1130) 등을 포함할 수 있다. 채널 구조체들(CH) 각각은 비트라인 연결층(1030, 1130)을 통해 적어도 하나의 비트라인에 연결될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL), 스트링 선택 라인들(SSL1, SSL2), 절연층들(IL), 및 채널 구조체들(CH) 등은 적층 구조체로 정의될 수 있다.
채널 영역(1010, 1110)의 외측에는 적어도 하나의 게이트 절연층이 배치될 수 있다. 일 실시예에서 게이트 절연층은 채널 영역(1010, 1110)으로부터 순차적으로 배치되는 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있다. 실시예에 따라, 터널링층, 전하 저장층, 블록킹층 중 적어도 하나는, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 둘러싸는 형상으로 형성될 수도 있다.
접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 층간 절연층(1050, 1150)에 의해 커버될 수 있다. 또한, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 분리층들(1040, 1140)에 의해 복수의 블록들(BLK1, BLK2)로 분리될 수 있다. 일 실시예에서, 제2 방향(Y축 방향)으로 서로 인접한 한 쌍의 분리층들(1040, 1140) 사이에서, 스트링 선택 라인들(SSL1, SSL2)은 상부 분리층(1060, 1160)에 의해 복수의 영역들로 분리될 수 있다.
일 실시예에서, 상부 분리층(1060, 1160)이 배치되는 영역에는, 더미 채널 구조체들(DCH)이 마련될 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 같은 구조를 가질 수 있으며, 다만 비트라인과는 연결되지 않을 수 있다.
도 22에 도시한 일 실시예에 따른 메모리 장치(1100)에서, 채널 구조체들(CH) 및 더미 채널 구조체들(DCH) 각각은 하부 채널 구조체와 상부 채널 구조체를 포함할 수 있다. 일례로, 워드라인들(WL)의 개수 증가에 따른 공정 상의 어려움을 극복하기 위해, 일부 워드라인들(WL)을 적층하고 하부 채널 구조체를 형성한 후, 나머지 워드라인들(WL)을 적층하고 상부 채널 구조체를 형성할 수 있다. 따라서 도 22에 도시한 바와 같이 채널 구조체들(CH)과 더미 채널 구조체들(DCH) 각각은, 상부 채널 구조체 및 하부 채널 구조체를 포함할 수 있다. 일례로, 하부 채널 구조체 및 하부 채널 구조체가 관통하는 워드라인들은 하부 적층 구조체로 정의될 수 있으며, 상부 채널 구조체 및 상부 채널 구조체가 관통하는 워드라인들은 상부 적층 구조체로 정의될 수 있다.
다음으로 도 23을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(2000)는 C2C(chip to chip) 구조를 가질 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 방식으로 형성되는 구조를 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 전압 생성 회로는, 주변 회로 영역(PERI)에 형성될 수 있다. 일례로, 전압 생성 회로는 외부 호스트, 외부 컨트롤러 등으로부터 공급받는 외부 전원을 이용하여, 메모리 장치(2000)의 동작에 필요한 전압들을 생성할 수 있다. 전압 생성 회로는 메모리 장치(2000)의 동작에 필요한 다양한 레벨의 기준 전압들을 생성할 수 있으며, 주변 회로 영역(PERI)에 배치되는 로우 디코더(2394), 페이지 버퍼(2393) 등은 기준 전압들을 이용하여 프로그램 동작, 읽기 동작, 삭제 동작 등을 실행할 수 있다.
주변 회로 영역(PERI)에 포함되는 전압 생성 회로는, 대기 모드와 액티브 모드에서 모두 전류를 인가받는 제1 저항 체인과, 액티브 모드에서만 전류를 인가받는 제2 저항 체인, 및 디코더들을 포함할 수 있다. 디코더들은 제1 저항 체인과 제2 저항 체인을 공유할 수 있다. 본 발명의 실시예들에서는, 액티브 모드로 진입 시에 제2 저항 체인에 흐르는 제2 전류가 제1 저항 체인에 흐르는 제1 전류와 함께 디코더들로 인가될 수 있다. 따라서, 디코더들 중 하나가 출력하는 기준 전압의 레벨을 바꾸는 경우, 다른 디코더들이 출력하는 기준 전압들에서 발생하는 레벨 변동을 최소화할 수 있다. 또한 레벨 변동 후에 다른 디코더들이 출력하는 기준 전압들이 빠르게 원래의 레벨로 복원될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(2331-2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 23에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제2 기판(2310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341-2347; 2340)와 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제2 방향을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 로우 디코더(2394)를 제공하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 도 23을 참조하면, 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
도 23을 참조하면, 제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(Z축 방향)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 도 23을 참조하면, 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10, 1000, 1100, 2000: 메모리 장치
100, 200, 300, 400, 500, 500A, 600, 700, 800, 900: 전압 생성 회로
RCH1, 301, 401, 501, 601, 701, 801, 901: 제1 저항 체인
RCH2, 302, 402, 502, 502A, 602, 702, 802, 902: 제2 저항 체인

Claims (20)

  1. 복수의 메모리 셀들을 갖는 메모리 셀 영역; 및
    상기 메모리 셀들을 제어하는 회로들을 포함하고, 상기 회로들은 비트라인들, 워드라인들, 및 선택 라인들 중 적어도 일부를 통해 상기 메모리 셀들과 연결되는 주변 회로 영역; 을 포함하며,
    상기 주변 회로 영역은 상기 워드라인들 및 상기 선택 라인들을 통해 상기 메모리 셀들과 연결되는 로우 디코더, 상기 비트라인들을 통해 상기 메모리 셀들과 연결되는 페이지 버퍼, 상기 로우 디코더와 상기 페이지 버퍼의 동작을 제어하는 제어 로직, 및 상기 제어 로직의 제어 데이터에 응답하여 적어도 하나의 기준 전압을 출력하는 기준 전압 생성기를 포함하고,
    상기 기준 전압 생성기는 제1 전원 노드와 제2 전원 노드 사이에서 직렬로 연결되는 제1 저항들을 포함하는 제1 저항 체인, 상기 제1 전원 노드와 상기 제2 전원 노드 사이에서 직렬로 연결되는 제2 저항들을 포함하는 제2 저항 체인, 및 상기 제1 저항 체인과 상기 제2 저항 체인에 연결되는 복수의 디코더들을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 저항들 각각의 저항값은, 상기 제2 저항들 각각의 저항값 이상인 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 저항 체인은 상기 제1 저항들과 상기 제2 전원 노드 사이에 연결되는 제1 전원 스위치를 포함하고,
    상기 제2 저항 체인은 상기 제2 저항들과 상기 제2 전원 노드 사이에 연결되는 제2 전원 스위치를 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 전원 스위치의 턴-온 시간은 상기 제2 전원 스위치의 턴-온시간보다 긴 메모리 장치.
  5. 제4항에 있어서,
    상기 주변 회로 영역이 대기 모드에서 동작하는 동안, 상기 제1 전원 스위치는 턴-온되고 상기 제2 전원 스위치는 턴-오프되는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 저항 체인은 상기 제1 저항들 사이의 제1 중간 노드들을 포함하고, 상기 제2 저항 체인은 상기 제2 저항들 사이의 제2 중간 노드들을 포함하며,
    상기 제1 중간 노드들과 상기 제2 중간 노드들은 연결 배선들을 통해 연결되는 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 중간 노드들은 연결 스위치들을 통해 상기 제2 저항들 중 적어도 일부와 연결되는 스위칭 노드들, 및 상기 제2 저항들과 직접 연결되는 연결 노드들을 포함하고,
    상기 연결 배선들 중 일부는 상기 제1 중간 노드들 중 일부와 상기 스위칭 노드들을 연결하는 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 중간 노드들의 개수는 상기 제2 중간 노드들의 개수와 같은 메모리 장치.
  9. 제7항에 있어서,
    상기 제2 저항 체인에서, 상기 연결 노드들과 상기 스위칭 노드들은 교대로 배치되는 메모리 장치.
  10. 제7항에 있어서,
    상기 제2 저항 체인에서, 상기 연결 노드들의 개수는 상기 스위칭 노드들의 개수보다 많은 메모리 장치.
  11. 제7항에 있어서,
    상기 제어 로직은, 대기 모드에서 상기 연결 스위치들을 턴-오프하고, 액티브 모드에서 상기 연결 스위치들을 턴-온하는 메모리 장치.
  12. 제1항에 있어서,
    상기 디코더들 각각에 포함되는 복수의 스위치들을 제어하는 스위치 컨트롤러; 를 더 포함하고,
    상기 제어 데이터는 N 비트(N은 2 이상의 자연수)의 데이터이며,
    상기 스위치 컨트롤러는 상기 제어 데이터의 하위 n개 비트들에 응답하여 상기 스위치들 중 적어도 일부를 제어하는 제1 스위치 컨트롤러, 및 상기 제어 데이터의 상위 m개 비트들에 응답하여 상기 스위치들 중 나머지를 제어하는 제2 스위치 컨트롤러를 포함하는 메모리 장치.
  13. 제12항에 있어서
    상기 스위치들 중에서, 상기 제1 스위치 컨트롤러가 제어하는 스위치들의 개수는, 상기 제2 스위치 컨트롤러가 제어하는 스위치들의 개수보다 많은 메모리 장치.
  14. 바이어스 전압을 생성하는 밴드갭 레퍼런스 회로;
    상기 바이어스 전압을 이용하여 제1 전원 전압 및 제2 전원 전압을 생성하는 LDO 레귤레이터; 및
    상기 제1 전원 전압 및 상기 제2 전원 전압 사이에 연결되는 제1 저항들을 갖는 제1 저항 체인, 상기 제1 전원 전압 및 상기 제2 전원 전압 사이에 연결되는 제2 저항들을 갖는 제2 저항 체인, 및 상기 제1 저항 체인 및 상기 제2 저항 체인 중 적어도 하나에 연결되며 기준 전압들을 출력하는 복수의 디코더들을 갖는 기준 전압 생성기; 를 포함하고,
    대기 모드에서 상기 제1 저항 체인에는 제1 대기 전류가 흐르고 상기 제2 저항 체인에는 상기 제1 대기 전류보다 작은 제2 대기 전류가 흐르며, 액티브 모드에서 상기 제1 저항 체인에는 제1 동작 전류가 흐르고 상기 제2 저항 체인에는 상기 제1 동작 전류보다 큰 제2 동작 전류가 흐르는 전압 생성 회로.
  15. 제14항에 있어서,
    상기 제1 저항 체인은 상기 제1 저항들과 상기 제2 전원 전압 사이에 연결되며 상기 대기 모드 및 상기 액티브 모드에서 턴-온되는 제1 전원 스위치를 포함하고,
    상기 제2 저항 체인은 상기 제2 저항들과 상기 제2 전원 전압 사이에 연결되며 상기 대기 모드에서 턴-오프되고 상기 액티브 모드에서 턴-온되는 제2 전원 스위치를 포함하는 전압 생성 회로.
  16. 제14항에 있어서,
    상기 디코더들은 상기 대기 모드에서 상기 제1 저항 체인과 전기적으로 연결되고 상기 제2 저항 체인과 전기적으로 분리되며, 상기 액티브 모드에서 상기 제1 저항 체인 및 상기 제2 저항 체인과 전기적으로 연결되는 전압 생성 회로.
  17. 제14항에 있어서,
    상기 제1 저항들의 개수와 상기 제2 저항들의 개수는 서로 같은 전압 생성 회로.
  18. 제14항에 있어서,
    상기 제1 저항 체인은 상기 제1 저항들 사이의 제1 중간 노드들을 포함하고, 상기 제2 저항 체인은 상기 제2 저항들 사이의 제2 중간 노드들을 포함하며,
    상기 제2 중간 노드들 중 적어도 일부는 연결 스위치들을 통해 상기 제2 저항들과 연결되는 전압 생성 회로.
  19. 제18항에 있어서,
    상기 제2 중간 노드들 중에서, 상기 제1 전원 전압에 가장 가까운 제2 중간 노드는, 상기 연결 스위치들을 통해 상기 제2 저항들과 연결되는 전압 생성 회로.
  20. 제1 패드들을 갖는 메모리 셀 영역; 및
    제2 패드들을 가지며, 제1 방향에서 상기 제1 패드들 및 상기 제2 패드들에 의해 상기 메모리 셀 영역과 연결되는 주변 회로 영역; 을 포함하며,
    상기 주변 회로 영역은 워드라인들 및 선택 라인들을 통해 상기 메모리 셀 영역의 메모리 셀들과 연결되는 로우 디코더, 비트라인들을 통해 상기 메모리 셀들과 연결되는 페이지 버퍼, 상기 로우 디코더와 상기 페이지 버퍼를 제어하는 제어 로직, 및 상기 제어 로직의 제어 명령에 응답하여 기준 전압들을 출력하는 전압 생성 회로를 포함하고,
    상기 전압 생성 회로는, 서로 직렬로 연결되는 제1 저항들과 제1 전원 스위치를 갖는 제1 저항 체인, 서로 직렬로 연결되는 제2 저항들과 제2 전원 스위치를 갖는 제2 저항 체인, 및 상기 제1 저항들 사이의 제1 중간 노드들과 상기 제2 저항들 사이의 제2 중간 노드들에 연결되는 복수의 디코더들을 포함하며,
    상기 복수의 디코더들은 서로 병렬로 연결되어 서로 다른 상기 기준 전압들을 동시에 출력하는 메모리 장치.

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