JP6748760B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】 消費電力を低減しつつテスト動作時に正確にパワーダウン動作を実行することができる半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリは、供給電圧が一定電圧に降下したことを検出する低電力電圧検出回路２１０と、供給電圧が一定電圧に降下したことを高精度電圧検出回路２２０と、内部回路がテスト状態であるとき高精度電圧検出回路２２０を選択し、内部回路がテスト状態でないとき低電力検出回路２１０を選択し、低電力電圧検出回路２１０または高精度電圧検出回路２３０の検出結果に応答してパワーダウン動作を実行するコントローラ１４０とを有する。【選択図】 図５

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に、テスト動作時のパワーダウン検出に関する。
ＮＡＮＤ型フラッシュメモリは、読出し、プログラム、消去等のための電圧の設定やユーザーのオプションなどの設定情報を格納するためフューズセルを使用している。フューズセルは、例えば、メモリセルアレイ内のユーザーによってアクセスすることができない記憶領域に設定される。フラッシュメモリは、電源投入時、パワーアップ動作として、フューズセルから設定情報を読み出し、これを内部レジスタにロードする。パワーアップ動作終了後、コントローラは、内部レジスタに保持された設定情報に基づき各動作を制御する（特許文献１）。
特許第６４９４１３９号公報
フラッシュメモリの電源投入時のパワーアップ検出動作と、電源降下時のパワーダウン検出動作について図１を参照して説明する。図１は、外部から供給される電圧と時間との関係を表している。
パワーアップ検出部は、例えば、３．０Ｖの電圧が供給されるフラッシュメモリにおいて、その動作保証電圧が２．７〜３．３Ｖであるとき、電源投入時にパワーアップ動作を開始させるための電圧として、約２．２Ｖのパワーアップ電圧レベルＶ＿ＰＵを検出する。パワーアップ検出部は、最初に、比較的精度の高くない検出回路を用いて供給電圧が一定電圧に到達したことを検出し、次に、比較的精度の高い検出回路を用いて供給電圧がパワーアップ電圧レベルＶ＿ＰＵに到達したことを検出する。精度の高い検出回路は、基準電圧発生回路や、基準電圧を供給電圧とを比較する比較回路とを含んでいる。パワーアップ電圧レベルＶ＿ＰＵが検出されると、パワーアップシーケンスが実行され、内部回路が初期化（リセット）され、メモリセルアレイのフューズセルから読み出された設定情報がレジスタにセットされる、といった動作が行われる。その後、供給電圧が動作保証電圧に上昇すると、通常の動作が開始される。
図２に、従来のパワーダウン検出部を示す。パワーダウン検出部１０は、供給電圧Ｖｃｃがパワーダウン電圧レベルＶ＿ＰＤに降下したことを検出すると、ＣＰＵやロジック回路等の内部回路２０にリセット信号を出力する。例えば、外部の電力供給能力が低かったり、内部回路２０の動作により大きなピーク電流が発生したとき、供給電圧Ｖｃｃがパワーダウン電圧レベルＶ＿ＰＤに降下する。内部回路２０は、パワーダウン検出部１０からリセット信号を受け取ると、パワーダウン動作を実行し、内部回路２０のチャージポンプ回路の動作を停止したり、ＣＰＵやロジック等のリセットを行う。
パワーダウン電圧レベルＶ＿ＰＤは、パワーアップ電圧レベルＶ＿ＰＵよりも低く、（そうでなければ、パワーアップ動作後にパワーダウン動作が実行され、フラッシュメモリを動作させることができない）、また、パワーダウン電圧レベルＶ＿ＰＤおよびパワーアップ電圧レベルＶ＿ＰＵは、内部回路のＣＭＯＳの動作電圧Ｖｔ（例えば、ＰＭＯＳのしきい値とＮＭＯＳのしきい値の合計）よりも大きく設定される（そうでなければ、パワーアップ動作やパワーダウン動作を正しく実行させることができない）。
また、フラッシュメモリがスタンバイ状態にあるとき、その状態で消費が許される消費電流が仕様で定義されている。このような制約のため、パワーダウン検出部１０は、スタンバイ状態の許容消費電流を超えないように、動作電流が最小となるように構成される。例えば図３に示すように、パワーダウン検出部１０は、抵抗分圧とインバータを用いた簡易な回路から構成され、パワーダウン電圧レベルＶ＿ＰＤを検出したとき、Ｈレベルの検出信号Ｖｄｅｔを出力する。
パワーダウン検出部１０は、パワーアップ検出部のように基準電圧発生回路や比較回路を含まないため、消費電力を低減させることができるが、その反面、パワーアップ検出部よりも検出精度が悪くなる。このため、図１に示すように、パワーダウン検出部１０の検出範囲Ｈ２のバラツキは、パワーアップ検出部の検出範囲Ｈ１のバラツキよりも大きくなる。
このようなパワーダウン検出部１０を用いた場合、検出範囲Ｈ２のバラツキが大きいために正しくパワーダウン電圧レベルＶ＿ＰＤを検出することができないという本質的な問題を抱えている。フラッシュメモリがスタンバイ状態であれば、パワーダウン電圧レベルＶ＿ＰＤの検出範囲に多少の誤差があっても特に影響はないが、内部回路のテスト中にパワーダウン電圧レベルＶ＿ＰＤを正しく検出できないと、フラッシュメモリに深刻な問題を引き起こすおそれがある。メモリセルアレイやその周辺回路等をテストする場合、多並列の測定を実行することが多く、それ故、供給電圧が降下し易い環境にあり、テスト中に、供給電圧がパワーダウン電圧レベルＶ＿ＰＤよりも降下してもパワーダウン動作が開始されないと、誤動作により予期していない回路に高電圧が印加されて回路が故障したり、メモリセルに間違ったテストデータがプログラムされテスト自体の信頼性も失われてしまう。
本発明は、このような従来の課題を解決するものであり、消費電力を低減しつつテスト動作時に正確にパワーダウン動作を実行することができる半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、供給電圧が一定電圧に降下したことを検出する第１の検出回路と、第１の検出回路よりも高い検出精度を有し、供給電圧が一定電圧に降下したことを検出する第２の検出回路と、内部回路がテスト状態であるとき第２の検出回路を選択し、内部回路がテスト状態でないとき第１の検出回路を選択する選択手段と、第１の検出回路または第２の検出回路の検出結果に応答してパワーダウン動作を実行する実行手段とを有する。
ある実施態様では、前記第２の検出回路は、基準電圧を生成する基準電圧生成回路と、当該基準電圧と電源電圧とを比較する比較回路を含み、前記第１の検出回路は、基準電圧生成回路を含まない。ある実施態様では、前記内部回路は、テスト回路を含み、前記選択手段は、前記テスト回路がテストを実行するとき第２の検出回路を選択し、前記テスト回路がテストを実行しないとき第１の検出回路を選択する。ある実施態様では、前記選択手段は、前記テスト回路から出力されるテスト信号に基づき第１の検出回路または第２の検出回路を選択する。ある実施態様では、前記選択手段は、外部からテストを開始させるためのコマンドが入力されたとき、第２の検出回路を選択する。ある実施態様では、前記選択手段は、テスト用パッドに信号が入力されたとき、第２の検出回路を選択する。ある実施態様では、第２の検出回路は、テスト用パッドから入力される基準電圧を利用して供給電圧が一定電圧に降下したことを検出する。ある実施態様では、前記テスト回路は、メモリセルアレイまたはメモリセルアレイの周辺回路のテストを実行する。ある実施態様では、前記第１および第２の検出回路が検出する電圧レベルは、パワーアップ検出回路が検出する電圧レベルよりも低く、かつＣＭＯＳの動作可能な電圧レベルよりも高い。
本発明によれば、内部回路がテスト状態であるとき第２の検出回路を選択し、内部回路がテスト状態でないとき第１の検出回路を選択し、選択された第１の検出回路または第２の検出回路の検出結果に応答してパワーダウン動作を実行するようにしたので、消費電力を低減しつつテスト動作時に正確にパワーダウン動作を実行することができる。
フラッシュメモリのパワーアップ検出動作とパワーダウン検出動作とを説明するグラフである。 従来のパワーダウン検出部を示す図である。 従来のパワーダウン検出部の構成例を示す図である。 本発明の実施例に係るフラッシュメモリの内部構成を示すブロック図である。 本発明の実施例に係るパワーダウン検出部の構成を示す図である。 本発明の実施例に係る基準電圧発生回路の一例を示す図である。 本発明の実施例に係る高精度電圧検出回路の一例を示す図である。 本発明の実施例によるテスト状態のときのパワーダウン検出部の検出範囲のバラツキを説明する図である。 本発明の別の実施例に係るパワーダウン検出部の構成を示す図である。 本発明の別の実施例によるテスト状態のときのパワーダウン検出部の検出範囲のバラツキを説明する図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体記憶装置は、好ましい態様では、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ、抵抗変化型メモリ、磁気変化型メモリ等の不揮発性メモリである。以下の説明では、ＮＡＮＤ型のフラッシュメモリを例示する。
本発明の実施例に係るフラッシュメモリの概略構成を図４に示す。本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリセルアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１６０内の列アドレスのデータを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０と、電源投入時に外部端子から供給される供給電圧Ｖｃｃを監視し、パワーアップ電圧レベルＶ＿ＰＵを検出し、パワーアップ検出信号ＰＷＲＤＥＴを出力するパワーアップ検出部１９０と、供給電圧Ｖｃｃを監視し、パワーダウン電圧レベルＶ＿ＰＤを検出し、パワーダウン検出信号ＤＥＴ＿Ｈ／ＤＥＴ＿Ｌを出力するパワーダウン検出部２００と、メモリセルアレイやその周辺回路を含む内部回路のテストを実行するテスト制御回路２４０とを含んで構成される。
メモリセルアレイ１１０は、列方向に配置されたｍ個のブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。１つのＮＡＮＤストリングは、複数のメモリセル(例えば、６４個)と、ビット線側選択トランジスタと、ソース線側選択トランジスタとを直列に接続して構成される。ビット線側選択トランジスタのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタのソースは、共通のソース線SLに接続される。
読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ＮＡＮＤストリングのビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
パワーアップ電圧検出部１９０は、電源投入時にフラッシュメモリ１００に供給される供給電圧Ｖｃｃがパワーアップ電圧レベルＶ＿ＰＵに到達したことを検出すると、パワーアップ検出信号ＰＷＲＤＥＴをコントローラ１４０に出力する。コントローラ１４０は、例えば、ＣＰＵやＲＯＭ／ＲＡＭなどを含み、ＲＯＭ／ＲＡＭには、パワーアップ動作、パワーダウン動作、読出し動作、プログラム動作、消去動作等を実行するための命令やデータ等のコードが格納されている。コントローラ１４０は、パワーアップ検出信号ＰＷＲＤＥＴを受け取ると、これに応答してＲＯＭ／ＲＡＭから読み出されたコードに従いパワーアップ動作を実行する。パワーアップ動作では、コントローラ１４０を含む内部回路のリセットや、メモリセルアレイ１１０のフューズセルの読出し等が行われる。
パワーダウン検出部２００は、供給電圧Ｖｃｃがパワーダウン検出レベルＶ＿ＰＤに降下したことを検出すると、フラッシュメモリ１００の動作状態に応じてパワーダウン検出信号ＤＥＴ＿ＬまたはＤＥＴ＿Ｈをコントローラ１４０に出力する。コントローラ１４０は、パワーダウン検出信号ＤＥＴ＿Ｌ／ＤＥＴ＿Ｈを受け取ると、これに応答してＲＯＭ／ＲＡＭから読み出されたコードに従いパワーダウン動作を実行する。パワーダウン動作では、コントローラ１４０を含む内部回路のリセットや、チャージポンプ回路の停止等が行われる。
テスト制御回路２４０は、特にその構成を限定されないが、例えば、組み込み自己テスト回路（以下、ＢＩＳＴ回路（Built-In Self Test）であることができる。ＢＩＳＴ回路は、メモリやロジック等のテストを容易化する設計技術の一つであり、メモリセルアレイ１１０やその周辺回路を含む内部回路を自己テストするための機能を含み、ウエハーレベル、チップレベルまたはパッケージレベルにおいて内部回路のテストを実行することができる。また、ＢＩＳＴ回路は、例えば、テストパターンを発生する回路、テスト結果と期待値とを照合する回路、照合結果として合格または不合格を出力する回路等を含むことができる。
テスト制御回路２４０は、例えば、テスト用端子に印加されたテスト信号に応答して内部回路のテストを実行したり、あるいは外部から入力されたテスト用コマンドに応答して内部回路のテストを実行する。テスト制御回路２４０は、内部回路のテストを実行するとき、テスト中であることを表す、例えばＨレベルのテスト信号ＴＥＳＴ＿ＰＤを出力する。
図５に、本実施例のパワーダウン検出部２００の内部構成を示す。同図に示すように、パワーダウン検出部２００は、低電力電圧検出回路２１０、高精度電圧検出回路２２０およびセレクタ２３０を有する。低電力電圧検出回路２１０は、比較的簡易な回路で、より消費電力を低減可能な回路から構成され、例えば、図３に示すような抵抗とインバータとを有する検出回路１０から構成される。検出回路１０は、供給電圧Ｖｃｃを常時モニターし、検出ノードＮがパワーダウン電圧レベルＶ＿ＰＤに降下したとき、検出ノードＮの電圧がインバータのしきい値以下となるように抵抗の大きさが選択される。こうして、低電力電圧検出回路２１０は、供給電圧Ｖｃｃがパワーダウン電圧レベルＶ＿ＰＤに降下したことを検出すると、その検出結果を表すＨレベルの検出信号ＤＥＴ＿Ｌをセレクタ２３０に出力する（図３の検出信号Ｖｄｅｔが対応する）。
高精度電圧検出回路２２０は、基準電圧Ｖｒｅｆを発生する基準電圧発生器２２２と、基準電圧発生器２２２で発生された基準電圧Ｖｒｅｆと供給電圧Ｖｃｃとを比較する比較回路２２４とを含む。基準電圧Ｖｒｅｆは、パワーダウン電圧レベルＶ＿ＰＤに設定され、比較回路２２４は、供給電圧Ｖｃｃがパワーダウン電圧レベルＶ＿ＰＤ以下に降下すると、それを表すＨレベルの検出信号ＤＥＴ＿Ｈをセレクタ２３０に出力する。
基準電圧発生回路２２２は、特にその構成を限定されないが、例えば、電源電圧の変動や動作温度にほとんど依存しないバンドギャップリファレンス回路（ＢＧＲ回路）が用いられる。図６に、一般的なＢＧＲ回路を示す。同図に示すように、ＢＧＲ回路は、電源電圧ＶｃｃとＧＮＤ間に第１および第２の電流経路を含み、第１の電流経路に直列に接続されたＰＭＯＳトランジスタＰ１、抵抗Ｒ１、バイポーラトランジスタＱ１を含み、第２の電流経路に直列に接続されたＰＭＯＳトランジスタＰ２、抵抗Ｒ２、Ｒ、バイポーラトランジスタＱ２を含み、さらに抵抗Ｒ１とトランジスタＱ１とを共通接続するノードＶＮを反転入力端子（−）に接続し、抵抗Ｒ２と抵抗Ｒとを共通接続するノードＶＰを非反転入力端子（＋）に接続し、出力端子をトランジスタＰ１、Ｐ２のゲートに共通接続する差動増幅回路ＡＭＰを含む。差動増幅回路ＡＭＰは、トランジスタＱ１の順方向電圧と、トランジスタＱ２の順方向電圧に抵抗Ｒに生じる電圧を加算した電圧とが等しくなるように、出力電圧を調整し、出力ノードＢＧＲからは基準電圧Ｖｒｅｆが出力される。
比較回路２２４は、特にその構成を限定されないが、例えば、図７に示すように、供給電圧Ｖｃｃから生成された内部電圧ＶＩと基準電圧Ｖｒｅｆとを比較するコンパレータＣＭＰを含む。基準電圧Ｖｒｅｆ＝パワーダウン電圧レベルＶ＿ＰＤとする。コンパレータＣＭＰは、ＶＩ＞Ｖｒｅｆのとき、Ｌレベルの検出信号ＤＥＴ＿Ｈを出力し、Ｖｒｅｆ≧ＶＩのとき、Ｈレベルの検出信号ＤＥＴ＿Ｈを出力する。
基準電圧発生器２２２および比較回路２２４は、テスト制御回路２４０からのテスト信号ＴＥＳＴ＿ＰＤに応答して動作または非動作となる。例えば、テスト信号ＴＥＳＴ＿ＰＤがＨレベルのとき、基準電圧発生器２２２および比較回路２２４がイネーブルされ、テスト信号ＴＥＳＴ＿ＰＤがＬレベルのとき、基準電圧発生器２２２および比較回路２２４がディスエーブルされる。
セレクタ２３０は、低電力電圧検出回路２１０からの検出信号ＤＥＴ＿Ｌと高精度電圧検出回路２２０からの検出信号ＤＥＴ＿Ｈとを受け取り、テスト制御回路２４０からのテスト信号ＴＥＳＴ＿ＰＤに基づきいずれかの検出信号を選択し、選択した検出信号をコントローラ１４０に出力する。例えば、テスト信号ＴＥＳＴ＿ＰＤがＨレベルのとき、高精度電圧検出回路２２０の検出信号ＤＥＴ＿Ｈが選択され、テスト信号ＴＥＳＴ＿ＰＤがＬレベルのとき、低電力電圧検出回路２１０の検出信号ＤＥＴ＿Ｌが選択される。コントローラ１４０は、検出信号ＤＥＴ＿ＬまたはＤＥＴ＿Ｈがパワーダウン電圧レベルＶ＿ＰＤの検出を表すとき、検出信号ＤＥＴ＿ＬまたはＤＥＴ＿Ｈに応答して内部回路のリセット等を行う。
次に、本実施例のパワーダウン検出部２００の動作について説明する。テスト制御回路２４０により内部回路（メモリセルアレイや周辺回路）のテストが実行されるとき、テスト信号ＴＥＳＴ＿ＰＤに応答して高精度電圧検出回路２２０が動作し、かつセレクタ２３０が高精度電圧検出回路２２０の検出信号ＤＥＴ＿Ｈをコントローラ１４０へ出力する。つまり、テスト状態では、低電力電圧検出回路２１０と高精度電圧検出回路２２０の双方が動作しているが、セレクタ２３０により高精度電圧検出回路２２０の検出信号ＤＥＴ＿Ｈがコントローラ１４０に提供される。
一方、テスト制御回路２４０により内部回路のテストが実行されていないとき、テスト信号ＴＥＳＴ＿ＰＤに応答して高精度電圧検出回路２２０が非動作になり、かつ、セレクタ２３０が低電力電圧検出回路２１０の検出信号ＤＥＴ＿Ｌをコントローラ１４０へ出力する。つまり、非テスト時には、低電力電圧検出回路２１０のみが動作し、セレクタ２３０により低電力電圧検出回路２１０の検出信号ＤＥＴ＿Ｌがコントローラ１４０に提供される。
図８は、本実施例によるテスト状態のときのパワーダウン電圧レベルＶ＿ＰＤの検出範囲Ｈ３を示している。上記したように、テスト実行時には、高精度電圧検出回路２２０を用いてパワーダウン電圧レベルＶ＿ＰＤが検出されるため、低電力電圧検出回路２１０を用いたときよりも検出精度が高く、検出範囲Ｈ３のバラツキを小さくすることができる。テスト状態では、内部回路が動作しており、例えば、多並列の測定により供給電圧が脆弱になる。テスト期間中にパワーダウン電圧レベルＶ＿ＰＤを正しく検出することで、例えば、パワーダウン電圧レベルＶ＿ＰＤよりも低い電圧で内部回路が動作することが抑制され、その結果、誤動作による回路の故障やテスト結果の信頼性の低下を防止することができる。他方、内部回路のテストが実行されていない状態では、高精度電圧検出回路２２０を非動作にし、低電力電圧検出回路２１０のみを動作させることで、テストが実行されていないときやスタンバイ状態の許容消費電力の制約を順守することができる。
ここで、パワーアップ検出部１９０にも、パワーアップ電圧レベルＶ＿ＰＵの検出において高い精度が要求される。このため、パワーアップ検出部１９０もまた、基準電圧発生器や比較回路を用いた高精度電圧検出回路を利用する。従って、パワーダウン検出部２００の高精度電圧検出回路２２０は、パワーアップ検出部１９０の高精度電圧検出回路を利用するものであってもよい。この場合、パワーアップシーケンスが終了した後、高精度電圧検出回路の検出レベルがパワーアップ電圧レベルＶ＿ＰＵからパワーダウン電圧レベルＶ＿ＰＤに変更される。
なお、上記実施例では、高精度電圧検出回路２２０は、テスト制御回路２４０からのテスト信号ＴＥＳＴ＿ＰＤに応答してイネーブル／ディスエーブルされたが、これは一例であり、要はテスト動作が実行されることを識別可能な情報に応答して高精度電圧検出回路２２０をイネーブル／ディスエーブルするようにしてもよい。例えば、テスト用パッドやテスト用外部端子に入力されるテストに関する信号に応答して高精度電圧検出部２２０をイネーブル／ディスエーブルしてもよいし、あるいは外部から入力されるテストに関するコマンドに応答して高精度電圧検出部２２０をイネーブル／ディスエーブルしてもよい。このことは、セレクタ２３０の選択動作についても同様である。
次に、本発明の別の実施例について説明する。上記実施例では、高精度電圧検出回路２２０が基準電圧発生器２２２から発生された基準電圧Ｖｒｅｆを用いる例を示したが、本実施例では、高精度電圧検出回路２２０がテストパッドから入力された基準電圧Ｖｒｅｆを用いる。
図９は、本実施例のパワーダウン検出部２００Ａの構成を示す図である。同図に示すように、テストパッド２５０は、例えば、外部端子にボンディング接続されないテスト専用のパッドであり、ウエハーレベルまたはチップレベルのテスト時にプローブピンを介して基準電圧Ｖｒｅｆが印加される。基準電圧Ｖｒｅｆは、例えば、パワーダウン電圧レベルＶ＿ＰＤである。図１０は、本実施例によるテスト時のパワーダウン電圧レベルＶ＿ＰＤの検出範囲を示しており、検出範囲のバラツキを事実上なくすことができる。こうして、比較回路２２４は、テストパッド２５０から入力された基準電圧Ｖｒｅｆを用いて供給電圧Ｖｃｃがパワーダウン電圧レベルＶ＿ＰＤに降下したか否かを高精度に検出することができる。
上記実施例では、テストパッド２５０から基準電圧Ｖｒｅｆを入力する例を示したが、これは一例であり、テストパッド２５０に電気的に接続された外部端子から基準電圧Ｖｒｅｆを入力するようにしてもよい。外部端子は、例えば、テスト動作のときに利用されない端子である。さらに上記実施例では、ＮＡＮＤ型フラッシュメモリを例示したが、本発明は、これに限らず、他の不揮発性メモリのパワーダウン検出にも適用することができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力バッファ １３０：アドレスレジスタ
１４０：コントローラ １５０：ワード線選択回路
１６０：ページバッファ／センス回路 １７０：列選択回路
１８０：内部電圧発生回路 １９０：パワーオン検出部
２００：パワーダウン検出部 ２１０：低電力電圧検出部
２２０：高精度電圧検出回路 ２３０：セレクタ
２４０：テスト制御回路

Claims (9)

  1. 供給電圧が一定電圧に降下したことを検出する第１の検出回路と、
    第１の検出回路よりも高い検出精度を有し、供給電圧が一定電圧に降下したことを検出する第２の検出回路と、
    内部回路がテスト状態であるとき第２の検出回路を選択し、内部回路がテスト状態でないとき第１の検出回路を選択する選択手段と、
    第１の検出回路または第２の検出回路の検出結果に応答してパワーダウン動作を実行する実行手段と、
    を有する半導体記憶装置。
  2. 前記第２の検出回路は、基準電圧を生成する基準電圧生成回路と、当該基準電圧と電源電圧とを比較する比較回路を含み、前記第１の検出回路は、基準電圧生成回路を含まない、請求項１に記載の半導体記憶装置。
  3. 前記内部回路は、テスト回路を含み、
    前記選択手段は、前記テスト回路がテストを実行するとき第２の検出回路を選択し、前記テスト回路がテストを実行しないとき第１の検出回路を選択する、請求項１または２に記載の半導体記憶装置。
  4. 前記選択手段は、前記テスト回路から出力されるテスト信号に基づき第１の検出回路または第２の検出回路を選択する、請求項３に記載の半導体記憶装置。
  5. 前記選択手段は、外部からテストを開始させるためのコマンドが入力されたとき、第２の検出回路を選択する、請求項１に記載の半導体記憶装置。
  6. 前記選択手段は、テスト用パッドに信号が入力されたとき、第２の検出回路を選択する、請求項１に記載の半導体記憶装置。
  7. 第２の検出回路は、テスト用パッドから入力される基準電圧を利用して供給電圧が一定電圧に降下したことを検出する、請求項１に記載の半導体記憶装置。
  8. 前記テスト回路は、メモリセルアレイまたはメモリセルアレイの周辺回路のテストを実行する、請求項３に記載の半導体記憶装置。
  9. 前記第１および第２の検出回路が検出する電圧レベルは、パワーアップ検出回路が検出する電圧レベルよりも低く、かつＣＭＯＳの動作可能な電圧レベルよりも高い、請求項１ないし８いずれか１つに記載の半導体記憶装置。
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