JP6494139B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】 電源投入時にメモリセルアレイから設定情報を正確に読み出すことができる半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリ１００は、メモリセルアレイ１１０と、電源が投入されたことを検出する検出手段と、少なくともメモリセルアレイの読出し動作を実行するためのコードを格納し、かつ特定のアドレスに特殊コードを格納するＲＯＭと、ＲＯＭの読出しを制御する制御手段とを有する。制御手段は、検出手段により電源投入が検出されたとき、ＲＯＭから特殊コードを読出し、読み出された特殊コードが正しいか否かを判定し、正しいと判定した場合には、コードを読出し、正しくないと判定した場合には、再度、特殊コードを読み出す。【選択図】 図２

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に、電源投入時のパワーオン動作に関する。
ＮＡＮＤ型フラッシュメモリは、読出し、プログラム、消去等のための電圧の設定やユーザーのオプションの設定などの情報を格納するためフューズセルを使用している。フューズセルは、例えば、メモリセルアレイ内のユーザーによってアクセスすることができない記憶領域に設けられる。フラッシュメモリは、電源投入時、パワーアップ動作として、フューズセルに格納された設定情報を読み出し、これをコンフィギュレーションレジスタ等にロードする。パワーアップ動作後、コントローラは、コンフィギュレーションレジスタに保持された設定情報を読出し、各動作を制御する。
例えば、特許文献１では、パワーオン動作において、プリチェック用フューズセルから読み出したデータが予め規定されたプリチェック用データに一致するか否か判定し、メインフューズセルから読み出したコンフィギュレーション情報を不揮発性メモリ領域に格納し、ポストチェック用フューズセルから読み出したデータが予め規定されたポストチェック用データに一致するか否か判定し、プリチェックおよびポストチェックが一致する場合には、コンフィギュレーション情報の読出しを終了する不揮発性メモリを開示している。
米国特許第７，４３３，２４７号公報
例えば、３．０Ｖの電圧が供給されるフラッシュメモリにおいて、その動作が保証される電圧の範囲が２．７〜３．３Ｖであるとしたとき、電源投入時にパワーオン動作を開始させるためのパワーオン電圧レベルは、約２．２Ｖであり、これは動作保証電圧よりも低い電圧である。電源投入時のパワーオン電圧レベルの検出電圧にはプロセスのばらつきや動作温度などにより変動が生じるため、パワーオン電圧レベルを動作保証電圧レベルまで高くすると、パワーオン動作のための時間が長くなったり、あるいはパワーオン検出とリセットとが繰り返されてしまうため、パワーオン電圧レベルは動作保証電圧よりも幾分低く設定されている。
図１は、パワーオン電圧レベルでのフューズセルの読出し動作を説明する図である。時刻ｔ１で供給電圧がパワーオン電圧レベルである２．２Ｖに上昇すると、パワーオンモードになり、メモリセルアレイのフューズセルから設定情報が読み出され、設定情報がコンフィギュレーションにロードされる。その後、供給電圧は、時刻ｔ２で、２．７〜３．３Ｖの動作保証電圧に上昇する。
フラッシュメモリには、読出し、プログラム、消去等の動作を制御する制御手段として、マイクロコントローラを用いるものがある。マイクロコントローラは、通常、ＣＰＵ（中央処理装置）、ＲＯＭ／ＲＡＭ等を含み、ＣＰＵは、プログラムカウンタにセットされるアドレスに従いＲＯＭに格納された命令コード等を読出し、読み出された命令コードをデコードし、命令を実行する。パワーオン動作において、２．２Ｖ程度のパワーオン電圧レベルでマイクロコントローラを実行させた場合、通常動作時に比べ電源電圧が低く動作マージンが殆どないため、電圧変動が生じると、ＲＯＭからの命令コードを正しく読出すことができないためにフューズセルの読出し動作が暴走したり、あるいはＲＯＭの読出しが途中でスタックしてしまうという課題がある。
本発明は、このような従来の課題を解決するものであり、電源投入時にメモリセルアレイから設定情報を正確に読み出すことができる半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、メモリセルアレイと、電源が投入されたことを検出する検出手段と、少なくとも前記メモリセルアレイの読出し動作を実行するためのコードを格納し、かつ特定のアドレスに特殊コードを格納するＲＯＭと、前記ＲＯＭの読出しを制御する制御手段とを有し、前記制御手段は、前記検出手段により電源投入が検出されたとき、前記ＲＯＭから特殊コードを読出し、読み出された特殊コードが正しいか否かを判定し、正しいと判定した場合には、前記コードを読出し、正しくないと判定した場合には、再度、前記特殊コードを読み出す。
ある実施態様では、前記制御手段は、前記読み出されたコードに従い、前記メモリセルアレイに格納された設定情報を読み出し、読み出した設定情報をレジスタに設定する。ある実施態様では、前記制御手段は、クロック信号に同期してＲＯＭを読出し、前記特殊コードは、通常動作時にＲＯＭを読み出すときのタイミングの周期よりも遅い周期で読み出される。ある実施態様では、前記特殊コードは、「０」と「１」とを含むデータパターンである。ある実施態様では、前記制御手段は、中央処理装置（ＣＰＵ）を含み、当該中央処理装置は、プログラムカウンタのアドレスに従い前記特殊コードまたは前記コードを読み出す。ある実施態様では、前記検出手段は、電源投入時の供給電圧が一定値に到達したことを検出し、前記一定値は、半導体記憶装置の動作が保証される電圧よりも低い。ある実施態様では、前記メモリセルアレイは、ＮＡＮＤ型の不揮発性メモリセルアレイである。
本発明に係る、ＣＰＵおよびＲＯＭを含む半導体記憶装置の動作方法は、ＣＰＵは、ＲＯＭに格納された特殊コードを読出し、読み出した特殊コードが正しいか否かを判定し、正しいと判定されたとき、引き続きＲＯＭに格納されたコードを読出し、正しくないと判定されたとき、前記特殊コードを再度読出し、ＣＰＵは、読み出されたコードに従い動作を制御する。
ある実施態様では、ＣＰＵは、通常動作時にＲＯＭからデータを読み出すときのタイミング周期よりも遅い周期で前記特殊コードを読み出す。ある実施態様では、半導体記憶装置への電源投入を検出するステップを含み、ＣＰＵは、電源投入が検出されたことに応答して特殊コードを読み出す。ある実施態様では、ＣＰＵは、読み出されたコードに従い、メモリセルアレイから設定情報を読出し、読み出した設定情報をレジスタに格納する。
本発明によれば、電源投入が検出されたとき、ＲＯＭから特殊コードを正しく読み出すことができた場合にのみ続けてコードを読み出すようにしたので、ＲＯＭから読み出すデータの正確性が保証される。その結果、パワーオン動作時にメモリセルアレイから設定情報を正確に読出すことができる。
パワーアップ検出レベルでのフューズセルの読出し動作を説明する図である。 本発明の実施例に係るフラッシュメモリの構成を示す図である。 本発明の実施例に係るコントローラの内部構成例を示す図である。 本発明の実施例に係るＲＯＭの構成例を模式的に示す図である。 本発明に実施例における通常動作時のＲＯＭのデータを読み出すタイミングを示す図である。 本発明の実施例におけるパワーオン動作時のＲＯＭのデータを読み出すタイミングを示す図である。 本発明の実施例におけるパワーオン動作時のＲＯＭのデータの読出し動作を示すフローチャートである。
次に、本発明の実施の形態について図面を参照して詳細に説明する。ここでは、好ましい形態としてＮＡＮＤ型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。
本発明の実施例に係るフラッシュメモリの要部の構成を図２に示す。但し、ここに示すフラッシュメモリの構成は例示であり、本発明は、必ずしもこのような構成に限定されるものではない。
本実施例のフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１６０内の列アドレスのデータを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０と、電源投入時に外部端子から供給される電源電圧Ｖｃｃを監視し、パワーオン電圧レベルを検出する電圧検出部１９０とを含んで構成される。
メモリアレイ１１０は、列方向にｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットが複数形成される。また、メモリセルアレイ１１０には、フラッシュメモリの動作のための電圧の設定やユーザーのオプションの設定などに関する設定情報を格納するフューズセルが含まれている。フューズセルは、ユーザーによってアクセスすることができない領域である。
読出し動作では、ビット線に正の電圧を印加し、選択ワード線に例えば０Ｖを印加し、非選択ワード線にパス電圧を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgmを印加し、非選択のワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
電圧検出部１９０は、電源投入時にフラッシュメモリ１００に供給される電源電圧Ｖｃｃの電圧レベルを監視し、供給される電圧レベルがパワーオン電圧レベルに到達したとき、パワーオン検出信号をコントローラ１４０へ出力する。パワーオン電圧レベルは、フラッシュメモリが通常動作するときの電圧よりも幾分低く、例えば、フラッシュメモリに供給される電圧Ｖｃｃが３．０Ｖであるとき（動作保証範囲は、例えば、２．７〜３．３Ｖ）、パワーオン電圧レベルは、約２．２Ｖである。
コントローラ１４０は、図３に示すように、ＣＰＵ１４２やＲＯＭ１４４などを含む。ＲＯＭ１４４には、パワーオン動作、読出し動作、プログラム動作、消去動作等を実行するための命令やデータ等のコードが格納されている。ＣＰＵ１４２は、プログラムカウンタにセットされるアドレスに従いＲＯＭ１４４から命令等のコードを読出し、読み出した命令コードをデコードし、デコードされた命令に従いパワーアップ動作、読出し動作、プログラム動作、消去動作等を制御する。
コントローラ１４０は、電圧検出部１９０からのパワーオン検出信号を受け取ると、パワーオン動作モードに移行するが、パワーオン動作の１つに、メモリセルアレイ１１０のフューズセルの読出し動作が含まれる。本実施例では、ＲＯＭ１４４は、パワーオン動作時にＲＯＭの読出しが正しく行われているか否かを判定するための特殊コードを格納している。図４に、ＲＯＭ１４４の記憶領域のアドレスマップの一例を示す。ＲＯＭ１４４は、行列状のアレイから構成され、行アドレスとしてＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｎ＋１のアドレス空間を有し、１つの行には、例えば、８ビットのデータが格納される。行アドレスＷＬ０〜ＷＬｎには、通常動作時に必要な命令等のコードが格納されている。さらに、追加の行アドレスＷＬｎ＋１には、パワーオン動作時にＲＯＭから読み出された命令コード等が正しく読出されたか否かを判定するための特殊コードが格納されている。特殊コードは、「０」と「１」とを含むデータパターンであり、例えば、ＡＡｈ（１０１０・・・）または５５ｈ（０１０１・・・）のようなデータパターンである。
ＣＰＵ１４２は、ＲＯＭ１４４からデータを読み出すとき、プログラムカウンタにセットされた行アドレスに従い、ＲＯＭ１４４の行アドレスを指定し、ＲＯＭ１４４から行アドレスで指定された８ビットの命令コードを受け取る。パワーオン検出信号に応答してパワーオン動作を実行する場合には、プログラムカウンタには、先ず、行アドレスＷＬｎ＋１がセットされ、ＲＯＭ１４４から行アドレスＷＬｎ＋１で指定された８ビットの特殊コードが読み出され、読み出された特殊コードが期待値（期待値は特殊コードである）と一致するか否かを判定し、一致した場合には、プログラムカウンタのアドレスを他の行アドレスに分岐させ、引き続きフューズセルの読み出し動作のための命令コードがＲＯＭ１４４から読み出される。特殊コードが期待値と一致しない場合には、ＲＯＭ１４４から特殊コードが再度読み出され、期待値と一致するか否かの判定が行われる。このようなＲＯＭ１４４からの読出し制御を行うことで、フューズセルの読出し動作を制御するための命令コードが正しく読み出されることを保証し、フューズセルから正しい設定情報が読み出されるようにする。
図５は、通常動作時のＲＯＭの読出しタイミングの一例を示す。通常動作時、すなわち、供給電圧レベルが十分に高い動作保証電圧にあり、それ故、ＲＯＭ１４４に格納されたデータを正確に読み出すことができる状態である。ＣＰＵ１４２は、クロック信号ＣＬＫの立ち上がりエッジに同期してプログラムカウンタをインクリメントさせ、ＲＯＭ１４４から順次データを読み出す。図では、クロック信号ＣＬＫに同期して、ＲＯＭ１４４から「ＲＤ１」、「ＲＤ２」、・・・「ＲＤＡ」、「ＲＤＢ」が読み出された例を示している。ＣＰＵ１４２は、「ＲＤ１」を読み出すと、これをデコードし、デコード内容に応じた制御を行い、その間に、次の「ＲＤ２」を読み出し、これをデコードし、デコード内容に応じた制御を行う。以後、同様に読み出した命令コードに応じた制御を行う。
図６は、パワーオン動作時にフューズセルを読出すときのＲＯＭの読出しタイミングの一例を示す。パワーオン動作時、ＣＰＵ１４２は、プログラムカウンタに行アドレスＷＬｎ＋１にセットし、ＲＯＭ１４４から特殊コードを読み出し、読み出した特殊コードが正しいか否かを判定する。例えば、特殊コードがＡＡｈであれば、読み出した特殊コードが期待値（ＡＡｈ）に一致するか否かを判定する。一致した場合には、特殊コードが正しく読み出されたと判定し、ＣＰＵ１４２は、プログラムカウンタのアドレスを分岐させ、ＲＯＭ１４４からフューズセルの読出しを実行するための命令コードを読み出す。
他方、特殊コードが期待値に一致しない場合には、特殊コードが正しく読み出されていないと判定し、ＣＰＵ１４２は、プログラムカウンタの行アドレスＷＬｎ＋１をそのままにし、再度、ＲＯＭ１４４から特殊コードを読み出し、読み出された特殊コードが正しく読み出されたか否かを判定する。この処理は、特殊コードが期待値と一致するまで繰り返される。こうして、ＣＰＵ１４２は、特殊コードを正しく読み出せた場合にのみ、フューズセルの読出しを実行するための命令コードを読み出す。
図６において、ＣＯＤＥＥＮ信号は、特殊コードを読み出すアクセスタイミングを示し、
ＣＯＤＥＥＮ信号がＨレベルであるとき、プログラムカウンタにＷＬｎ＋１がセットされ、特殊コードが読出され、ＣＯＤＥＥＮ信号がＬレベルであるとき、プログラムカウンタにフューズセル読出しのためのアドレスがセットされる。また、ＲＯＭＥＲＲ信号は、特殊コードが正しいか否かを示し、例えば、Ｈレベルのとき、特殊コードが正しく読み出すことができないことを表し、Ｌレベルのとき、特殊コードが正しく読み出すことができたことを表す。電源投入時、供給電圧が不安定であることを考慮して、特殊コードの読出し速度は、通常動作時の読出し速度よりも遅く、ここでは、１／２の速度で特殊コードが読み出される。また、ＣＰＵ１４２は、クロック信号ＣＬＫの立下りエッジに応答してＲＯＭ１４４からデータを読み出す。
ＣＯＤＥＥＮ信号がＨレベルであるとき、プログラムカウンタに行アドレスＷＬｎ＋１がセットされ、ＣＰＵ１４２は、クロック信号ＣＬＫの立下りエッジに応答してＲＯＭ１４４から特殊コードを読み出す。特殊コードは、ＡＡｈであるとする。ＣＰＵ１４２は、ＲＯＭ１４４から読み出した特殊コードをレジスタに格納し、これを期待値（ＡＡｈ）が格納されたレジスタと比較する。両者が一致すれば、ＲＯＭＥＲＲ信号は、Ｌレベルであり、特殊コードが正しく読み出されたことが示される。ＲＯＭＥＲＲ信号がＬレベルであることに応答して、ＣＯＤＥＥＥＮ信号がＨレベルからＬレベルに遷移し、プログラムカウンタには、フューズセルの読出し動作のための命令コードが格納された行アドレスがセットされる。そして、ＣＰＵ１４２は、次のクロック信号ＣＬＫの立下りエッジに応答してＲＯＭ１４４から「ＲＤ１」を読み出し、「ＲＤ１」をデコードし、その命令を実行する。以後、特殊コードが正しく読み出されるたびに、プログラムカウンタのアドレスがインクリメントされる。
もし、ＲＯＭ１４４から読み出された特殊コードがＡ８ｈ（誤りデータ）であると、読み出された特殊コード（Ａ８ｈ）が期待値（ＡＡｈ）と一致しないため、ＲＯＭＥＲＲ信号がＨレベルに遷移し、特殊コードが正しく読み出されなかったことが示される。ＲＯＭＥＲＲ信号のＨレベルの期間は、クロック信号ＣＬＫの１周期に等しい。ＲＯＭＥＲＲ信号がＨレベルに遷移すると、これに応答してＣＯＤＥＥＮ信号のＨレベルが維持される。このため、プログラムカウンタの行アドレスＷＬｎ＋１がそのまま保持され、ＣＰＵ１４２は、次のクロック信号ＣＬＫの立下りエッジで、行アドレスＷＬｎ＋１の特殊コードを再び読み出す。再び読出された特殊コードがＡＡｈであれば、プログラムカウンタにより指定された行アドレスに基づき、次の命令コードである「ＲＤ４」が読み出される。
図７に、本実施例によるパワーオン動作時のフューズセルの読出し動作のフローを示す。
電源投入時、電圧検出部１９０によってパワーオン電圧レベルが検出されると（Ｓ１００）、その検出信号がコントローラ１４０へ提供され、コントローラ１４０は、パワーオンモードで動作を開始する（Ｓ１０２）。プログラムカウンタに行アドレスＷＬｎ＋１がセットされ（Ｓ１０４）、クロック信号ＣＬＫに同期してＲＯＭ１４４から特殊コードが読み出される（Ｓ１０６）。次に、ＣＰＵ１４２は、読み出した特殊コードと期待値（期待値は、特殊コードである）とを比較し（Ｓ１０８），両者が一致していれば（Ｓ１１０）、プログラムカウンタのアドレスを、フューズセルの読出し動作を実行するための命令コードが格納されているアドレスに分岐させ（Ｓ１１２）、ＲＯＭ１４４からその命令コードを読み出す（Ｓ１１４）。ＣＰＵ１４２は、読み出した命令コードに基づきメモリアレイのフューズセルからの設定情報の読出しを実行する（Ｓ１１６）。フューズセルの読出しを実行するための一連の命令コードの読出しが終了した場合には（Ｓ１１８）、フューズセルの読出しに関するパワーオン動作が終了される。最終的に、フューズセルから読み出された設定情報は、コンフィギュレーションレジスタ等にロードされる。
一連の命令コードの読出しが終了していない場合には、ステップ１０４に戻り、再び、プログラムカウンタに行アドレスＷＬｎ＋１がセットされ（Ｓ１０４）、特殊コードが読み出され（Ｓ１０６）、特殊コードと期待値とが一致する場合には（Ｓ１０８、Ｓ１１０）、プログラムカウンタのアドレスが分岐される（Ｓ１１２）。プログラムカウンタには、前回の行アドレスを＋１インクリメントした行アドレス、または−１デクリメントした行アドレスがセットされる。こうして、次の命令コードがＲＯＭから読み出され、実行される。
また、特殊コードが期待値と一致しない場合には、再度、特殊コードが読み出され、期待値と比較される。結果として、特殊コードが期待値と一致するまで、この処理が繰り返される。パワーオン電圧レベルは、通常動作時の電圧と比較して低く、しかも電圧変動し易いため、特殊コードと期待値との不一致が生じ得る。
このように本実施例では、特殊コードが正しく読み出された場合にのみ命令コードが読み出されるため、読み出した命令コードの正確さを保証することができる。それ故、メモリセルアレイのフューズセルの読出しを正しく行うことができ、読み出された設定情報をコンフィギュレーションレジスタ等に正しくロードさせることができる。
上記実施例では、ＲＯＭの行アドレスを指定することで特殊コードや命令コードを読み出す例を示したが、これは一例であり、行アドレスおよび列アドレスを指定して特殊コードや命令コードを読み出すようにしてもよい。また、ＲＯＭを読み出すときのタイミングは、クロック信号の立ち上がりエッジまたは立下りエッジのいずれに応答するものであってもよい。さらにＣＯＤＥＥＮ信号の周期は、必ずしもクロック信号の周期の２倍である必要はなく、パワーアップ動作の許容時間内にフューズセルの読出しを完了できるならば、２倍よりも遅くなる周期であってもよい。
上記実施例では、パワーオン動作時のフューズセルの読出し動作を保証するために特殊コードの読出し制御を行ったが、これ以外にも、通常動作時の読出し動作を保証するために特殊コードの読出し制御を行うことも可能である。但し、特殊コードを利用する場合には、ＲＯＭからの読出し時間が長くなるので、そのことを考慮する必要がある。さらに、パワーオン動作時以外の動作マージンが少ない低電圧読出しにおいて特殊コードを読出し、動作状態を判定することも可能である。例えば、特殊コードのみを読出しは、実際のＲＯＭから命令等のコードを読み出すときよりも短いセンス時間を使用する。センス時間がより短くなれば、より低いＶＤＤ電圧の読出しマージンを持つはずである。もし、より短いセンス時間を使用する特殊コード読出しが正しければ、通常のセンス時間を使用する実際のＲＯＭ読出しは、十分なＶＤＤ読出しマージンをもつことになる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力バッファ １３０：アドレスレジスタ
１４０：コントローラ １５０：ワード線選択回路
１６０：ページバッファ／センス回路 １７０：列選択回路
１８０：内部電圧発生回路 １９０：電圧検出部

Claims (11)

  1. メモリセルアレイと、
    電源が投入されたことを検出する検出手段と、
    少なくとも前記メモリセルアレイの読出し動作を実行するためのコードを格納し、かつ特定のアドレスに特殊コードを格納するＲＯＭと、
    前記ＲＯＭの読出しを制御する制御手段とを有し、
    前記制御手段は、前記検出手段により電源投入が検出されたとき、前記ＲＯＭから特殊コードを読出し、読み出された特殊コードが正しいか否かを判定し、正しいと判定した場合には、前記コードを読出し、正しくないと判定した場合には、再度、前記特殊コードを読み出し、
    さらに前記制御手段は、通常動作時にＲＯＭを読み出すときのタイミング周期よりも遅い周期で前記特殊コードを読み出す、半導体記憶装置。
  2. 前記制御手段は、クロック信号に同期してＲＯＭの読み出しを行う、請求項１に記載の半導体記憶装置。
  3. メモリセルアレイと、
    電源が投入されたことを検出する検出手段と、
    少なくとも前記メモリセルアレイの読出し動作を実行するためのコードを格納し、かつ特定のアドレスに特殊コードを格納するＲＯＭと、
    前記ＲＯＭの読出しを制御する制御手段とを有し、
    前記制御手段は、前記検出手段により電源投入が検出されたとき、前記ＲＯＭから特殊コードを読出し、読み出された特殊コードが正しいか否かを判定し、正しいと判定した場合には、前記コードを読出し、正しくないと判定した場合には、再度、前記特殊コードを読み出し、
    前記検出手段は、電源投入時の供給電圧が一定値に到達したことを検出し、前記一定値は、半導体記憶装置の動作が保証される電圧よりも低い、半導体記憶装置。
  4. 前記制御手段は、前記読み出されたコードに従い、前記メモリセルアレイに格納された設定情報を読み出し、読み出した設定情報をレジスタに設定する、請求項１または３に記載の半導体記憶装置。
  5. 前記特殊コードは、「０」と「１」とを含むデータパターンである、請求項１または３に記載の半導体記憶装置。
  6. 前記制御手段は、中央処理装置（ＣＰＵ）を含み、当該中央処理装置は、プログラムカウンタのアドレスに従い前記特殊コードまたは前記コードを読み出す、請求項１または３に記載の半導体記憶装置。
  7. 前記メモリセルアレイは、ＮＡＮＤ型の不揮発性メモリセルアレイである、請求項１または３に記載の半導体記憶装置。
  8. ＣＰＵおよびＲＯＭを含む半導体記憶装置の動作方法であって、
    ＣＰＵは、通常動作時にＲＯＭからデータを読み出すときのタイミング周期よりも遅い周期で前記ＲＯＭに格納された特殊コードを読出し、読み出した特殊コードが正しいか否かを判定し、正しいと判定されたとき、引き続きＲＯＭに格納されたコードを読出し、正しくないと判定されたとき、前記特殊コードを再度読出し、
    ＣＰＵは、読み出されたコードに従い動作を制御する、動作方法。
  9. ＣＰＵおよびＲＯＭを含む半導体記憶装置の動作方法であって、
    電源投入時の供給電圧が一定値に到達したことを検出し、
    ＣＰＵは、前記一定値に到達したことが検出されたことに応答してＲＯＭに格納された特殊コードを読出し、読み出した特殊コードが正しいか否かを判定し、正しいと判定されたとき、引き続きＲＯＭに格納されたコードを読出し、正しくないと判定されたとき、前記特殊コードを再度読出し、
    ＣＰＵは、読み出されたコードに従い動作を制御し、前記一定値は、半導体記憶装置の動作が保証される電圧よりも低い、動作方法。
  10. 半導体記憶装置への電源投入を検出するステップを含み、
    ＣＰＵは、電源投入が検出されたことに応答して特殊コードを読み出す、請求項８に記載の動作方法。
  11. ＣＰＵは、読み出されたコードに従い、メモリセルアレイから設定情報を読出し、読み出した設定情報をレジスタに格納する、請求項８に記載の動作方法
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