JP6494139B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】 電源投入時にメモリセルアレイから設定情報を正確に読み出すことができる半導体記憶装置を提供する。【解決手段】 本発明のフラッシュメモリ100は、メモリセルアレイ110と、電源が投入されたことを検出する検出手段と、少なくともメモリセルアレイの読出し動作を実行するためのコードを格納し、かつ特定のアドレスに特殊コードを格納するROMと、ROMの読出しを制御する制御手段とを有する。制御手段は、検出手段により電源投入が検出されたとき、ROMから特殊コードを読出し、読み出された特殊コードが正しいか否かを判定し、正しいと判定した場合には、コードを読出し、正しくないと判定した場合には、再度、特殊コードを読み出す。【選択図】 図2

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に、電源投入時のパワーオン動作に関する。
NAND型フラッシュメモリは、読出し、プログラム、消去等のための電圧の設定やユーザーのオプションの設定などの情報を格納するためフューズセルを使用している。フューズセルは、例えば、メモリセルアレイ内のユーザーによってアクセスすることができない記憶領域に設けられる。フラッシュメモリは、電源投入時、パワーアップ動作として、フューズセルに格納された設定情報を読み出し、これをコンフィギュレーションレジスタ等にロードする。パワーアップ動作後、コントローラは、コンフィギュレーションレジスタに保持された設定情報を読出し、各動作を制御する。
例えば、特許文献1では、パワーオン動作において、プリチェック用フューズセルから読み出したデータが予め規定されたプリチェック用データに一致するか否か判定し、メインフューズセルから読み出したコンフィギュレーション情報を不揮発性メモリ領域に格納し、ポストチェック用フューズセルから読み出したデータが予め規定されたポストチェック用データに一致するか否か判定し、プリチェックおよびポストチェックが一致する場合には、コンフィギュレーション情報の読出しを終了する不揮発性メモリを開示している。
米国特許第7,433,247号公報
例えば、3.0Vの電圧が供給されるフラッシュメモリにおいて、その動作が保証される電圧の範囲が2.7〜3.3Vであるとしたとき、電源投入時にパワーオン動作を開始させるためのパワーオン電圧レベルは、約2.2Vであり、これは動作保証電圧よりも低い電圧である。電源投入時のパワーオン電圧レベルの検出電圧にはプロセスのばらつきや動作温度などにより変動が生じるため、パワーオン電圧レベルを動作保証電圧レベルまで高くすると、パワーオン動作のための時間が長くなったり、あるいはパワーオン検出とリセットとが繰り返されてしまうため、パワーオン電圧レベルは動作保証電圧よりも幾分低く設定されている。
図1は、パワーオン電圧レベルでのフューズセルの読出し動作を説明する図である。時刻t1で供給電圧がパワーオン電圧レベルである2.2Vに上昇すると、パワーオンモードになり、メモリセルアレイのフューズセルから設定情報が読み出され、設定情報がコンフィギュレーションにロードされる。その後、供給電圧は、時刻t2で、2.7〜3.3Vの動作保証電圧に上昇する。
フラッシュメモリには、読出し、プログラム、消去等の動作を制御する制御手段として、マイクロコントローラを用いるものがある。マイクロコントローラは、通常、CPU(中央処理装置)、ROM/RAM等を含み、CPUは、プログラムカウンタにセットされるアドレスに従いROMに格納された命令コード等を読出し、読み出された命令コードをデコードし、命令を実行する。パワーオン動作において、2.2V程度のパワーオン電圧レベルでマイクロコントローラを実行させた場合、通常動作時に比べ電源電圧が低く動作マージンが殆どないため、電圧変動が生じると、ROMからの命令コードを正しく読出すことができないためにフューズセルの読出し動作が暴走したり、あるいはROMの読出しが途中でスタックしてしまうという課題がある。
本発明は、このような従来の課題を解決するものであり、電源投入時にメモリセルアレイから設定情報を正確に読み出すことができる半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、メモリセルアレイと、電源が投入されたことを検出する検出手段と、少なくとも前記メモリセルアレイの読出し動作を実行するためのコードを格納し、かつ特定のアドレスに特殊コードを格納するROMと、前記ROMの読出しを制御する制御手段とを有し、前記制御手段は、前記検出手段により電源投入が検出されたとき、前記ROMから特殊コードを読出し、読み出された特殊コードが正しいか否かを判定し、正しいと判定した場合には、前記コードを読出し、正しくないと判定した場合には、再度、前記特殊コードを読み出す。
ある実施態様では、前記制御手段は、前記読み出されたコードに従い、前記メモリセルアレイに格納された設定情報を読み出し、読み出した設定情報をレジスタに設定する。ある実施態様では、前記制御手段は、クロック信号に同期してROMを読出し、前記特殊コードは、通常動作時にROMを読み出すときのタイミングの周期よりも遅い周期で読み出される。ある実施態様では、前記特殊コードは、「0」と「1」とを含むデータパターンである。ある実施態様では、前記制御手段は、中央処理装置(CPU)を含み、当該中央処理装置は、プログラムカウンタのアドレスに従い前記特殊コードまたは前記コードを読み出す。ある実施態様では、前記検出手段は、電源投入時の供給電圧が一定値に到達したことを検出し、前記一定値は、半導体記憶装置の動作が保証される電圧よりも低い。ある実施態様では、前記メモリセルアレイは、NAND型の不揮発性メモリセルアレイである。
本発明に係る、CPUおよびROMを含む半導体記憶装置の動作方法は、CPUは、ROMに格納された特殊コードを読出し、読み出した特殊コードが正しいか否かを判定し、正しいと判定されたとき、引き続きROMに格納されたコードを読出し、正しくないと判定されたとき、前記特殊コードを再度読出し、CPUは、読み出されたコードに従い動作を制御する。
ある実施態様では、CPUは、通常動作時にROMからデータを読み出すときのタイミング周期よりも遅い周期で前記特殊コードを読み出す。ある実施態様では、半導体記憶装置への電源投入を検出するステップを含み、CPUは、電源投入が検出されたことに応答して特殊コードを読み出す。ある実施態様では、CPUは、読み出されたコードに従い、メモリセルアレイから設定情報を読出し、読み出した設定情報をレジスタに格納する。
本発明によれば、電源投入が検出されたとき、ROMから特殊コードを正しく読み出すことができた場合にのみ続けてコードを読み出すようにしたので、ROMから読み出すデータの正確性が保証される。その結果、パワーオン動作時にメモリセルアレイから設定情報を正確に読出すことができる。
パワーアップ検出レベルでのフューズセルの読出し動作を説明する図である。 本発明の実施例に係るフラッシュメモリの構成を示す図である。 本発明の実施例に係るコントローラの内部構成例を示す図である。 本発明の実施例に係るROMの構成例を模式的に示す図である。 本発明に実施例における通常動作時のROMのデータを読み出すタイミングを示す図である。 本発明の実施例におけるパワーオン動作時のROMのデータを読み出すタイミングを示す図である。 本発明の実施例におけるパワーオン動作時のROMのデータの読出し動作を示すフローチャートである。
次に、本発明の実施の形態について図面を参照して詳細に説明する。ここでは、好ましい形態としてNAND型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。
本発明の実施例に係るフラッシュメモリの要部の構成を図2に示す。但し、ここに示すフラッシュメモリの構成は例示であり、本発明は、必ずしもこのような構成に限定されるものではない。
本実施例のフラッシュメモリ100は、複数のメモリセルが行列状に配列されたメモリアレイ110と、外部入出力端子I/Oに接続された入出力バッファ120と、入出力バッファ120からアドレスデータを受け取るアドレスレジスタ130と、入出力バッファ120からコマンドデータ等を受け取り、各部を制御するコントローラ140と、アドレスレジスタ130から行アドレス情報Axを受け取り、行アドレス情報Axをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路150と、ワード線選択回路150によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ/センス回路160と、アドレスレジスタ130から列アドレス情報Ayを受け取り、列アドレス情報Ayをデコードし、当該デコード結果に基づきページバッファ/センス回路160内の列アドレスのデータを選択する列選択回路170と、データの読出し、プログラムおよび消去等のために必要な種々の電圧(書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど)を生成する内部電圧発生回路180と、電源投入時に外部端子から供給される電源電圧Vccを監視し、パワーオン電圧レベルを検出する電圧検出部190とを含んで構成される。
メモリアレイ110は、列方向にm個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。1つのメモリブロックには、複数のメモリセルを直列に接続したNANDストリングユニットが複数形成される。また、メモリセルアレイ110には、フラッシュメモリの動作のための電圧の設定やユーザーのオプションの設定などに関する設定情報を格納するフューズセルが含まれている。フューズセルは、ユーザーによってアクセスすることができない領域である。
読出し動作では、ビット線に正の電圧を印加し、選択ワード線に例えば0Vを印加し、非選択ワード線にパス電圧を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に0Vを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgmを印加し、非選択のワード線に中間電位を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「0」または「1」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に0Vを印加し、Pウエルに高電圧を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
電圧検出部190は、電源投入時にフラッシュメモリ100に供給される電源電圧Vccの電圧レベルを監視し、供給される電圧レベルがパワーオン電圧レベルに到達したとき、パワーオン検出信号をコントローラ140へ出力する。パワーオン電圧レベルは、フラッシュメモリが通常動作するときの電圧よりも幾分低く、例えば、フラッシュメモリに供給される電圧Vccが3.0Vであるとき(動作保証範囲は、例えば、2.7〜3.3V)、パワーオン電圧レベルは、約2.2Vである。
コントローラ140は、図3に示すように、CPU142やROM144などを含む。ROM144には、パワーオン動作、読出し動作、プログラム動作、消去動作等を実行するための命令やデータ等のコードが格納されている。CPU142は、プログラムカウンタにセットされるアドレスに従いROM144から命令等のコードを読出し、読み出した命令コードをデコードし、デコードされた命令に従いパワーアップ動作、読出し動作、プログラム動作、消去動作等を制御する。
コントローラ140は、電圧検出部190からのパワーオン検出信号を受け取ると、パワーオン動作モードに移行するが、パワーオン動作の1つに、メモリセルアレイ110のフューズセルの読出し動作が含まれる。本実施例では、ROM144は、パワーオン動作時にROMの読出しが正しく行われているか否かを判定するための特殊コードを格納している。図4に、ROM144の記憶領域のアドレスマップの一例を示す。ROM144は、行列状のアレイから構成され、行アドレスとしてWL0、WL1、WL2、・・・WLn+1のアドレス空間を有し、1つの行には、例えば、8ビットのデータが格納される。行アドレスWL0〜WLnには、通常動作時に必要な命令等のコードが格納されている。さらに、追加の行アドレスWLn+1には、パワーオン動作時にROMから読み出された命令コード等が正しく読出されたか否かを判定するための特殊コードが格納されている。特殊コードは、「0」と「1」とを含むデータパターンであり、例えば、AAh(1010・・・)または55h(0101・・・)のようなデータパターンである。
CPU142は、ROM144からデータを読み出すとき、プログラムカウンタにセットされた行アドレスに従い、ROM144の行アドレスを指定し、ROM144から行アドレスで指定された8ビットの命令コードを受け取る。パワーオン検出信号に応答してパワーオン動作を実行する場合には、プログラムカウンタには、先ず、行アドレスWLn+1がセットされ、ROM144から行アドレスWLn+1で指定された8ビットの特殊コードが読み出され、読み出された特殊コードが期待値(期待値は特殊コードである)と一致するか否かを判定し、一致した場合には、プログラムカウンタのアドレスを他の行アドレスに分岐させ、引き続きフューズセルの読み出し動作のための命令コードがROM144から読み出される。特殊コードが期待値と一致しない場合には、ROM144から特殊コードが再度読み出され、期待値と一致するか否かの判定が行われる。このようなROM144からの読出し制御を行うことで、フューズセルの読出し動作を制御するための命令コードが正しく読み出されることを保証し、フューズセルから正しい設定情報が読み出されるようにする。
図5は、通常動作時のROMの読出しタイミングの一例を示す。通常動作時、すなわち、供給電圧レベルが十分に高い動作保証電圧にあり、それ故、ROM144に格納されたデータを正確に読み出すことができる状態である。CPU142は、クロック信号CLKの立ち上がりエッジに同期してプログラムカウンタをインクリメントさせ、ROM144から順次データを読み出す。図では、クロック信号CLKに同期して、ROM144から「RD1」、「RD2」、・・・「RDA」、「RDB」が読み出された例を示している。CPU142は、「RD1」を読み出すと、これをデコードし、デコード内容に応じた制御を行い、その間に、次の「RD2」を読み出し、これをデコードし、デコード内容に応じた制御を行う。以後、同様に読み出した命令コードに応じた制御を行う。
図6は、パワーオン動作時にフューズセルを読出すときのROMの読出しタイミングの一例を示す。パワーオン動作時、CPU142は、プログラムカウンタに行アドレスWLn+1にセットし、ROM144から特殊コードを読み出し、読み出した特殊コードが正しいか否かを判定する。例えば、特殊コードがAAhであれば、読み出した特殊コードが期待値(AAh)に一致するか否かを判定する。一致した場合には、特殊コードが正しく読み出されたと判定し、CPU142は、プログラムカウンタのアドレスを分岐させ、ROM144からフューズセルの読出しを実行するための命令コードを読み出す。
他方、特殊コードが期待値に一致しない場合には、特殊コードが正しく読み出されていないと判定し、CPU142は、プログラムカウンタの行アドレスWLn+1をそのままにし、再度、ROM144から特殊コードを読み出し、読み出された特殊コードが正しく読み出されたか否かを判定する。この処理は、特殊コードが期待値と一致するまで繰り返される。こうして、CPU142は、特殊コードを正しく読み出せた場合にのみ、フューズセルの読出しを実行するための命令コードを読み出す。
図6において、CODEEN信号は、特殊コードを読み出すアクセスタイミングを示し、
CODEEN信号がHレベルであるとき、プログラムカウンタにWLn+1がセットされ、特殊コードが読出され、CODEEN信号がLレベルであるとき、プログラムカウンタにフューズセル読出しのためのアドレスがセットされる。また、ROMERR信号は、特殊コードが正しいか否かを示し、例えば、Hレベルのとき、特殊コードが正しく読み出すことができないことを表し、Lレベルのとき、特殊コードが正しく読み出すことができたことを表す。電源投入時、供給電圧が不安定であることを考慮して、特殊コードの読出し速度は、通常動作時の読出し速度よりも遅く、ここでは、1/2の速度で特殊コードが読み出される。また、CPU142は、クロック信号CLKの立下りエッジに応答してROM144からデータを読み出す。
CODEEN信号がHレベルであるとき、プログラムカウンタに行アドレスWLn+1がセットされ、CPU142は、クロック信号CLKの立下りエッジに応答してROM144から特殊コードを読み出す。特殊コードは、AAhであるとする。CPU142は、ROM144から読み出した特殊コードをレジスタに格納し、これを期待値(AAh)が格納されたレジスタと比較する。両者が一致すれば、ROMERR信号は、Lレベルであり、特殊コードが正しく読み出されたことが示される。ROMERR信号がLレベルであることに応答して、CODEEEN信号がHレベルからLレベルに遷移し、プログラムカウンタには、フューズセルの読出し動作のための命令コードが格納された行アドレスがセットされる。そして、CPU142は、次のクロック信号CLKの立下りエッジに応答してROM144から「RD1」を読み出し、「RD1」をデコードし、その命令を実行する。以後、特殊コードが正しく読み出されるたびに、プログラムカウンタのアドレスがインクリメントされる。
もし、ROM144から読み出された特殊コードがA8h(誤りデータ)であると、読み出された特殊コード(A8h)が期待値(AAh)と一致しないため、ROMERR信号がHレベルに遷移し、特殊コードが正しく読み出されなかったことが示される。ROMERR信号のHレベルの期間は、クロック信号CLKの1周期に等しい。ROMERR信号がHレベルに遷移すると、これに応答してCODEEN信号のHレベルが維持される。このため、プログラムカウンタの行アドレスWLn+1がそのまま保持され、CPU142は、次のクロック信号CLKの立下りエッジで、行アドレスWLn+1の特殊コードを再び読み出す。再び読出された特殊コードがAAhであれば、プログラムカウンタにより指定された行アドレスに基づき、次の命令コードである「RD4」が読み出される。
図7に、本実施例によるパワーオン動作時のフューズセルの読出し動作のフローを示す。
電源投入時、電圧検出部190によってパワーオン電圧レベルが検出されると(S100)、その検出信号がコントローラ140へ提供され、コントローラ140は、パワーオンモードで動作を開始する(S102)。プログラムカウンタに行アドレスWLn+1がセットされ(S104)、クロック信号CLKに同期してROM144から特殊コードが読み出される(S106)。次に、CPU142は、読み出した特殊コードと期待値(期待値は、特殊コードである)とを比較し(S108),両者が一致していれば(S110)、プログラムカウンタのアドレスを、フューズセルの読出し動作を実行するための命令コードが格納されているアドレスに分岐させ(S112)、ROM144からその命令コードを読み出す(S114)。CPU142は、読み出した命令コードに基づきメモリアレイのフューズセルからの設定情報の読出しを実行する(S116)。フューズセルの読出しを実行するための一連の命令コードの読出しが終了した場合には(S118)、フューズセルの読出しに関するパワーオン動作が終了される。最終的に、フューズセルから読み出された設定情報は、コンフィギュレーションレジスタ等にロードされる。
一連の命令コードの読出しが終了していない場合には、ステップ104に戻り、再び、プログラムカウンタに行アドレスWLn+1がセットされ(S104)、特殊コードが読み出され(S106)、特殊コードと期待値とが一致する場合には(S108、S110)、プログラムカウンタのアドレスが分岐される(S112)。プログラムカウンタには、前回の行アドレスを+1インクリメントした行アドレス、または−1デクリメントした行アドレスがセットされる。こうして、次の命令コードがROMから読み出され、実行される。
また、特殊コードが期待値と一致しない場合には、再度、特殊コードが読み出され、期待値と比較される。結果として、特殊コードが期待値と一致するまで、この処理が繰り返される。パワーオン電圧レベルは、通常動作時の電圧と比較して低く、しかも電圧変動し易いため、特殊コードと期待値との不一致が生じ得る。
このように本実施例では、特殊コードが正しく読み出された場合にのみ命令コードが読み出されるため、読み出した命令コードの正確さを保証することができる。それ故、メモリセルアレイのフューズセルの読出しを正しく行うことができ、読み出された設定情報をコンフィギュレーションレジスタ等に正しくロードさせることができる。
上記実施例では、ROMの行アドレスを指定することで特殊コードや命令コードを読み出す例を示したが、これは一例であり、行アドレスおよび列アドレスを指定して特殊コードや命令コードを読み出すようにしてもよい。また、ROMを読み出すときのタイミングは、クロック信号の立ち上がりエッジまたは立下りエッジのいずれに応答するものであってもよい。さらにCODEEN信号の周期は、必ずしもクロック信号の周期の2倍である必要はなく、パワーアップ動作の許容時間内にフューズセルの読出しを完了できるならば、2倍よりも遅くなる周期であってもよい。
上記実施例では、パワーオン動作時のフューズセルの読出し動作を保証するために特殊コードの読出し制御を行ったが、これ以外にも、通常動作時の読出し動作を保証するために特殊コードの読出し制御を行うことも可能である。但し、特殊コードを利用する場合には、ROMからの読出し時間が長くなるので、そのことを考慮する必要がある。さらに、パワーオン動作時以外の動作マージンが少ない低電圧読出しにおいて特殊コードを読出し、動作状態を判定することも可能である。例えば、特殊コードのみを読出しは、実際のROMから命令等のコードを読み出すときよりも短いセンス時間を使用する。センス時間がより短くなれば、より低いVDD電圧の読出しマージンを持つはずである。もし、より短いセンス時間を使用する特殊コード読出しが正しければ、通常のセンス時間を使用する実際のROM読出しは、十分なVDD読出しマージンをもつことになる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
100:フラッシュメモリ 110:メモリセルアレイ
120:入出力バッファ 130:アドレスレジスタ
140:コントローラ 150:ワード線選択回路
160:ページバッファ/センス回路 170:列選択回路
180:内部電圧発生回路 190:電圧検出部

Claims (11)

  1. メモリセルアレイと、
    電源が投入されたことを検出する検出手段と、
    少なくとも前記メモリセルアレイの読出し動作を実行するためのコードを格納し、かつ特定のアドレスに特殊コードを格納するROMと、
    前記ROMの読出しを制御する制御手段とを有し、
    前記制御手段は、前記検出手段により電源投入が検出されたとき、前記ROMから特殊コードを読出し、読み出された特殊コードが正しいか否かを判定し、正しいと判定した場合には、前記コードを読出し、正しくないと判定した場合には、再度、前記特殊コードを読み出し、
    さらに前記制御手段は、通常動作時にROMを読み出すときのタイミング周期よりも遅い周期で前記特殊コードを読み出す、半導体記憶装置。
  2. 前記制御手段は、クロック信号に同期してROMの読み出しを行う、請求項1に記載の半導体記憶装置。
  3. メモリセルアレイと、
    電源が投入されたことを検出する検出手段と、
    少なくとも前記メモリセルアレイの読出し動作を実行するためのコードを格納し、かつ特定のアドレスに特殊コードを格納するROMと、
    前記ROMの読出しを制御する制御手段とを有し、
    前記制御手段は、前記検出手段により電源投入が検出されたとき、前記ROMから特殊コードを読出し、読み出された特殊コードが正しいか否かを判定し、正しいと判定した場合には、前記コードを読出し、正しくないと判定した場合には、再度、前記特殊コードを読み出し、
    前記検出手段は、電源投入時の供給電圧が一定値に到達したことを検出し、前記一定値は、半導体記憶装置の動作が保証される電圧よりも低い、半導体記憶装置。
  4. 前記制御手段は、前記読み出されたコードに従い、前記メモリセルアレイに格納された設定情報を読み出し、読み出した設定情報をレジスタに設定する、請求項1または3に記載の半導体記憶装置。
  5. 前記特殊コードは、「0」と「1」とを含むデータパターンである、請求項1または3に記載の半導体記憶装置。
  6. 前記制御手段は、中央処理装置(CPU)を含み、当該中央処理装置は、プログラムカウンタのアドレスに従い前記特殊コードまたは前記コードを読み出す、請求項1または3に記載の半導体記憶装置。
  7. 前記メモリセルアレイは、NAND型の不揮発性メモリセルアレイである、請求項1または3に記載の半導体記憶装置。
  8. CPUおよびROMを含む半導体記憶装置の動作方法であって、
    CPUは、通常動作時にROMからデータを読み出すときのタイミング周期よりも遅い周期で前記ROMに格納された特殊コードを読出し、読み出した特殊コードが正しいか否かを判定し、正しいと判定されたとき、引き続きROMに格納されたコードを読出し、正しくないと判定されたとき、前記特殊コードを再度読出し、
    CPUは、読み出されたコードに従い動作を制御する、動作方法。
  9. CPUおよびROMを含む半導体記憶装置の動作方法であって、
    電源投入時の供給電圧が一定値に到達したことを検出し、
    CPUは、前記一定値に到達したことが検出されたことに応答してROMに格納された特殊コードを読出し、読み出した特殊コードが正しいか否かを判定し、正しいと判定されたとき、引き続きROMに格納されたコードを読出し、正しくないと判定されたとき、前記特殊コードを再度読出し、
    CPUは、読み出されたコードに従い動作を制御し、前記一定値は、半導体記憶装置の動作が保証される電圧よりも低い、動作方法。
  10. 半導体記憶装置への電源投入を検出するステップを含み、
    CPUは、電源投入が検出されたことに応答して特殊コードを読み出す、請求項8に記載の動作方法。
  11. CPUは、読み出されたコードに従い、メモリセルアレイから設定情報を読出し、読み出した設定情報をレジスタに格納する、請求項8に記載の動作方法
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