JP7514833B2

JP7514833B2 - 半導体装置、ｏｔｐ読出回路及びｏｔｐ回路

Info

Publication number: JP7514833B2
Application number: JP2021530544A
Authority: JP
Inventors: 省治竹中
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2019-07-05
Filing date: 2020-06-11
Publication date: 2024-07-11
Anticipated expiration: 2040-06-11
Also published as: DE112020003250T5; US20220130480A1; JPWO2021005956A1; WO2021005956A1; US12046311B2; CN114097036A

Description

本発明の実施形態は、半導体装置、ＯＴＰ読出回路及びＯＴＰ回路に関する。

ＯＴＰ（ワンタイムプログラマブル）セルを有するＯＴＰ回路を備えたＬＳＩ（大規模集積回路）において、電源が投入されて電源電圧が基準電圧源の基準電圧になると、電源オンをリセットするためのリセット解除信号が制御回路に出力される。制御回路は、リセット解除信号により動作し、ＯＴＰ回路もリセット解除信号により動作する。制御回路は、ＯＴＰセルにデータをプログラムし、ＯＴＰセルからデータを読み出し、読み出したデータをトリミング情報として出力する。

特開２００５－１９５７４６号公報

しかしながら、基準電圧源の基準電圧がばらつくため、例えば、上限値２．１Ｖにならないと、リセット解除信号が制御回路とＯＴＰ回路に出力されない。このため、ＯＴＰセルの読出電圧が例えば、１．８Ｖであっても、リセットが解除されないため、ＯＴＰセルからデータを読み出しできない。

本実施の形態は、セルフで記憶素子のデータを読み出すことができる半導体装置、ＯＴＰ読出回路及びＯＴＰ回路を提供する。

本実施の形態の一態様によれば、半導体装置は、データを記憶する第１記憶素子と、前記第１記憶素子と同一構成からなる第２記憶素子を備え、前記第２記憶素子の状縦に基づいて前記第１記憶素子の前記データが読み出し可能であると判断し、読出可能信号を出力する読出可能信号出力部とを備える。

本実施の形態の一態様によれば、１回のみデータをプログラム可能な第１のＯＴＰセルと、定電流が流れる定電流源とを備え、前記第１のＯＴＰセルは、第１ゲートに前記定電流源から電流が供給され、第１ソースが第１抵抗を介してグランドに接続された第１トランジスタと、第２ゲートに前記定電流源から電流が供給され、第２ソースがグランドに接続されたメモリトランジスタとを有し、前記第１トランジスタと前記メモリトランジスタとは、カレントミラー回路を構成し、前記定電流源により電流を流し、前記メモリトランジスタのゲート－ソース間電圧Ｖｔｈ１と前記第１トランジスタのゲート－ソース間電圧Ｖｔｈ２とを徐々に上昇させ、Ｖｔｈ１とＶｔｈ２との差分を用いて前記第１トランジスタに電流が流れた後に、前記メモリトランジスタにプログラムされたデータを、データプログラム前後の電流量の変動率を表すプログラム倍率が最大となる電圧で読み出す。

本実施の形態によれば、セルフで記憶素子のデータを読み出すことができる。

図１は、実施形態に係るＯＴＰ回路を備えたＬＳＩの基本構成を示す図である。図２は、第１の実施形態に係るＯＴＰ読出回路を備えたＬＳＩを示す図である。図３は、第１の実施形態に係るＯＴＰ読出回路に有するＯＴＰ回路の概略構成図である。図４は、第１の実施形態に係るＯＴＰ読出回路に有する読出完了電圧出力部の概略構成図である。図５は、図３に示すＯＴＰ回路の具体的な回路構成図である。図６は、図４に示す読出完了電圧出力部の具体的な回路構成図である。図７は、図３に示すＯＴＰ回路の具体的な回路のデータ読み出し時の動作を説明する図である。図８は、図３に示すＯＴＰ回路の具体的な回路のデータをプログラムする時の動作を説明する図である。図９は、第２の実施形態に係るＯＴＰ読出回路において、図５に示すＯＴＰ回路内にバイアス回路を設けた場合にリード条件がピンポイントに設定できる様子を示す図である。図１０は、図５に示すＯＴＰ回路内にバイアス回路を設けない場合にリード条件が広がる様子を示す図である。

以下、実施の形態に係る半導体装置、ＯＴＰ読出回路について、図面を参照しながら詳細に説明する。なお、参照される図面は模式的なものである。以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。

（第１の実施形態）
実施の形態に係る半導体装置は、データを記憶する第１記憶素子と、第１記憶素子と同一構成からなる第２記憶素子を備え、第２記憶素子の状態に基づいて第１記憶素子のデータが読み出し可能であると判断し、読出可能信号を出力する読出可能信号出力部とを備える。第１記憶素子及び第２記憶素子の各々は、不揮発性メモリであり、例えば、メモリセルからなるＯＴＰセル、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable Programmable ROM）、ＥＥＰＲＯＭ（ Electrically Erasable Programmable ROM）、フラッシュメモリ等である。

実施の形態に係る半導体装置によれば、読出可能信号出力部は、第２記憶素子の状態に基づいて第１記憶素子のデータが読み出し可能であると判断し、読出可能信号を出力する。このため、セルフで第１記憶素子のデータを読み出すことができる。

以下、半導体装置の第１記憶素子及び第２記憶素子がＯＴＰセルである場合に、ＯＴＰセルを備えたＯＴＰ回路及びＯＴＰセルに記憶されたデータを読み出すＯＴＰ読出回路について説明する。図１は実施形態に係るＯＴＰ回路を備えたＬＳＩの基本構成を示す。このＬＳＩは、可変電源３１とオペアンプ３２とで構成される基準電圧源３０と、パワーオンリセット回路（ＰＯＲ回路）３３と、制御回路１４と、制御回路１４に接続されるＯＴＰ回路１０ａ，１０ｂとを備えている。

ＯＴＰ回路１０ａ，１０ｂの各々は、複数のＯＴＰセルを有し、各々のＯＴＰセルは、１ビットのデータをプログラム（書き込み）でき、データを読み出しできる。ＯＴＰ回路１０ａ，１０ｂは、例えば、８ビットデータで構成されている。

基準電圧源３０は、基準電圧をＰＯＲ回路３３の反転入力端子（－）に出力する。ＰＯＲ回路３３は、コンパレータから構成され、非反転入力端子（＋）に入力される電圧ＶＤＤと反転入力端子に入力される基準電圧ＶＲＥＦとを比較し、電圧ＶＤＤが基準電圧になったとき、リセット解除信号ＸＵＶＬＯを制御回路１４に出力する。

制御回路１４は、デジタル回路で構成され、リセット解除信号により起動するとともに、リセット解除信号をＯＴＰ回路１０ａ，１０ｂに出力する。ＯＴＰ回路１０ａ，１０ｂは、リセット解除信号により動作する。制御回路１４は、ＯＴＰ回路１０ａ，１０ｂ内のＯＴＰセルにデータ（ＰＲＯＧ）をプログラムし、また、入力信号（ＤＩＮ）を入力して、ＯＴＰ回路１０ａ，１０ｂ内のＯＴＰセルから１ビットずつデータとＥＮＤ信号とを読み出すことができる。

また、制御回路１４は、ＯＴＰ回路１０ａ内のＯＴＰセルから読み出したデジタルデータをアナログデータに変換して、このアナログデータを基準電圧源３０の電圧を可変するためのトリミング情報として出力することもできる。

図２は、第１の実施形態に係るＯＴＰ読出回路を備えたＬＳＩを示す図である。図１に示すＬＳＩでは、ＯＴＰ回路１０ａが制御回路１４からのリセット解除信号によりＯＴＰセルにプログラムされたデータを読み出していたが、図２に示す第１の実施形態に係るＯＴＰ読出回路３は、制御回路１４からのリセット解除信号を入力することなく、基準電圧源３０の基準電圧がばらついても、セルフで、ＯＴＰセルからデータを読み出すことを特徴とする。

図２に示すＬＳＩは、図１に示すＬＳＩに対して、ＯＴＰ読出回路３が異なるので、ここでは、ＯＴＰ読出回路３を主に説明する。ＯＴＰ読出回路３は、制御回路１４に接続されるＯＴＰ回路１ａと、ＯＴＰ回路１ａに接続される読出可能信号出力部２とを備える。

ＯＴＰ回路１ａは、複数のＯＴＰセルを有し、各々のＯＴＰセルは、１ビットのデータをプログラムでき、データを読み出しできる。ＯＴＰ回路１ａは、例えば、８ビットデータで構成されている。

制御回路１４は、ＯＴＰ回路１ａ，１０ｂ内のＯＴＰセルにデータ（ＰＲＯＧ）をプログラムし、また、入力信号（ＤＩＮ）を入力して、ＯＴＰ回路１ａ，１０ｂから１ビットずつデータとＥＮＤ信号とを読み出す。

また、制御回路１４は、ＯＴＰ回路１ａから読み出したデジタルデータをアナログデータに変換して、このアナログデータをトリミング情報として基準電圧源３０に出力することもできる。

ＯＴＰ回路１ａは、１回のみデータをプログラム可能なＯＴＰセルを有する。読出可能信号出力部２は、ＯＴＰ回路１ａ内のＯＴＰセルにプログラムされたデータを読み出すための読出可能電圧を生成し、生成された読出可能電圧をＯＴＰ回路１ａに出力する。ＯＴＰ回路１ａは、読出可能信号出力部２からの読出可能電圧によりＯＴＰセルにプログラムされたデータを読み出す。

ＯＴＰ回路１ａは、概略的には、図３に示すように、定電流源１１と、ＯＴＰセルを有するメモリセル情報取得部１２と、センスアンプ１３とを備えている。定電流源１１は、メモリセル情報取得部１２に定電流を流すことで、ＯＴＰセルに印加される電圧を上昇させ、ＯＴＰセルに一定電流を流す。センスアンプ１３は、ＯＴＰセルに一定電流が流れると、ＯＴＰセルにプログラムされたデータを読み出して出力する。

読出可能信号出力部２は、定電流源２１と、ＯＴＰセルを有するメモリセル情報取得部２２と、コンパレータ２３とを備えている。定電流源２１は、ＯＴＰ回路１ａに有する定電流源１１と同一構成からなる。メモリセル情報取得部２２に有するＯＴＰセルは、ＯＴＰ回路１ａ内のメモリセル情報取得部１２に有するＯＴＰセルと同一構成からなる。

定電流源２１は、メモリセル情報取得部２２に定電流を流すことで、ＯＴＰセルに印加される電圧を上昇させ、ＯＴＰセルに一定電流を流す。コンパレータ２３は、メモリセル情報取得部２２の出力電圧が基準電圧Ｅ１（例えば１Ｖ）以上の場合に、メモリセル情報取得部１２に有するＯＴＰセルにプログラムされたデータを読み出すための読出可能電圧ＲＶＯをＯＴＰ回路１ａのＸＲＳＴ端子に出力する。

このように構成された第１の実施形態に係るＯＴＰ読出回路３によれば、読出可能信号出力部２内のメモリセル情報取得部２２に定電流が流れて、ＯＴＰセルに印加される電圧が上昇して、ＯＴＰセルに一定電流が流れる。すると、コンパレータ２３からメモリセル情報取得部１２に有するＯＴＰセルのデータを読み出すための読出可能電圧ＲＶＯがＯＴＰ回路１ａのＸＲＳＴ端子に出力される。

ＯＴＰ回路１ａでは、ＸＲＳＴ端子に読出完了電圧ＲＶＯが入力されると、定電流源１１が動作して、メモリセル情報取得部１２に定電流が流れて、ＯＴＰセルに一定電流が流れる。即ち、メモリセル情報取得部１２に有するＯＴＰセルとメモリセル情報取得部２２に有するＯＴＰセルとは、同一構成のＯＴＰセルからなるので、メモリセル情報取得部１２に有するＯＴＰセルの読出可能電圧とメモリセル情報取得部２２に有するＯＴＰセルの読出可能電圧とは、同じになる。このため、読出可能信号出力部２からの読出可能電圧によりＯＴＰセルのデータを読み出すことができる。

従って、制御回路１４等の外部からのリセット解除信号を入力することなく、また、基準電圧源３０の基準電圧がばらついても、セルフで、ＯＴＰ読出回路３は、ＯＴＰ回路１ａ内のＯＴＰセルからデータを読み出すことができる。従って、他の回路が動作するのに必要な電源電圧に達していなくても、その電圧よりも低い電圧でＯＴＰセルのデータを読み出すことができ、ＬＳＩの電源立ち上げ後に直ちにトリミングを行うことができる。

（ＯＴＰ読出回路３の具体的構成例）
次に、ＯＴＰ読出回路３の具体的構成例を説明する。図５は、図３に示すＯＴＰ回路１ａの具体的な回路構成図である。図５において、定電流源１１は、ＭＯＳＦＥＴＱ１～Ｑ７と、スイッチＳ１～Ｓ６と、抵抗Ｒ１～Ｒ２とを有している。ＭＯＳＦＥＴＱ１，Ｑ２，Ｑ５，Ｑ６，Ｑ７は、Ｐチャネルからなり、ソースが電源ＶＤＤに接続される。ＭＯＳＦＥＴＱ３，Ｑ４は、Ｎチャネルからなり、ソースが抵抗Ｒ１を介してグランドＶＳＳに接続される。ＭＯＳＦＥＴＱ３のゲートは，グランドＶＳＳに接続され、ＭＯＳＦＥＴＱ４のゲートは、抵抗Ｒ２を介してグランドＶＳＳに接続される。ＭＯＳＦＥＴＱ３の構成は、ＭＯＳＦＥＴＱ４の構成とは異なる。

メモリセル情報取得部１２は、ＭＯＳＦＥＴＱ８～Ｑ１０と、トランジスタＭＳと、トランジスタＭＲと、抵抗Ｒ３，Ｒ４と、ＯＴＰメモリトランジスタＭ０（ＯＴＰセル、メモリトランジスタに相当）を有している。ＭＯＳＦＥＴＱ８とトランジスタＭＳと抵抗Ｒ３との直列回路は、ＭＯＳＦＥＴＱ６のドレインとグランドＶＳＳとの間に接続される。ＭＯＳＦＥＴＱ９とトランジスタＭＲ（第１トランジスタに相当）と抵抗Ｒ４との直列回路は、ＭＯＳＦＥＴＱ７のドレインとグランドＶＳＳとの間に接続される。

トランジスタＭＲのゲートとＯＴＰメモリトランジスタＭ０（ＯＴＰセル、メモリトランジスタに相当）のゲートとは、ＭＯＳＦＥＴＱ７のドレインに接続される。トランジスタＭＲのソースは、抵抗Ｒ４を介してグランドに接続され、ＯＴＰメモリトランジスタＭ０のソースは、グランドに接続される。

トランジスタＭＲのドレインは、ＭＯＳＦＥＴＱ９のソースに接続され、ＯＴＰメモリトランジスタＭ０のドレインは、ＭＯＳＦＥＴＱ１０のソースに接続される。即ち、トランジスタＭＲとＯＴＰメモリトランジスタＭ０とは、カレントミラー回路を構成している。

センスアンプ１３は、ＭＯＳＦＥＴＱ１１～Ｑ１３と、ＯＴＰメモリトランジスタＭ１、スイッチＳ７～Ｓ１２と、抵抗Ｒ５と、コンデンサＣ１，Ｃ２、インバータＩＮ１～ＩＮ５を有している。電源ＶＤＤとグランドＶＳＳとの間には、ＭＯＳＦＥＴＱ１１とＭＯＳＦＥＴＱ１０とＯＴＰメモリトランジスタＭ０とが接続される。電源ＶＤＤとグランドＶＳＳとの間には、ＭＯＳＦＥＴＱ１２とＭＯＳＦＥＴＱ１３とＯＴＰメモリトランジスタＭ１とが接続される。

ＭＯＳＦＥＴＱ１１とＭＯＳＦＥＴＱ１２とは、フリップフロップ回路を構成する。ＭＯＳＦＥＴＱ１２のドレインからインバータＩＮ１～ＩＮ３を介してＯＴＰメモリトランジスタＭ０から読み出されたデータがＤＯＵＴ端子から出力される。

図６は、図３に示す読出可能信号出力部２の具体的な回路構成図である。図６において、定電流源２１は、ＭＯＳＦＥＴＱ２１～Ｑ２７と、スイッチＳ２１～Ｓ２６と、抵抗Ｒ１１～Ｒ１２とを有している。ＭＯＳＦＥＴＱ２１，Ｑ２２，Ｑ２５，Ｑ２６，Ｑ２７は、Ｐチャネルからなり、ソースが電源ＶＤＤに接続される。ＭＯＳＦＥＴＱ２３，Ｑ２４は、Ｎチャネルからなり、ソースが抵抗Ｒ１１を介してグランドＶＳＳに接続される。ＭＯＳＦＥＴＱ２３のゲートは，グランドＶＳＳに接続され、ＭＯＳＦＥＴＱ２４のゲートは、抵抗Ｒ１２を介してグランドＶＳＳに接続される。ＭＯＳＦＥＴＱ２３の構成は、ＭＯＳＦＥＴＱ２４の構成とは異なる。

メモリセル情報取得部２２は、ＭＯＳＦＥＴＱ２８～Ｑ３０と、トランジスタＭＳと、トランジスタＭＲ、ＯＴＰメモリトランジスタＭ０（ＯＴＰセルに対応）、抵抗Ｒ１３～Ｒ１５とを有している。ＭＯＳＦＥＴＱ２８とトランジスタＭＳと抵抗Ｒ１３との直列回路は、ＭＯＳＦＥＴＱ２６のドレインとグランドＶＳＳとの間に接続される。ＭＯＳＦＥＴＱ２９とトランジスタＭＲと抵抗Ｒ１４との直列回路は、ＭＯＳＦＥＴＱ２７のドレインとグランドＶＳＳとの間に接続される。

なお、図６に示すメモリセル情報取得部２２内のトランジスタＭＳとトランジスタＭＲとＯＴＰメモリトランジスタＭ０とは、図５に示すメモリセル情報取得部１２内のトランジスタＭＳとトランジスタＭＲとＯＴＰメモリトランジスタＭ０と同一構成であることを示している。

コンパレータ２３は、ＭＯＳＦＥＴＱ３１～Ｑ３７と、スイッチＳ２７～Ｓ３１と、抵抗Ｒ１６～Ｒ１８と、コンデンサＣ３、インバータＩＮ７～ＩＮ８を有している。電源ＶＤＤには、ＭＯＳＦＥＴＱ３１のソースとＭＯＳＦＥＴＱ３２のソースとＭＯＳＦＥＴＱ３３のソースとＭＯＳＦＥＴＱ３４のソースとＭＯＳＦＥＴＱ３７のソースとが接続される。

ＭＯＳＦＥＴＱ３１のドレインとグランドＶＳＳとの間には、ＭＯＳＦＥＴＱ３０とＯＴＰメモリトランジスタＭ０と抵抗Ｒ１５との直列回路が接続される。ＭＯＳＦＥＴＱ３２のドレインとグランドＶＳＳとの間には、抵抗Ｒ１６と抵抗Ｒ１７との直列回路が接続される。ＭＯＳＦＥＴＱ３７のゲートは、ＭＯＳＦＥＴＱ３１のゲートとＭＯＳＦＥＴＱ３２のゲートとに接続される。ＭＯＳＦＥＴＱ３７のドレインは、スイッチＳ２９の一端に接続され、スイッチＳ２９の他端は、抵抗Ｒ１６と抵抗Ｒ１７との間に接続される。電源ＶＤＤの電圧を抵抗Ｒ１６と抵抗Ｒ１７との比で検出可能であり、電源ＶＤＤの電圧がすごく低い場合でも検出可能である。

ＭＯＳＦＥＴＱ３３のドレインにはＭＯＳＦＥＴＱ３５のドレインが接続され、ＭＯＳＦＥＴＱ３４のドレインにはＭＯＳＦＥＴＱ３６のドレインが接続され、ＭＯＳＦＥＴＱ３５のソースとＭＯＳＦＥＴＱ３６のソースとは抵抗Ｒ１８を介してグランドＶＳＳに接続される。

ＭＯＳＦＥＴＱ３６のゲートは，グランドＶＳＳに接続され、ＭＯＳＦＥＴＱ３５のゲートは、抵抗Ｒ１７を介してグランドＶＳＳに接続される。ＭＯＳＦＥＴＱ３５の構成は、ＭＯＳＦＥＴＱ３６の構成とは異なる。ＭＯＳＦＥＴＱ３６のドレインに接続されるインバータＩＮ７から読出可能電圧ＲＶＯが出力される。

次に、図５及び図６を参照しながら、読出可能信号出力部２の動作及びＯＴＰ回路１ａのデータの読み出しを説明する。

まず、読出可能信号出力部２の定電流源２１において、スイッチＳ２２，Ｓ２３がオンすると、ＭＯＳＦＥＴＱ２１，Ｑ２２，Ｑ２３，Ｑ２４，Ｑ２５，Ｑ２６，Ｑ２７がオンする。ＭＯＳＦＥＴＱ２３のゲートは、グランドに接続され、ＭＯＳＦＥＴＱ２４のゲートには抵抗Ｒ１２が接続されているため、ＭＯＳＦＥＴＱ２３のゲートとＭＯＳＦＥＴＱ２４のゲートとに電位差Ｖｔｈが発生する。この電位差Ｖｔｈが定電圧源となり、定電圧源によりＭＯＳＦＥＴＱ２５，Ｑ２６，Ｑ２７に電流が流れる。

ＭＯＳＦＥＴＱ２６に流れる電流により、ＭＯＳＦＥＴＱ２８，Ｑ２９，Ｑ３０のゲート電位が上昇する。このため、ＭＯＳＦＥＴＱ２６→ＭＯＳＦＥＴＱ２８→トランジスタＭＳ→抵抗Ｒ１３の経路で電流が流れる。また、ＭＯＳＦＥＴＱ２７→ＭＯＳＦＥＴＱ２９→トランジスタＭＲ→抵抗Ｒ１４の経路で電流が流れる。

ＭＯＳＦＥＴＱ３０のゲート電位とＯＴＰメモリトランジスタＭ０のゲート電位が上昇し、ＭＯＳＦＥＴＱ３１→ＭＯＳＦＥＴＱ３０→ＯＴＰメモリトランジスタＭ０→抵抗Ｒ１５の経路で電流が流れる。すると、ＭＯＳＦＥＴＱ３２から抵抗Ｒ１６と抵抗Ｒ１７に電流が流れる。ＭＯＳＦＥＴＱ３５のゲートには、抵抗Ｒ１７に流れる電流と抵抗Ｒ１７とにより発生する電圧が印加され、ＭＯＳＦＥＴＱ３６のゲートは、グランドに接続されているため、ＭＯＳＦＥＴＱ３５のゲートとＭＯＳＦＥＴＱ３６のゲートとには、電位差Ｖｔｈが発生する。

電位差Ｖｔｈがコンパレータ２３の基準電圧Ｅ１となり、トランジスタＭＳ、トランジスタＭＲ、ＯＴＰメモリトランジスタＭ０に一定電流が流れたときの電圧、即ち読出可能電圧（電圧ＶＤＤよりも低い電圧）と、基準電圧Ｅ１（例えば１Ｖ）である電位差Ｖｔｈとが比較される。読出可能電圧が電位差Ｖｔｈ未満の場合には、読出可能電圧がインバータＩＮ７からＲＶＯ端子に出力されないが、読出可能電圧が電位差Ｖｔｈ以上になると、読出可能電圧がインバータＩＮ７からＲＶＯ端子に出力される。

次に、図５及び図７に示すＯＴＰ回路１ａのデータの読み出しを説明する。ＯＴＰ回路１ａに読出可能電圧が入力されると、スイッチＳ２，Ｓ３がオンし、ＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７がオンする。ＭＯＳＦＥＴＱ３のゲートは、グランドに接続され、ＭＯＳＦＥＴＱ４のゲートには抵抗Ｒ１が接続されているため、ＭＯＳＦＥＴＱ３のゲートとＭＯＳＦＥＴＱ４のゲートとに電位差Ｖｔｈが発生する。この電位差Ｖｔｈが定電圧源となり、定電圧源によりＭＯＳＦＥＴＱ５，Ｑ６，Ｑ７に電流が流れる。

ＭＯＳＦＥＴＱ６に流れる電流により、ＭＯＳＦＥＴＱ８，Ｑ９，Ｑ１０のゲート電位が上昇する。このため、ＭＯＳＦＥＴＱ６→ＭＯＳＦＥＴＱ８→トランジスタＭＳ→抵抗Ｒ３の経路で電流ＩＧＡＴＥが流れる。また、ＭＯＳＦＥＴＱ７→ＭＯＳＦＥＴＱ９→トランジスタＭＲ→抵抗Ｒ４の経路で電流が流れる。

ここで、抵抗Ｒ４の一端をトランジスタＭＲのソースに接続し、ＯＴＰメモリトランジスタＭ０のソースをグランドＶＳＳに接続したので、ＯＴＰメモリトランジスタＭ０には大きな電流が流れ、トランジスタＭＲには電流はほとんど流れない。ＯＴＰメモリトランジスタＭ０に大きな電流が流れることで、ＯＴＰメモリトランジスタＭ０からデータ“１”をＤＯＵＴ端子に読み出すことができる。

図８は、図３に示すＯＴＰ回路１ａの具体的な回路のデータをプログラムする時の動作を説明する図である。図８のデータプログラム時の構成は、図７のデータ読み出し時の構成に対して、スイッチＳ１３～Ｓ１６を追加している。スイッチＳ１３は書き込み電圧とＭＯＳＦＥＴＱ９のドレインとの間に接続し、スイッチＳ１４は書き込み電圧とＯＴＰメモリトランジスタＭ０のソースとの間に接続する。スイッチＳ１５の一端はＯＴＰメモリトランジスタＭ０のソースに接続し、他端はグランドに接続する。スイッチＳ１６の一端はＯＴＰメモリトランジスタＭ０のドレインに接続し、他端はグランドに接続する。書き込み電圧は、例えば７Ｖとし、制御回路１４から供給される。

ＯＴＰメモリトランジスタＭ０にデータをプログラムする時には、スイッチＳ１３，Ｓ１４，Ｓ１６をオンさせる。すると、ＯＴＰメモリトランジスタＭ０のゲートとソースとに７Ｖが印加され、ＯＴＰメモリトランジスタＭ０のドレインに０Ｖが印加されるので、ＯＴＰメモリトランジスタＭ０はオンし、大きな電流がＯＴＰメモリトランジスタＭ０に流れ込む。このため、ＯＴＰメモリトランジスタＭ０にデータがプログラムされる。

なお、ＯＴＰセルにプログラムされたデータは、基準電圧源３０の基準電圧を補正するためのトリミング情報であってもよい。このトリミング情報をＯＴＰセルから読み出して可変電源３１の電圧を補正することで、基準電圧を補正することができる。

また、ＯＴＰセルにプログラムされたデータは、トリミング情報に限定されるものではない。ＯＴＰセルにプログラムされたデータは、例えば、ＯＴＰセルに、表示パネルや写真機等の外部機器の補正情報をプログラムし、ＯＴＰ読出回路は、プログラムされた補正情報を読み出し、補正情報を用いて表示パネルや写真機のパラメータ等を補正するようにしてもよい。

また、ＯＴＰセルにプログラムされたデータは、センサの作り込みばらつきを補正（トリミング）するための情報（気圧センサ、ジャイロ等）、ＬＥＤの作り込みばらつきを補正するための情報、パワートランジスタを駆動するドライバをパワートランジスタに合わせて補正する情報、ＩＣ自身のばらつきを補正し出力精度を向上させる情報、セットにより起動シーケンスを変更する情報、部品の温度により特性を補正する情報、ウェハのロット番号（Wa.Lot.No.）や組み立てロット番号（Lot.No.）等の製造時のトレースを行える情報、セットの異常を検知しどんな保護が行われてシステムを遮断したかの情報、モータ駆動における初期位置を補正する情報であってもよい。これらの情報をＯＴＰセルにプログラムし、ＯＴＰセルから情報を読み出してもよい。

（第２の実施の形態）
次に、第２の実施形態に係るＯＴＰ回路について説明する。図５に示すＯＴＰ回路１ａにおいては、ＯＴＰメモリトランジスタＭ０にデータをプログラムする前の電流量に対して、データをプログラムした後の電流量は、大幅に変動する。ここで、データをプログラムする前とプログラムした後の電流量の変動率をプログラム倍率という。

データをプログラムした後のＯＴＰメモリトランジスタＭ０のゲート－ソース間の電位差Ｖｔｈは、プログラム前からプログラム後で、例えば０．８Ｖから２Ｖにシフトする。この電位差Ｖｔｈは、プログラム倍率が最大となる電圧で飽和する。

このため、プログラム倍率が最大となる電圧で、データを読み出しやすくするために、電位差Ｖｔｈの差分を用いてデータを読み出す。このため、図６に示すトランジスタＭＲとＯＴＰメモリトランジスタＭ０とからなるカレントミラー回路を採用している。

また、ＯＴＰメモリトランジスタＭ０にプログラムされたデータを読み出すとき、バイアス回路からなる定電流源１１により、トランジスタＭＲとＯＴＰメモリトランジスタＭ０に定電流を流し、トランジスタＭＲとＯＴＰメモリトランジスタＭ０のゲート－ソース間電圧Ｖｇｓ＝ドレイン－ソース間電圧Ｖｄｓを徐々に上昇させていく。

このとき、低い電位差Ｖｔｈ１（第１閾値電圧）を有するトランジスタＭＲに先に電流が流れて、高い電位差Ｖｔｈ２（第２閾値電圧）を有するプログラムされたＯＴＰメモリトランジスタＭ０は、後に電流が流れる。このため、トランジスタＭＲに電流が流れた後に、ＯＴＰメモリトランジスタＭ０にプログラムされたデータをプログラム倍率がおよそ最大となる電圧で、読み出すことができる。

図９に、ＯＴＰ回路１ａ内にバイアス回路を設けた場合に、データのリード条件をピンポイントに設定できる様子を示す。図９では、電圧Ｖｇｓとプログラム倍率との関係を示している。ゲート－ソース間電圧Ｖｇｓを上昇させていき、所定電圧になると、プログラム倍率が最大となる。

このため、ＯＴＰメモリトランジスタＭ０にプログラムされたデータを読み出す時に、プログラム倍率がおよそ最大となる電圧でデータを読み出すことで、データ読み出しの安定化を図ることができる。また、プログラム倍率がおよそ最大となる電圧でデータを読み出すので、プログラム時間を短縮することができる。

なお、図１０にＯＴＰ回路１ａ内にバイアス回路を設けない場合に、データのリード条件が広がる様子を示す。

以上のように、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ａ，１０ａ，１０ｂＯＴＰ回路
２読出可能信号出力部
３ＯＴＰ読出回路
１１，２１定電流源
１２，２２メモリセル情報取得部
１３センスアンプ
２３コンパレータ
１４制御回路
３０基準電圧源
３１可変電源
３２オペアンプ
３３パワーオンリセット回路（ＰＯＲ回路）
Ｑ１～Ｑ１３，Ｑ２１～Ｑ３６ＭＯＳＦＥＴ
ＭＳ，ＭＲトランジスタ
Ｍ０，Ｍ１ＯＴＰメモリトランジスタ
Ｓ１～Ｓ１２，Ｓ２１～Ｓ３１スイッチ
Ｒ１～Ｒ５，Ｒ１１～Ｒ１８抵抗
ＩＮ１～ＩＮ８インバータ

Claims

１回のみデータをプログラム可能な第１のＯＴＰセルを有するＯＴＰ回路と、
前記データを読み出すための読出可能電圧を生成する読出可能信号出力部とを備え、
前記ＯＴＰ回路は、前記読出可能信号出力部からの前記読出可能電圧により前記第１のＯＴＰセルにプログラムされたデータを読み出し、
前記読出可能信号出力部は、
前記ＯＴＰ回路に備えられた前記第１のＯＴＰセルと同一構成からなる第２のＯＴＰセルと、第２の定電流が流れる第２の定電流源を備え、
前記第２のＯＴＰセルは、第２トランジスタを有し、
前記第２の定電流源の電流が前記第２トランジスタに流れることにより生成された前記読出可能電圧を前記ＯＴＰ回路に出力する、ＯＴＰ読出回路。
前記ＯＴＰ回路は、第１の定電流が流れる第１の定電流源を備え、
前記第１のＯＴＰセルは、
第１ゲートに前記第１の定電流源から電流が供給され、第１ソースが第１抵抗を介してグランドに接続された第１トランジスタと、
第２ゲートに前記第１の定電流源から電流が供給され、第２ソースがグランドに接続されたメモリトランジスタとを有し、
前記第１トランジスタと前記メモリトランジスタとは、カレントミラー回路を構成し、前記メモリトランジスタにプログラムされたデータを読み出す、請求項１に記載のＯＴＰ読出回路。
前記第１のＯＴＰセルは、
第１ゲートに書き込み電圧が印加され、第１ソースが第１抵抗を介してグランドに接続された第１トランジスタと、
第２ゲートと第２ソースに前記書き込み電圧が印加され、ドレインがグランドに接続されたメモリトランジスタとを有し、
前記第１トランジスタと前記メモリトランジスタとは、カレントミラー回路を構成し、
前記メモリトランジスタに電流を流すことにより前記メモリトランジスタにデータをプログラムする、請求項１に記載のＯＴＰ読出回路。
前記第１のＯＴＰセルにプログラムされたデータは、トリミング情報である、請求項１乃至３のいずれか１項に記載のＯＴＰ読出回路。
前記第１のＯＴＰセルにプログラムされたデータは、外部機器の補正情報である、請求項１乃至３のいずれか１項に記載のＯＴＰ読出回路。
前記ＯＴＰ回路は、前記第１の定電流源により電流を流し、前記第１トランジスタの第１閾値電圧と前記メモリトランジスタの、前記第１閾値電圧より大きい第２閾値電圧とを徐々に上昇させ、前記第１トランジスタに電流が流れた後に前記メモリトランジスタにプログラムされたデータをデータプログラム前後の電流量の変動率を表すプログラム倍率がおよそ最大となる電圧で読み出す、請求項２に記載のＯＴＰ読出回路。
１回のみデータをプログラム可能な第１のＯＴＰセルと、
定電流が流れる定電流源とを備え、
前記第１のＯＴＰセルは、
第１ゲートに前記定電流源から電流が供給され、第１ソースが第１抵抗を介してグランドに接続された第１トランジスタと、
第２ゲートに前記定電流源から電流が供給され、第２ソースがグランドに接続されたメモリトランジスタとを有し、
前記第１トランジスタと前記メモリトランジスタとは、カレントミラー回路を構成し、
前記定電流源により電流を流し、前記第１トランジスタの第１閾値電圧と前記メモリトランジスタの、前記第１閾値電圧より大きい第２閾値電圧とを徐々に上昇させ、前記第１トランジスタに電流が流れた後に前記メモリトランジスタにプログラムされたデータをデータプログラム前後の電流量の変動率を表すプログラム倍率がおよそ最大となる電圧で読み出す、ＯＴＰ回路。