CN108389597B - 灵敏放大器电路 - Google Patents

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Abstract

本发明公开了一种灵敏放大器电路，由四个PMOS晶体管、八个NMOS晶体管、两个电容，两个电阻、两个压控电流源和一个RS触发器RS组成。本发明能够有效降低锁存数据出错的风险。

Description

灵敏放大器电路
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种灵敏放大器(SA)电路。
背景技术
灵敏放大器应用于NVM Memory(非易失性存储器)读电路，一般的灵敏放大器电路应用锁存数据。
现有的传统灵敏放大器电路如图1所示，由四个PMOS晶体管PM0～PM3、六个NMOS晶体管NM0～NM5、两个电容C1、C2，两个压控电流源DY1、DY2，一个RS触发器RS组成。
PMOS晶体管PM0～PM3的源极与电源电压端VDD相连接，PMOS晶体管PM0的栅极和漏极与PMOS晶体管PM1的栅极、NMOS晶体管NM0的漏极相连接，其连接的节点记为VE。NMOS晶体管NM0的源极与压控电流源DY1的正端、电容C1的一端相连接，压控电流源DY1的负端和电容C1的另一端接地GND。NMOS晶体管NM0的栅极输入钳位电压Vlim。
PMOS晶体管PM3的栅极和漏极与PMOS晶体管PM2的栅极、NMOS晶体管NM1的漏极相连接。NMOS晶体管NM1的源极与压控电流源DY2的正端、电容C2的一端相连接，压控电流源DY2的负端和电容C2的另一端接地GND。NMOS晶体管NM1的栅极输入钳位电压Vlim。
PMOS晶体管PM1的漏极与NMOS晶体管NM4的漏极、NMOS晶体管NM2的漏极相连接，其连接的节点记为VD0。
PMOS晶体管PM2的漏极与NMOS晶体管NM4的源极、NMOS晶体管NM3的漏极相连接，其连接的节点记为VD1。
NMOS晶体管NM2的栅极与节点VD1相连接，NMOS晶体管NM3的栅极与节点VD0相连接。
NMOS晶体管NM2的源极、NMOS晶体管NM3的源极与NMOS晶体管NM5的漏极相连接，NMOS晶体管NM5的源极接地GND。
NMOS晶体管NM4的栅极输入准备信号PRE。NMOS晶体管NM5的栅极输入读信号READ。
节点VD0与RS触发器的R输入端(复位端)相连接，节点VD1与RS触发器的S输入端(置位端)相连接，RS触发器的输出端SOUT作为电路的输出端。
图1中的电流lref为从PMOS晶体管PM1的漏极流出，进入节点VD0的电流；电流lcell为从PMOS晶体管PM2的漏极流出，进入节点VD1的电流。
图1所示电路的波形图，参见图2所示。
上述电路的工作原理是：电路工作在电源电压VDD范围较大的1.7V～5.5V之间；参考存储单元CKDY读电流是0.5*Erase cell(正常0单元读电流的一半)
PRE时，VD0与VD1将会被拉至Vt(阈值电压)左右的同等电位；PRE结束后，进入比较工作过程。
读0单元时，Icell>Iref,NMOS晶体管NM2快速打开，电路输出端SOUT输出0(低电平)。
读1单元时，Icell<Iref,NMOS晶体管NM3快速打开，电路输出端SOUT输出1(高电平)。
上述电路存在的缺点是：
PRE结束瞬间NMOS晶体管NM2和NM3会由于电压瞬间耦合作用出现冲高，锁存电路LATCH有可能会瞬间锁住错误数据并无法纠正。
图1中标示的LATCH为锁存电路。
参考存储单元CKDY在图1中由电容C1和压控电流源DY1构成，存储单元CCDY由电容C2和压控电流源DY2构成。
发明内容
本发明要解决的技术问题是提供一种灵敏放大器电路，能够有效降低锁存数据出错的风险。
为解决上述技术问题，本发明的灵敏放大器电路，由四个PMOS晶体管、八个NMOS晶体管、两个电容，两个电阻、两个压控电流源和一个RS触发器RS组成；
第一PMOS晶体管～第四PMOS晶体管的源极与电源电压端VDD相连接，第一PMOS晶体管的栅极和漏极与第二PMOS晶体管的栅极、第一NMOS晶体管的漏极相连接，其连接的节点记为VE；第一NMOS晶体管的源极与第一压控电流源的正端、第一电容的一端相连接，第一压控电流源的负端和第一电容的另一端接地GND；第一NMOS晶体管的栅极输入钳位电压Vlim；
第四PMOS晶体管的栅极和漏极与第三PMOS晶体管的栅极、第二NMOS晶体管的漏极相连接，第二NMOS晶体管的源极与第二压控电流源的正端、第二电容的一端相连接，第二压控电流源的负端和第二电容的另一端接地GND，第二NMOS晶体管的栅极输入钳位电压Vlim；
第二PMOS晶体管的漏极与第七NMOS晶体管的漏极、第三NMOS晶体管的漏极和第一电阻的一端相连接，其连接的节点记为VD0；
第三PMOS晶体管的漏极与第八NMOS晶体管的源极、第四NMOS晶体管的漏极和第二电阻的一端相连接，其连接的节点记为VD1；
第七NMOS晶体管的源极与第一电阻的另一端、第五NMOS晶体管的漏极、第四NMOS晶体管的栅极相连接，第五NMOS晶体管的源极与第八NMOS晶体管的漏极、第二电阻的另一端、第三NMOS晶体管的栅极相连接；第七NMOS晶体管的栅极和第八NMOS晶体管的栅极输入反准备信号PREB，第五NMOS晶体管的栅极输入准备信号PRE；
第三NMOS晶体管的源极与第四NMOS晶体管的源极、第六NMOS晶体管的漏极相连接，第六NMOS晶体管的源极接地，第六NMOS晶体管的栅极输入读信号READ；
节点VD0与RS触发器的R输入端(复位端)相连接，节点VD1与RS触发器的S输入端(置位端)相连接，RS触发器的输出端SOUT作为电路的输出端。
采用本发明的灵敏放大器电路，会在锁存工作前使输入信号的电压出现压差，并随时间增大，大大降低了锁存数据出错的风险，增强了电路的可靠性。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的灵敏放大器电路原理图；
图2是图1的波形图；
图3是改进后的灵敏放大器电路一实施例原理图；
图4是图3的波形图。
具体实施方式
参见图3所示，改进后的灵敏放大器电路在下面的实施例中，由PMOS晶体管PM0～PM3、NMOS晶体管NM0～NM7、电容C1、C2，电阻R1、R2，压控电流源DY1、DY2和RS触发器RS组成。
PMOS晶体管PM0～PM3的源极与电源电压端VDD相连接。PMOS晶体管PM0的栅极和漏极与PMOS晶体管PM1的栅极、NMOS晶体管NM0的漏极相连接，其连接的节点记为VE。NMOS晶体管NM0的源极与压控电流源DY1的正端、电容C1的一端相连接；压控电流源DY1的负端和电容C1的另一端接地GND；NMOS晶体管NM0的栅极输入钳位电压Vlim。
PMOS晶体管PM3的栅极和漏极与PMOS晶体管PM2的栅极、NMOS晶体管NM1的漏极相连接，NMOS晶体管NM1的源极与压控电流源DY2的正端、电容C2的一端相连接，压控电流源DY2的负端和电容C2的另一端接地GND，NMOS晶体管NM1的栅极输入钳位电压Vlim。
PMOS晶体管PM1的漏极与NMOS晶体管NM6的漏极、NMOS晶体管NM2的漏极和电阻R0的一端相连接，其连接的节点记为VD0。
PMOS晶体管PM2的漏极与NMOS晶体管NM7的源极、NMOS晶体管NM3的漏极和电阻R1的一端相连接，其连接的节点记为VD1。
NMOS晶体管NM6的源极与电阻R0的另一端、NMOS晶体管NM4的漏极、NMOS晶体管NM3的栅极相连接。NMOS晶体管NM4的源极与NMOS晶体管NM7的漏极、电阻R1的另一端、NMOS晶体管NM2的栅极相连接。NMOS晶体管NM6的栅极和NMOS晶体管NM7的栅极输入反准备信号PREB(即准备信号PRE的反向信号)，NMOS晶体管NM4的栅极输入准备信号PRE。
NMOS晶体管NM2的源极与NMOS晶体管NM3的源极、NMOS晶体管NM5的漏极相连接，NMOS晶体管NM5的源极接地，NMOS晶体管NM5的栅极输入读信号READ。
节点VD0与RS触发器的R输入端(复位端)相连接，节点VD1与RS触发器的S输入端(置位端)相连接，RS触发器的输出端SOUT作为电路的输出端。
图3所示改进后的灵敏放大器电路其工作原理是：PRE时，PRE信号置高，PREB信号置低，NMOS晶体管NM7和NMOS晶体管NM6关闭，NMOS晶体管NM4打开，节点VD0和VD1在电阻R0、R1的作用下会产生压差Vd＝(Iref-Icell)*(R0+R1)。PRE信号置低，PREB信号置高，NMOS晶体管NM7和NMOS晶体管NM6打开，NMOS晶体管NM4关闭，节点VD0和VD1在锁存电路作用下出现压差，并随时间增大。
Iref为从PMOS晶体管PM1的漏极流出，进入节点VD0的电流，Icell为从PMOS晶体管PM2的漏极流出，进入节点VD1的电流，“*”表示乘号。
图3所示改进后的灵敏放大器电路波形图参见图4。
图3中标示的LATCH为锁存电路。
在图3所示的实施例中，参考存储单元CKDY由电容C1和压控电流源DY1构成，存储单元CCDY由电容C2和压控电流源DY2构成。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (2)

1.一种灵敏放大器电路，其特征在于：由四个PMOS晶体管、八个NMOS晶体管、两个电容，两个电阻、两个压控电流源和一个RS触发器组成；
第一PMOS晶体管～第四PMOS晶体管的源极与电源电压端VDD相连接，第一PMOS晶体管的栅极和漏极与第二PMOS晶体管的栅极、第一NMOS晶体管的漏极相连接，其连接的节点记为VE；第一NMOS晶体管的源极与第一压控电流源的正端、第一电容的一端相连接，第一压控电流源的负端和第一电容的另一端接地GND；第一NMOS晶体管的栅极输入钳位电压Vlim；
第四PMOS晶体管的栅极和漏极与第三PMOS晶体管的栅极、第二NMOS晶体管的漏极相连接，第二NMOS晶体管的源极与第二压控电流源的正端、第二电容的一端相连接，第二压控电流源的负端和第二电容的另一端接地GND，第二NMOS晶体管的栅极输入钳位电压Vlim；
第二PMOS晶体管的漏极与第七NMOS晶体管的漏极、第三NMOS晶体管的漏极和第一电阻的一端相连接，其连接的节点记为VD0；
第三PMOS晶体管的漏极与第八NMOS晶体管的源极、第四NMOS晶体管的漏极和第二电阻的一端相连接，其连接的节点记为VD1；
第七NMOS晶体管的源极与第一电阻的另一端、第五NMOS晶体管的漏极、第四NMOS晶体管的栅极相连接，第五NMOS晶体管的源极与第八NMOS晶体管的漏极、第二电阻的另一端、第三NMOS晶体管的栅极相连接；第七NMOS晶体管的栅极和第八NMOS晶体管的栅极输入反准备信号PREB，第五NMOS晶体管的栅极输入准备信号PRE；
第三NMOS晶体管的源极与第四NMOS晶体管的源极、第六NMOS晶体管的漏极相连接，第六NMOS晶体管的源极接地，第六NMOS晶体管的栅极输入读信号READ；
节点VD0与RS触发器的R输入端相连接，节点VD1与RS触发器的S输入端相连接，RS触发器的输出端SOUT作为电路的输出端。
2.如权利要求1所述的电路，其特征在于：准备信号PRE置高，反准备信号PREB信号置低，第八NMOS晶体管和第七NMOS晶体管关闭，第五NMOS晶体管打开，节点VD0和VD1在第一电阻和第二电阻的作用下会产生压差Vd＝(Iref-Icell)*(R0+R1)；其中，R0表示第一电阻，R1表示第二电阻，“*”表示乘号，Iref为从第二PMOS晶体管的漏极流出，进入节点VD0的电流，Icell为从第三PMOS晶体管的漏极流出，进入节点VD1的电流；
当准备信号PRE置低，反准备信号PREB置高，第八NMOS晶体管和第七NMOS晶体管打开，第五NMOS晶体管关闭，节点VD0和VD1在由第三NMOS晶体管～第八NMOS晶体管以及第一电阻和第二电阻构成的锁存电路作用下出现压差，并随时间增大。
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