CN105405466B - 数据读出电路 - Google Patents

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Abstract

本发明提供在读出中被施加高电压也不会误写入数据且正常读出数据的数据读出电路。该结构包括：非易失性存储元件；具备输入反相器和输出反相器和MOS晶体管的闩锁电路；在非易失性存储元件与闩锁电路之间连接的第一MOS晶体管；在闩锁电路与第一电源端子之间连接的第二MOS晶体管；用于使第一MOS晶体管的栅极偏置的第一偏置电路；以及用于使闩锁电路的MOS晶体管偏置的第二偏置电路，在读出非易失性存储元件的数据时，第一偏置电路和第二偏置电路输出既定的偏置电压。

Description

数据读出电路
技术领域
本发明涉及数据读出电路，更具体涉及在数据读出中对电路施加高电压的情况下，防止对数据存储元件的误写入，且正常读出数据的技术。
背景技术
图6示出现有的存储装置的数据读出电路的电路图。
PMOS晶体管11的源极端子与高电压侧的电源端子VDD连接。作为非易失性存储元件的PMOS型OTP元件13，源极端子与PMOS晶体管11的漏极端子连接，漏极端子与PMOS晶体管12的源极端子连接。在数据输出端子DOUT，连接有闩锁电路(latch circuit)20的输入输出端子、PMOS晶体管12的漏极端子和NMOS晶体管14的漏极端子。NMOS晶体管14的源极端子与低电压侧的电源端子VSS连接。关于现有的存储装置的数据读出电路，以电源端子VDD为GND电压而进行说明。
PMOS晶体管11、12的栅极被输入信号Φ1，NMOS晶体管14的栅极被输入信号Φ2。
接着，对现有的数据读出电路的动作进行说明。
在初始状态，信号Φ1为高（High）（VDD）电平，信号Φ2为低（Low）（VSS）电平，PMOS晶体管11、12和NMOS晶体管14截止。数据输出端子DOUT的电位是闩锁电路20所保持的以前的读出数据的电平。
首先，使信号Φ2成为高电平而使NMOS晶体管14导通，使数据输出端子DOUT成为低电平。而且，使信号Φ2成为低电平而使NMOS晶体管14截止。
接着，使信号Φ1成为低电平而使PMOS晶体管11、12导通。因此，数据输出端子DOUT读出PMOS型OTP元件13的数据，同时在闩锁电路20保持数据。而且，使信号Φ1成为高电平而使PMOS晶体管11、12截止，但是通过闩锁电路20，数据输出端子DOUT维持该状态。
现有技术文献
专利文献
专利文献1：日本特开2010－192039号公报。
发明内容
发明要解决的课题
在PMOS型OTP元件13的数据为“1”时的数据的读出期间，施加在PMOS型OTP元件13的漏极－源极间的电压Vds，由式（1）示出。
Vds＝｜VSS｜－（｜Vth12｜＋｜Vov12｜）　（1）
在此，Vth12和Vov12是PMOS晶体管12的阈值电压和过驱动电压。一般，阈值电压Vth12为－0.5V，过驱动电压Vov12为－0.1V左右，若以－1.6V使电源端子VSS的电压动作，则PMOS型OTP元件13的漏极－源极间电压Vds成为－1V。
然而，式（1）依赖于｜VSS｜，例如，在数据的读出期间因静电等而电源间施加高电压时，PMOS型OTP元件13的漏极－源极间电压Vds变大，若超过写入电压则有误写入数据这一问题。
另外，在现有的数据读出电路中，构成闩锁电路20的NMOS晶体管32的电流（闩锁电流）相对于电源电压以2乘方增加，但是另一方面在PMOS晶体管11、PMOS型OTP元件13、PMOS晶体管12的串联连接中流过的电流（OTP导通电流）因PMOS型OTP元件13的栅极电压浮动，所以提高电源电压也不会那么增加。因而，存在电源电压高时，闩锁电流会比OTP导通电流大从而无法进行数据“1”读出的问题。
本发明鉴于这些问题点而构思，提供一种数据读出电路，以在数据的读出中即便对电源电压施加高电压，在非易失性存储器不会有数据的误写入，且能够正常读出数据。
用于解决课题的方案
为了解决现有的课题，本发明的数据读出电路采用如下的结构。
该结构包括：非易失性存储元件；闩锁电路，具备输入反相器和输出反相器和MOS晶体管；第一MOS晶体管，在非易失性存储元件与闩锁电路之间连接；第二MOS晶体管，在闩锁电路与第一电源端子之间连接；第一偏置电路，用于使第一MOS晶体管的栅极偏置；以及第二偏置电路，用于使闩锁电路的MOS晶体管偏置，在读出非易失性存储元件的数据时，第一偏置电路和第二偏置电路输出既定的偏置电压。
发明效果
依据本发明的数据读出电路，能够提供在数据的读出中即便对电源电压施加高电压，在非易失性存储器也不会有数据的误写入，且能够正常读出数据的数据读出电路。
附图说明
图1是示出第一实施方式的数据读出电路的图。
图2是示出第一实施方式的数据读出电路的读出动作的时间图。
图3是示出第二实施方式的数据读出电路的图。
图4是示出第三实施方式的数据读出电路的图。
图5是示出第四实施方式的数据读出电路的图。
图6是示出现有的数据读出电路的图。
具体实施方式
以下，参照附图，对本发明的数据读出电路的实施方式进行说明。以电源端子VDD为GND电压而说明数据读出电路。
[第1实施方式]
图1是示出第1实施方式的数据读出电路的电路图。
首先，对本实施方式的数据读出电路的构成元件和连接进行说明。
本实施方式的数据读出电路具备：作为非易失性存储元件的一个例子的PMOS型OTP元件13；PMOS晶体管11；PMOS晶体管12；闩锁电路21；以及偏置电路51及61。
PMOS晶体管11的源极端子与高电压侧的电源端子VDD连接。PMOS型OTP元件13的源极端子与PMOS晶体管11的漏极端子连接，漏极端子与PMOS晶体管12的源极端子连接。在数据输出端子DOUT连接有闩锁电路21的输入输出端子、PMOS晶体管12的漏极端子和NMOS晶体管14的漏极端子。NMOS晶体管14的源极端子与低电压侧的电源端子VSS连接。PMOS晶体管12的源极端子与PMOS型OTP元件13的漏极端子连接。PMOS晶体管11的栅极被输入信号Φ1。NMOS晶体管14的栅极被输入信号Φ2。
闩锁电路21具备PMOS晶体管31、41和NMOS晶体管32、33、42。由PMOS晶体管41、NMOS晶体管42构成的反相器，在输入端子连接有数据输出端子DOUT，输出端子与由PMOS晶体管31、NMOS晶体管32构成的反相器的输入端子连接。由PMOS晶体管31、NMOS晶体管32构成的反相器，输出端子与数据输出端子DOUT连接。NMOS晶体管33在NMOS晶体管32的源极与电源端子VSS之间连接，栅极端子与节点NBIAS连接。
偏置电路51向PMOS晶体管12的栅极（节点PBIAS）供给偏置电压。
偏置电路51具备：耗尽型NMOS晶体管52；NMOS晶体管53、54、57；以及PMOS晶体管55、56、58。
耗尽型NMOS晶体管52的栅极端子与电源端子VSS连接，源极端子与NMOS晶体管53的栅极端子和漏极端子和NMOS晶体管54的栅极端子连接。NMOS晶体管53、54的源极端子与电源端子VSS连接。而且，NMOS晶体管53、54构成电流反射镜电路。PMOS晶体管55的栅极端子和漏极端子与NMOS晶体管54的漏极端子和节点PBIAS连接，源极端子与电源端子VDD连接。
偏置电路51通过PMOS晶体管56、58和NMOS晶体管57具备允许(enable)功能。PMOS晶体管56在耗尽型NMOS晶体管52的漏极端子与电源端子VDD之间连接，栅极端子被输入信号Φ1。NMOS晶体管57在NMOS晶体管53的栅极端子与电源端子VSS之间连接，栅极端子被输入信号Φ1。PMOS晶体管58在节点PBIAS与电源端子VDD之间连接，栅极端子被输入信号Φ1X。信号Φ1X是信号Φ1的反相信号。
偏置电路61向闩锁电路21的NMOS晶体管33的栅极（节点NBIAS）供给偏置电压。
偏置电路61具备：耗尽型NMOS晶体管62；NMOS晶体管63、64；以及PMOS晶体管65。
耗尽型NMOS晶体管62的栅极端子与电源端子VSS连接，漏极端子与电源端子VDD连接，源极端子与NMOS晶体管63的栅极端子和漏极端子连接。
偏置电路61通过PMOS晶体管65和NMOS晶体管64具备允许功能。NMOS晶体管64在NMOS晶体管63的源极端子与电源端子VSS之间连接，栅极端子被输入信号Φ1X。PMOS晶体管65在节点NBIAS与电源端子VDD之间连接，栅极端子被输入信号Φ1X。
接着，对第1实施方式的数据读出电路的读出动作进行说明。
偏置电路51、61在信号Φ1为低电平（信号Φ1X为高电平）时变为允许，向节点PBIAS、NBIAS输出偏置电压，当信号Φ1为高电平（信号Φ1X为低电平）时成为禁止(disable)状态，向节点PBIAS、NBIAS输出电源端子VDD的电压。
图2是示出第一实施方式的数据读出电路的读出动作的时间图。
（读出数据“1”的动作说明）
t＜t1的期间，信号Φ1为高电平且信号Φ2为低电平，PMOS晶体管11和NMOS晶体管14截止。偏置电路51及61为禁止状态，节点PBIAS、NBIAS成为电源端子VDD的电压。因此，PMOS晶体管12截止，数据输出端子DOUT成为闩锁电路21所保持的数据的电压电平。
在t1＜t＜t2的期间，使信号Φ2成为高电平而使NMOS晶体管14导通，从而将闩锁电路21的数据及数据输出端子DOUT复位至低电平。在t2＜t＜t3的期间，使信号Φ2成为低电平，从而使NMOS晶体管14截止，结束数据的读出准备。
在t3＜t＜t4的期间，使信号Φ1成为低电平，从而使PMOS晶体管11导通。偏置电路51成为允许状态，向节点PBIAS输出既定的偏置电压。偏置电路61成为允许状态，向节点NBIAS输出既定的偏置电压。
PMOS型OTP元件13因存储数据“1”而处于导通状态。因此，数据输出端子DOUT经由PMOS晶体管12被上拉到高电平。在此，为了将数据输出端子DOUT上拉到高电平，以使在PMOS晶体管11、PMOS型OTP元件13、PMOS晶体管12的串联连接中流过的电流（OTP导通电流）大于在构成闩锁电路21的NMOS晶体管32、33的串联连接中流过的电流（闩锁电流）的方式进行设计。
在t4＜t的期间，使信号Φ1成为高电平，从而使PMOS晶体管11截止。另外，偏置电路51、61成为禁止状态，PMOS晶体管12成为截止状态，但是因闩锁电路21而数据输出端子DOUT会照样维持高电平。
通过以上的动作，数据读出电路能从数据输出端子DOUT读出数据“1”。
（读出数据“0”的动作说明）
t＜t3的期间，与数据“1”的读出动作相同，因此省略动作说明。
在t3＜t＜t4的期间，使信号Φ1成为低电平，从而使PMOS晶体管11导通。偏置电路51成为允许状态，向节点PBIAS输出既定的偏置电压。偏置电路61成为允许状态，向节点NBIAS输出既定的偏置电压。
PMOS型OTP元件13因存储数据“0”而处于非导通状态。因此，数据输出端子DOUT维持低电平。
在t4＜t的期间，使信号Φ1成为高电平，从而使PMOS晶体管11截止。另外，偏置电路51、61成为禁止状态，PMOS晶体管12成为截止状态，但是因闩锁电路21而数据输出端子DOUT照样会维持低电平。
通过以上的动作，数据读出电路能从数据输出端子DOUT读出数据“0”。
在此，对电源电压成为高电压的情况下的数据的读出动作进行说明。
通过使信号Φ1成为低电平，偏置电路51、61成为允许状态。此时，节点PBIAS、NBIAS成为不依赖电源电压的既定的偏置电压，因此流过闩锁电路21的闩锁电流和流过PMOS型OTP元件13的OTP导通电流不依赖电源电压。因此，在电源电压成为高电压的情况下，数据读出电路也能从数据输出端子DOUT正常读出数据。
另外，OTP导通电流和闩锁电流依赖于偏置电路51、61的偏置电流。偏置电路51的偏置电流由耗尽型NMOS晶体管52和NMOS晶体管53的阈值电压决定。同样地，偏置电路61的偏置电流由耗尽型NMOS晶体管62和NMOS晶体管63的阈值电压决定。因此，即便因制造工艺而阈值电压出现偏差，OTP导通电流和闩锁电流也会向相同方向出现偏差，因此保持OTP导通电流与闩锁电流的大小关系。在半导体芯片内的配置中，如果将耗尽型NMOS晶体管52、62和NMOS晶体管53、63分别靠近且以相同朝向配置，则更加有效。
接着，对电源电压成为高电压的情况下的数据的读出动作中，防止对非易失性存储元件（PMOS型OTP元件13）的误写入进行说明。
向PMOS型OTP元件13的漏极－源极间施加的电压Vds，由式（2）示出。
Vds＝｜VPBIAS｜－（｜Vth12｜＋｜Vov12｜）　（2）
在此，Vth12、Vov12分别为PMOS晶体管12的阈值电压、过驱动电压，VPBIAS是节点PBIAS的偏置电压。一般，阈值电压Vth12为－0.5V，过驱动电压Vov12为－0.1V左右，例如将偏置电压VPBIAS设定为－1.2V时，PMOS型OTP元件13的漏极－源极间电压成为－0.6V。即，式（2）不依赖于电源电压，即便对电源电压施加高电压，PMOS型OTP元件13的漏极－源极间电压Vds也不会从－0.6V变化。因此，在数据的读出期间因静电等而电源间施加高电压，也能防止对PMOS型OTP元件13的误写入。
[第2实施方式]
图3是示出第2实施方式的数据读出电路的电路图。
用相同标号图示与图1相同的构成要素。与图1的差异在于偏置电路51具备电容59，偏置电路61具备电容66这一点。
电容59在节点PBIAS与电源端子VDD之间连接。电容66在节点NBIAS与电源端子VSS之间连接。电容59、66具有使节点PBIAS、NBIAS的电压稳定的效果。例如，在偏置电路51启动时，节点PBIAS的电压从电源端子VDD的电压转移到既定的偏置电压，但此时，节点PBIAS如果过于下冲，则PMOS型OTP元件13的漏极－源极间电压会变大。若在该定时对电源电压施加高电压，则PMOS型OTP元件13有可能会被误写入。另外，在偏置电路61启动时，节点NBIAS的电压从电源端子VDD的电压转移到既定的偏置电压，但此时，节点NBIAS若过于下冲，则闩锁电路21所保持的数据“0”会不稳定。例如，因噪声的影响而闩锁电路21的数据有可能误反相。
电容59、66具有防止节点PBIAS、NBIAS下冲或提高抗噪声性的效果，能够使数据读出电路更加稳定地动作。另外，不仅在偏置启动时，而且在读出数据“1”时、闩锁电路21反相时节点PBIAS、NBIAS也有经由电路内的寄生电容变动的情况，以1组的偏置电路51、61读出多个位（bit）的情况下，本实施方式会更加有效。
[第3实施方式]
图4是示出第3实施方式的数据读出电路的电路图。
以相同标号图示与图3相同的构成要素。与图3的差异在于在闩锁电路21的NMOS晶体管33的源极侧具备NMOS晶体管34，其栅极端子与NMOS晶体管42的漏极端子连接这一点。由此，提高由NMOS晶体管63和NMOS晶体管33构成的电流反射镜电路的镜像精度，能够使数据读出电路更加稳定地动作。如果使NMOS晶体管64和NMOS晶体管34的尺寸比与NMOS晶体管63和NMOS晶体管33的尺寸比相同，则更加有效。
[第4实施方式]
图5是示出第4实施方式的数据读出电路的电路图。
以相同标号图示与图4相同的构成要素。与图4的差异在于从闩锁电路21内的由PMOS晶体管41和NMOS晶体管42构成的反相器的输出取出数据输出端子作为数据输出端子DOUTX这一点。
数据输出端子DOUT在读出期间因在NMOS晶体管32、33的串联连接中流过的闩锁电流成为恒流而阻抗较高。数据输出端子DOUT有使布线迂回到处理读出数据的其他逻辑电路块（未图示）的情况，但是当阻抗高时抗噪声性低，闩锁电路21的数据有可能误反相。在本实施方式中，通过从阻抗低的数据输出端子DOUTX取出，能够使数据读出电路更加稳定地动作。
此外，偏置电路51、61的具体构成不局限于这些实施方式中说明的电路结构，在不脱离权利要求的范围内构成即可。
标号说明
13　 PMOS型OTP元件
21　 闩锁电路
51、61　偏置电路。

Claims (3)

1.一种数据读出电路，其特征在于，包括：
非易失性存储元件；
闩锁电路，具备输入反相器、输出反相器和在所述输出反相器与第一电源端子之间连接的第三MOS晶体管，保持所述非易失性存储元件的数据；
第一MOS晶体管，在所述非易失性存储元件与所述闩锁电路之间连接；
第二MOS晶体管，在所述闩锁电路与第一电源端子之间连接；
第一偏置电路，用于使所述第一MOS晶体管的栅极偏置；以及
第二偏置电路，用于使所述闩锁电路的所述第三MOS晶体管偏置，
在读出所述非易失性存储元件的数据时，所述第一偏置电路和所述第二偏置电路输出既定的偏置电压。
2.如权利要求1所述的数据读出电路，其特征在于，
在所述第一偏置电路的输出端子与第二电源端子之间具备第一电容，在所述第二偏置电路的输出端子与第一电源端子之间具备第二电容。
3.如权利要求1或2所述的数据读出电路，其特征在于，
从所述闩锁电路的所述输入反相器的输出端子读出所述非易失性存储元件的数据。
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