KR102287699B1 - 데이터 독출 회로 - Google Patents

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고타로 와타나베
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에이블릭 가부시키가이샤
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Abstract

[과제]독출 중에 고전압이 인가되어도 데이터의 오기록이 없고, 정상적으로 데이터를 독출할 수 있는 데이터 독출 회로를 제공한다.
[해결 수단]불휘발성 기억 소자와, 입력 인버터와 출력 인버터와 MOS 트랜지스터를 구비한 래치 회로와, 불휘발성 기억소자와 래치 회로의 사이에 접속된 제1 MOS 트랜지스터와, 래치 회로와 제1 전원 단자의 사이에 접속된 제2 MOS 트랜지스터와, 제1 MOS 트랜지스터의 게이트를 바이어스하기 위한 제1 바이어스 회로와, 래치 회로의 MOS 트랜지스터를 바이어스하기 위한 제2 바이어스 회로를 구비하고, 불휘발성 기억 소자의 데이터를 독취할 때에, 제1 바이어스 회로와 제2 바이어스 회로가 소정의 바이어스 전압을 출력하는 구성으로 했다.

Description

데이터 독출 회로{DATA READOUT CIRCUIT}
본 발명은, 데이터 독출 회로에 관한 것이며, 보다 자세히는, 데이터 독출 중에 회로에 고전압이 인가된 경우에 있어서, 데이터 기억 소자에의 오기록을 방지하고, 또한 정상적으로 데이터를 독출하는 기술에 관한 것이다.
도 6에, 종래의 기억 장치의 데이터 독출 회로의 회로도를 나타낸다.
PMOS 트랜지스터(11)는, 소스 단자가 고전압측의 전원 단자 VDD에 접속된다. 불휘발성 기억 소자인 PMOS형 OTP 소자(13)는, 소스 단자가 PMOS 트랜지스터(11)의 드레인 단자에 접속되고, 드레인 단자가 PMOS 트랜지스터(12)의 소스 단자에 접속된다. 데이터 출력 단자 DOUT에는, 래치 회로(20)의 입출력 단자와, PMOS 트랜지스터(12)의 드레인 단자와, NMOS 트랜지스터(14)의 드레인 단자가 접속된다. NMOS 트랜지스터(14)는, 소스 단자가 저전압측의 전원 단자 VSS에 접속된다. 종래의 기억장치의 데이터 독출 회로는, 전원 단자 VDD가 GND 전압이라고 하여 설명한다.
PMOS 트랜지스터(11, 12)의 게이트에는 신호 Φ1이 입력되고, NMOS 트랜지스터(14)의 게이트에는 신호 Φ2가 입력된다.
다음에, 종래의 데이터 독출 회로의 동작에 대하여 설명한다.
초기 상태는, 신호 Φ1은 High(VDD) 레벨, 신호 Φ2는 Low(VSS) 레벨이며, PMOS 트랜지스터(11, 12)와 NMOS 트랜지스터(14)는 오프되어 있다. 데이터 출력 단자 DOUT의 전위는 래치 회로(20)가 보유하고 있기 전의 독출 데이터의 레벨이다.
먼저, 신호 Φ2를 High 레벨로 하여 NMOS 트랜지스터(14)를 온시키고, 데이터 출력 단자 DOUT를 Low 레벨로 한다. 그리고, 신호 Φ2를 Low 레벨로 하여 NMOS 트랜지스터(14)를 오프시킨다.
다음에, 신호 Φ1을 Low 레벨로 하여 PMOS 트랜지스터(11, 12)를 온시킨다. 따라서, 데이터 출력 단자 DOUT에 PMOS형 OTP 소자(13)의 데이터가 독출되고, 동시에 래치 회로(20)에 데이터가 보유된다. 그리고, 신호 Φ1을 High 레벨로 하여 PMOS 트랜지스터(11, 12)를 오프시키지만, 래치 회로(20)에 의해 데이터 출력 단자 DOUT는 그 상태를 유지한다.
(특허 문헌 1)일본국 공개특허 2010-192039호 공보
PMOS형 OTP 소자(13)의 데이터가 1일 때의 데이터의 독출 기간 중에 있어서, PMOS형 OTP 소자(13)의 드레인 소스간에 인가되는 전압 Vds는, 식(1)로 나타내어진다.
Vds=｜VSS｜－(｜Vth12｜＋｜Vov12｜)···(1)
여기서, Vth12와 Vov12는 PMOS 트랜지스터(12)의 임계치 전압과 오버 드라이브 전압이다. 일반적으로, 임계치 전압 Vth12는 -0.5V, 오버 드라이브 전압 Vov12는 -0.1V정도이며, 전원 단자 VSS의 전압을 -1.6V로 동작시키면, PMOS형 OTP 소자(13)의 드레인 소스간 전압 Vds는 -1V가 된다.
그러나, 식(1)은 ｜VSS｜에 의존하고 있으며, 예를 들면, 데이터의 독출 기간 중에 정전기 등으로 전원간에 고전압이 인가되면, PMOS형 OTP 소자(13)의 드레인 소스간 전압 Vds가 커지고, 기록 전압을 넘으면 데이터가 오기록된다는 문제가 있다.
또, 종래의 데이터 독출 회로에서는, 래치 회로(20)를 구성하는 NMOS 트랜지스터(32)의 전류(래치 전류)는 전원 전압에 대해서 2승으로 증가하지만, 한편 PMOS 트랜지스터(11), PMOS형 OTP 소자(13), PMOS 트랜지스터(12)의 직렬 접속에서 흐르는 전류(OTP 온 전류)는 PMOS형 OTP 소자(13)의 게이트 전압은 플로팅이기 때문에, 전원 전압을 높게 해도 그만큼 증가하지 않는다. 따라서, 전원 전압이 높으면, OTP 온 전류보다 래치 전류가 커지고 데이터(1) 독출이 불가능하다는 문제가 있다.
본 발명은, 이들 문제점을 감안하여 이루어진 것이며, 데이터의 독출 중에 전원 전압에 고전압이 인가되어도, 불휘발성 메모리에 데이터의 오기록이 없고, 또한 정상적으로 데이터를 독출하는 것이 가능한 데이터 독출 회로를 제공한다.
종래의 과제를 해결하기 위해서, 본 발명의 데이터 독출 회로는 이하와 같은 구성으로 했다.
불휘발성 기억소자와, 입력 인버터와 출력 인버터와 MOS 트랜지스터를 구비한 래치 회로와, 불휘발성 기억 소자와 래치 회로의 사이에 접속된 제1 MOS 트랜지스터와, 래치 회로와 제1 전원 단자의 사이에 접속된 제2 MOS 트랜지스터와, 제1 MOS 트랜지스터의 게이트를 바이어스하기 위한 제1 바이어스 회로와, 래치 회로의 MOS 트랜지스터를 바이어스하기 위한 제2 바이어스 회로를 구비하고, 불휘발성 기억 소자의 데이터를 독출할 때에, 제1 바이어스 회로와 제2 바이어스 회로가 소정의 바이어스 전압을 출력하는 구성으로 했다.
본 발명의 데이터 독출 회로에 의하면, 데이터의 독출 중에 전원 전압에 고전압이 인가되어도, 불휘발성 메모리에 데이터의 오기록이 없고, 또한 정상적으로 데이터를 독출하는 것이 가능한 데이터 독출 회로를 제공하는 것이 가능하다.
도 1은 제1 실시 형태의 데이터 독출 회로를 나타내는 도면이다.
도 2는 제1 실시 형태의 데이터 독출 회로의 독출 동작을 나타내는 타이밍 차트이다.
도 3은 제2 실시 형태의 데이터 독출 회로를 나타내는 도면이다.
도 4는 제３ 실시 형태의 데이터 독출 회로를 나타내는 도면이다.
도 5는 제４ 실시 형태의 데이터 독출 회로를 나타내는 도면이다.
도 6은 종래의 데이터 독출 회로를 나타내는 도면이다.
이하, 본 발명의 데이터 독출 회로의 실시 형태를, 도면을 참조하여 설명한다. 데이터 독출 회로는, 전원 단자 VDD가 GND 전압이라고 하여 설명한다.
［제1 실시 형태］
도 1은, 제1 실시 형태의 데이터 독출 회로를 나타내는 회로도이다.
우선, 본 실시 형태의 데이터 독출 회로의 구성 소자와 접속에 대하여 설명한다.
본 실시 형태의 데이터 독출 회로는, 불휘발성 기억 소자의 일례인 PMOS형 OTP 소자(13)와, PMOS 트랜지스터(11)와, PMOS 트랜지스터(12)와, 래치 회로(21)와, 바이어스 회로(51 및 61)를 구비하고 있다.
PMOS 트랜지스터(11)는, 소스 단자가 고전압측의 전원 단자 VDD에 접속된다. PMOS형 OTP 소자(13)는, 소스 단자가 PMOS 트랜지스터(11)의 드레인 단자에 접속되고, 드레인 단자가 PMOS 트랜지스터(12)의 소스 단자에 접속된다. 데이터 출력 단자 DOUT에는, 래치 회로(21)의 입출력 단자와, PMOS 트랜지스터(12)의 드레인 단자와, NMOS 트랜지스터(14)의 드레인 단자가 접속된다. NMOS 트랜지스터(14)는, 소스 단자는 저전압측의 전원 단자 VSS에 접속된다. PMOS 트랜지스터(12)의 소스 단자는 PMOS형 OTP 소자(13)의 드레인 단자에 접속된다. PMOS 트랜지스터(11)는, 게이트에 신호 Φ1이 입력된다. NMOS 트랜지스터(14)는, 게이트에 신호 Φ2가 입력된다.
래치 회로(21)는, PMOS 트랜지스터(31, 41)와 NMOS 트랜지스터(32, 33, 42)를 구비하고 있다. PMOS 트랜지스터(41), NMOS 트랜지스터(42)로 구성되는 인버터는, 입력 단자에 데이터 출력 단자 DOUT가 접속되고, 출력 단자는 PMOS 트랜지스터(31), NMOS 트랜지스터(32)로 구성되는 인버터의 입력 단자에 접속된다. PMOS 트랜지스터(31), NMOS 트랜지스터(32)로 구성되는 인버터는, 출력 단자가 데이터 출력 단자 DOUT에 접속된다. NMOS 트랜지스터(33)는, NMOS 트랜지스터(32)의 소스와 전원 단자 VSS의 사이에 접속되고, 게이트 단자는 노드 NBIAS에 접속된다.
바이어스 회로(51)는, PMOS 트랜지스터(12)의 게이트(노드 PBIAS)에 바이어스 전압을 공급한다.
바이어스 회로(51)는, 공핍형 NMOS 트랜지스터(52)와, NMOS 트랜지스터(53, 54, 57)와, PMOS 트랜지스터(55, 56, 58)를 구비하고 있다.
공핍형 NMOS 트랜지스터(52)는, 게이트 단자가 전원 단자 VSS에 접속되고, 소스 단자가 NMOS 트랜지스터(53)의 게이트 단자와 드레인 단자와 NMOS 트랜지스터(54)의 게이트 단자에 접속된다. NMOS 트랜지스터(53, 54)는, 소스 단자가 전원 단자 VSS에 접속된다. 그리고, NMOS 트랜지스터(53, 54)는, 커런트 미러 회로를 구성한다. PMOS 트랜지스터(55)는, 게이트 단자와 드레인 단자가 NMOS 트랜지스터(54)의 드레인 단자와 노드 PBIAS에 접속되고, 소스 단자가 전원 단자 VDD에 접속된다.
바이어스 회로(51)는, PMOS 트랜지스터(56, 58)와 NMOS 트랜지스터(57)에 의해 이네이블 기능을 구비하고 있다. PMOS 트랜지스터(56)는, 공핍형 NMOS 트랜지스터(52)의 드레인 단자와 전원 단자 VDD의 사이에 접속되고, 게이트 단자에 신호Φ1이 입력된다. NMOS 트랜지스터(57)는, NMOS 트랜지스터(53)의 게이트 단자와 전원 단자 VSS의 사이에 접속되고, 게이트 단자에 신호 Φ1이 입력된다. PMOS 트랜지스터(58)는, 노드 PBIAS와 전원 단자 VDD의 사이에 접속되고, 게이트 단자에 신호 Φ1X가 입력된다. 신호 Φ1X는, 신호 Φ1의 반전 신호이다.
바이어스 회로(61)는, 래치 회로(21)의 NMOS 트랜지스터(33)의 게이트(노드 NBIAS)에 바이어스 전압을 공급한다.
바이어스 회로(61)는, 공핍형 NMOS 트랜지스터(62)와, NMOS 트랜지스터(63, 64)와, PMOS 트랜지스터(65)를 구비하고 있다.
공핍형 NMOS 트랜지스터(62)는, 게이트 단자가 전원 단자 VSS에 접속되고, 드레인 단자가 전원 단자 VDD에 접속되고, 소스 단자가 NMOS 트랜지스터(63)의 게이트 단자와 드레인 단자에 접속된다.
바이어스 회로(61)는, PMOS 트랜지스터(65)와 NMOS 트랜지스터(64)에 의해 이네이블 기능을 구비하고 있다. NMOS 트랜지스터(64)는, NMOS 트랜지스터(63)의 소스 단자와 전원 단자 VSS의 사이에 접속되고, 게이트 단자에 신호 Φ1X가 입력된다. PMOS 트랜지스터(65)는, 노드 NBIAS와 전원 단자 VDD의 사이에 접속되고, 게이트 단자에 신호 Φ1X가 입력된다.
다음에, 제1 실시 형태의 데이터 독출 회로의 독출 동작에 대해 설명한다.
바이어스 회로(51, 61)는, 신호 Φ1이 Low 레벨(신호 Φ1X가 High 레벨)일 때에 이네이블이 되고, 노드 PBIAS, NBIAS에 바이어스 전압을 출력하고, 신호 Φ1이 High 레벨(신호 Φ1X가 Low 레벨)일 때에 디세이블 상태가 되고, 노드 PBIAS, NBIAS에 전원 단자 VDD의 전압을 출력한다.
도 2는, 제1 실시 형태의 데이터 독출 회로의 독출 동작을 나타내는 타이밍 차트이다.
〔데이터(1)를 독출하는 동작 설명〕
t＜t1의 기간은, 신호 Φ1은 High 레벨 또한 신호Φ2는 Low 레벨이며, PMOS 트랜지스터(11)와 NMOS 트랜지스터(14)는 오프되어 있다. 바이어스 회로(51 및 61)는 디세이블 상태이며, 노드 PBIAS, NBIAS는 전원 단자 VDD의 전압으로 되어 있다. 따라서, PMOS 트랜지스터(12)는 오프되고, 데이터 출력 단자 DOUT는 래치 회로(21)가 보유하고 있는 데이터의 전압 레벨로 되어 있다.
t1＜t＜t2의 기간에서, 신호 Φ2를 High 레벨로 하여 NMOS 트랜지스터(14)를 온함으로써, 래치 회로(21)의 데이터 및 데이터 출력 단자 DOUT를 Low 레벨로 리셋한다. t2＜t＜t3의 기간에서, 신호 Φ2를 Low 레벨로 함으로써 NMOS 트랜지스터(14)를 오프하여, 데이터의 독출 준비를 종료한다.
t3＜t＜t4의 기간에서, 신호 Φ1을 Low 레벨로 함으로써, PMOS 트랜지스터(11)를 온시킨다. 바이어스 회로(51)는, 이네이블 상태가 되고, 노드 PBIAS에 소정의 바이어스 전압을 출력한다. 바이어스 회로(61)는, 이네이블 상태가 되고, 노드 NBIAS에 소정의 바이어스 전압을 출력한다.
PMOS형 OTP 소자(13)는, 데이터(1)를 기억하고 있으므로 도통 상태이다. 따라서, 데이터 출력 단자 DOUT는, PMOS 트랜지스터(12)를 통해 High 레벨로 끌어 올려진다. 여기서, 데이터 출력 단자 DOUT를 High 레벨로 끌어올리기 위해서, PMOS 트랜지스터(11), PMOS형 OTP 소자(13), PMOS 트랜지스터(12)의 직렬 접속에서 흐르는 전류(OTP 온 전류)가, 래치 회로(21)를 구성하는 NMOS 트랜지스터(32, 33)의 직렬 접속에서 흐르는 전류(래치 전류)보다 커지도록 설계된다.
t4＜t의 기간에서는, 신호 Φ1을 High 레벨로 함으로써 PMOS 트랜지스터(11)를 오프시킨다. 또, 바이어스 회로(51, 61)는 디세이블 상태가 되고, PMOS 트랜지스터(12)는 오프 상태가 되지만, 래치 회로(21)에 의해 데이터 출력 단자 DOUT는 High 레벨을 유지한 채이다.
이상의 동작에 의해, 데이터 독출 회로는 데이터 출력 단자 DOUT로부터 데이터(1)가 독출된다.
〔데이터(0)를 독출하는 동작 설명〕
t＜t3의 기간은, 데이터(1)의 독출 동작과 같으므로, 동작 설명은 생략한다.
t3＜t＜t4의 기간에서, 신호 Φ1을 Low 레벨로 함으로써, PMOS 트랜지스터(11)를 온시킨다. 바이어스 회로(51)는, 이네이블 상태가 되고, 노드 PBIAS에 소정의 바이어스 전압을 출력한다. 바이어스 회로(61)는, 이네이블 상태가 되고, 노드 NBIAS에 소정의 바이어스 전압을 출력한다.
PMOS형 OTP 소자(13)는, 데이터(0)를 기억하고 있으므로 비도통 상태이다. 따라서, 데이터 출력 단자 DOUT는, Low 레벨을 유지한다.
t4＜t의 기간에서는, 신호 Φ1을 High 레벨로 함으로써 PMOS 트랜지스터(11)를 오프시킨다. 또, 바이어스 회로(51, 61)는 디세이블 상태가 되고, PMOS 트랜지스터(12)는 오프 상태가 되지만, 래치 회로(21)에 의해 데이터 출력 단자 DOUT는 Low 레벨을 유지한 채이다.
이상의 동작에 의해, 데이터 독출 회로는 데이터 출력 단자 DOUT로부터 데이터(0)가 독출된다.
여기서, 전원 전압이 고전압이 된 경우의 데이터의 독출 동작에 대해 설명한다.
신호 Φ1을 Low 레벨로 함으로써, 바이어스 회로(51, 61)는 이네이블 상태가 된다. 이때, 노드 PBIAS, NBIAS는, 전원 전압에 의존하지 않는 소정의 바이어스 전압이 되므로, 래치 회로(21)에 흐르는 래치 전류와 PMOS형 OTP 소자(13)에 흐르는 OTP 온 전류는 전원 전압에 의존하지 않는다. 따라서, 전원 전압이 고전압이 된 경우에 있어서도, 데이터 독출 회로는 데이터 출력 단자 DOUT로부터 정상적으로 데이터를 독출할 수 있다.
또, OTP 온 전류와 래치 전류는, 바이어스 회로(51, 61)의 바이어스 전류에 의존한다. 바이어스 회로(51)의 바이어스 전류는, 공핍형 NMOS 트랜지스터(52)와 NMOS 트랜지스터(53)의 임계치 전압으로 결정된다. 마찬가지로, 바이어스 회로(61)의 바이어스 전류는, 공핍형 NMOS 트랜지스터(62)와 NMOS 트랜지스터(63)의 임계치 전압으로 결정된다. 따라서, 제조 프로세스에서 임계치 전압이 벗어나도, OTP 온 전류와 래치 전류는, 같은 방향으로 벗어나므로, OTP 온 전류와 래치 전류의 대소 관계는 보유된다. 반도체 칩 내의 배치에 있어서, 공핍형 NMOS 트랜지스터(52, 62)와 NMOS 트랜지스터(53, 63)는, 각각 가까이에, 또한 같은 방향으로 배치하면, 보다 효과적이다.
다음에, 전원 전압이 고전압이 된 경우에서의 데이터의 독출 동작에서, 불휘발성 기억 소자(PMOS형 OTP 소자(13))에의 오기록의 방지에 대해 설명한다.
PMOS형 OTP 소자(13)의 드레인 소스간에 인가되는 전압 Vds는, 식 (2)로 나타내어진다.
Vds=｜VPBIAS｜－(｜Vth12｜＋｜Vov12｜)···(2)
여기서, Vth12, Vov12는 각각 PMOS 트랜지스터(12)의 임계치 전압, 오버 드라이브 전압이며, VPBIAS는 노드 PBIAS의 바이어스 전압이다. 일반적으로, 임계치 전압 Vth12는 -0.5V, 오버 드라이브 전압 Vov12는 -0.1V정도이며, 예를 들면 바이어스 전압 VPBIAS를 -1.2V로 설정하면, PMOS형 OTP 소자(13)의 드레인 소스간 전압은 -0.6 V가 된다. 즉, 식 (2)는 전원 전압에 의존하지 않고, 전원 전압에 고전압이 인가되어도 PMOS형 OTP 소자(13)의 드레인 소스간 전압 Vds는 -0.6V로부터 변화하지 않는다. 따라서, 데이터의 독출 기간에 정전기 등에 의해 전원간에 고전압이 인가되어도, PMOS형 OTP 소자(13)에의 오기록을 방지할 수 있다.
［제2 실시 형태］
도 3은, 제2 실시 형태의 데이터 독출 회로를 나타내는 회로도이다.
도 1과 같은 구성 요소에 대해서는 같은 부호로 도시하고 있다. 도 1과의 차이는, 바이어스 회로(51)에 용량(59), 바이어스 회로(61)에 용량(66)을 구비하고 있는 점이다.
용량(59)은, 노드 PBIAS와 전원 단자 VDD의 사이에 접속된다. 용량(66)은, 노드 NBIAS와 전원 단자 VSS의 사이에 접속된다. 용량(59, 66)은, 노드 PBIAS, NBIAS의 전압을 안정시키는 효과가 있다. 예를 들면, 바이어스 회로(51)의 기동시에, 노드 PBIAS의 전압이 전원 단자 VDD의 전압으로부터 소정의 바이어스 전압으로 이행되지만, 이때, 노드 PBIAS가 과도적으로 언더슈트해 버리면, PMOS형 OTP 소자(13)의 드레인 소스간 전압이 커진다. 이 타이밍에 전원 전압에 고전압이 인가되면, PMOS형 OTP 소자(13)가 오기록되어 버릴 가능성이 있다. 또, 바이어스 회로(61)의 기동시에, 노드 NBIAS의 전압이 전원 단자 VDD의 전압으로부터 소정의 바이어스 전압으로 이행되지만, 이때, 노드 NBIAS가 과도적으로 언더슈트해 버리면, 래치 회로(21)가 보유하고 있는 데이터(0)가 부정이 되어 버린다. 예를 들면, 노이즈의 영향으로, 래치 회로(21)의 데이터가 오반전될 가능성이 있다.
용량(59, 66)은, 노드 PBIAS, NBIAS의 언더슈트 방지나 노이즈 내성을 향상시키는 효과가 있고, 데이터 독출 회로를 보다 안정적으로 동작시킬 수 있다. 또, 바이어스의 기동시뿐만 아니라, 데이터(1) 독출시에, 래치 회로(21)가 반전될 때에도 회로 내의 기생 용량을 통해 노드 PBIAS, NBIAS가 변동하는 일이 있고, 1조의 바이어스 회로(51, 61)에서 복수 bit를 독출하는 경우에 본 실시 형태는 보다 효과적이다.
［제3 실시 형태］
도 4는, 제3 실시 형태의 데이터 독출 회로를 나타내는 회로도이다.
도 3과 같은 구성 요소에 대해서는 같은 부호로 도시하고 있다. 도 3과의 차이는, 래치 회로(21)의 NMOS 트랜지스터(33)의 소스 측에 NMOS 트랜지스터(34)를 구비하고, 그 게이트 단자는 NMOS 트랜지스터(42)의 드레인 단자에 접속한 점이다. 이로 인해, NMOS 트랜지스터(63)와 NMOS 트랜지스터(33)로 구성하는 커런트 미러 회로의 미러 정밀도를 향상하고, 데이터 독출 회로를 보다 안정적으로 동작시킬 수 있다. NMOS 트랜지스터(64)와 NMOS 트랜지스터(34)의 사이즈비는, NMOS 트랜지스터(63)와 NMOS 트랜지스터(33)의 사이즈비와 같게 하면 보다 효과적이다.
［제4 실시 형태］
도 5는, 제4 실시 형태의 데이터 독출 회로를 나타내는 회로도이다.
도 4와 같은 구성 요소에 대해서는 같은 부호로 도시하고 있다. 도 4와의 차이는 데이터 출력 단자를 래치 회로(21) 내의 PMOS 트랜지스터(41)와 NMOS 트랜지스터(42)로 구성되는 인버터의 출력으로부터 데이터 출력 단자 DOUTX로서 취출하고 있는 점이다.
데이터 출력 단자 DOUT는, 독출 기간 중에 NMOS 트랜지스터(32, 33)의 직렬 접속에서 흐르는 래치 전류가 정전류가 되기 때문에, 임피던스가 비교적 높다. 데이터 출력 단자 DOUT는, 독출 데이터를 처리하는 다른 논리 회로 블록(도시 생략)으로 배선을 이끄는 경우가 있지만, 임피던스가 높으면 노이즈 내성이 낮고, 래치 회로(21)의 데이터가 오반전될 가능성이 있다. 본 실시 형태에서는, 임피던스가 낮은 데이터 출력 단자 DOUTX로부터 취출함으로써, 데이터 독출 회로를 보다 안정적으로 동작시킬 수 있다.
또한, 바이어스 회로(51, 61)의 구체적 구성은 이들 실시 형태에 있어서 설명한 회로 구성으로 한정되는 것은 아니며, 청구항의 범위를 일탈하지 않는 범위에서 구성되어도 된다.
13:PMOS형 OTP 소자 21:래치 회로
51, 61:바이어스 회로

Claims (3)

  1. 불휘발성 기억소자와,
    입력 인버터와, 상기 입력 인버터가 입력단자에 접속된 출력 인버터와, 상기 출력 인버터와 제1 전원 단자의 사이에 접속된 제3 MOS 트랜지스터를 구비하고, 상기 불휘발성 기억소자의 데이터를 보유하는 래치 회로와,
    상기 불휘발성 기억소자와 상기 래치 회로의 사이에 접속된 제1 MOS 트랜지스터와,
    상기 래치 회로와 제1 전원 단자의 사이에 접속된 제2 MOS 트랜지스터와,
    전원전압에 의존하지 않는 제1 바이어스 전압으로 상기 제1 MOS 트랜지스터의 게이트를 바이어스하기 위한 제1 바이어스 회로와,
    전원전압에 의존하지 않는 제2 바이어스 전압으로 상기 래치 회로의 상기 제3 MOS 트랜지스터를 바이어스하기 위한 제2 바이어스 회로를 구비하고,
    상기 불휘발성 기억소자의 데이터를 독출할 때에, 상기 제1 바이어스 회로가 상기 제1 바이어스 전압을 출력하고 상기 제2 바이어스 회로가 상기 제2 바이어스 전압을 출력하는 것을 특징으로 하는 데이터 독출 회로.
  2. 청구항 1에 있어서,
    상기 제1 바이어스 회로의 출력 단자와 제2 전원 단자의 사이에 제1 용량과, 상기 제2 바이어스 회로의 출력 단자와 제1 전원 단자의 사이에 제2 용량을 구비하는 것을 특징으로 하는 데이터 독출 회로.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 래치 회로의 상기 입력 인버터의 출력 단자로부터 상기 불휘발성 기억소자의 데이터를 독출하는 것을 특징으로 하는 데이터 독출 회로.
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