JP2010192038A - ラッチ回路及びデータの読み出し方法 - Google Patents

Abstract

【課題】不揮発であってデータ読み出し動作の信頼性の向上が図れるラッチ回路を提供する。
【解決手段】ラッチ回路は、インバーター回路１１０，１２０と、インバーター回路１１０の出力とインバーター回路１２０の入力とを接続するスイッチ１６２と、インバーター回路１２０の出力とインバーター回路１１０の入力とを接続するスイッチ１６４と、インバーター回路１１０の入力に一端が接続されかつインバーター回路１１０の出力に他端が接続された強誘電体キャパシター１３２と、インバーター回路１２０の入力に一端が接続されかつインバーター回路１２０の出力に他端が接続された強誘電体キャパシター１３４と、インバーター回路１１０の入力と強誘電体キャパシターの一端との間のノードに一端が接続されたキャパシター１４２と、インバーター回路１２０の入力と強誘電体キャパシター１３４の一端との間のノードに一端が接続されたキャパシター１４４とを含む。
【選択図】図１

Description

本発明は強誘電体キャパシターを用いたラッチ回路及びデータの読み出し方法に関し、特に、不揮発であってデータ読み出し動作の信頼性の向上が図れるラッチ回路及びデータの読み出し方法に関する。

強誘電体キャパシターのヒステリシス特性を利用した不揮発な強誘電体ラッチ回路が知られている。例えば、特開２００６−２３７７７６号公報には、データの読み出し及び書き込みのための複雑な制御回路を設けることなく、簡易な構成をもってデータの読み出し及び書き込みを行うことができる強誘電体ラッチ回路が開示されている。

特開２００６−２３７７７６号公報

ここで、強誘電体ラッチ回路においては、データの読み出し動作において、強誘電体ラッチ回路の強誘電体キャパシターに電圧が印加されて、当該キャパシターから読み出された電位が互いに接続されたインバーター回路の各入力に読み出されるところ、強誘電体キャパシターに十分な電圧が印加される前にインバーター回路のラッチ動作が開始される場合があり、正確なデータが読み出されない可能性があった。特に、特開２００６−２３７７７６号公報に開示されているような、データの読み出しとともに強誘電体キャパシターへの再書込みを自動的に行うような強誘電体ラッチ回路においては、強誘電体ラッチ回路から正確なデータが読み出されないばかりでなく、強誘電体ラッチ回路に記憶されていたデータとは異なるデータを誤って再書き込みしてしまうおそれが否定できず、さらなる改善が求められていた。

よって、本発明の目的は、上記の課題を解決することができるラッチ回路及びデータの読み出し方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の一態様にかかる強誘電体ラッチ回路は、第１のインバーター回路と、第２のインバーター回路と、前記第１のインバーター回路の出力と前記第２のインバーター回路の入力とを接続する第１のスイッチと、前記第２のインバーター回路の出力と前記第１のインバーター回路の入力とを接続する第２のスイッチと、前記第１のインバーター回路の入力に一端が接続されかつ前記第１のインバーター回路の出力に他端が接続された第１の強誘電体キャパシターと、前記第２のインバーター回路の入力に一端が接続されかつ前記第２のインバーター回路の出力に他端が接続された第２の強誘電体キャパシターと、前記第１のインバーター回路の入力と前記第１の強誘電体キャパシターの前記一端との間のノードに一端が接続された第１のキャパシターと、前記第２のインバーター回路の入力と前記第２の強誘電体キャパシターの前記一端との間のノードに一端が接続された第２のキャパシターとを含み、前記第１のキャパシターの他端及び前記第２のキャパシターの他端には、第１の電圧及び前記第１の電圧より低い電圧である第２の電圧の一方の電圧が供給され、前記第１の強誘電体キャパシターの前記他端及び前記第２の強誘電体キャパシターの前記他端には、前記第１の電圧及び前記第２の電圧の他方の電圧が供給され、前記第１及び第２のキャパシター又は前記第１及び第２の強誘電体キャパシターに供給される前記第１の電圧の電圧値に基づいて、前記第１及び前記第２のインバーター回路に前記第１の電圧及び前記第２の電圧のいずれかの電圧を供給するタイミングが制御される。

上記ラッチ回路によれば、強誘電体キャパシターに記憶されているデータをインバーター回路の入力に所定の電位差が現われるようにして供給した後に、インバーター回路のラッチ動作が開始されるので、強誘電体キャパシターに記憶されているデータがインバーター回路の入力に読み出される前にラッチ動作が行われることがなく、データの読み出しを正確に行うことができる。また、一旦インバーター回路のラッチ動作が行われた後は、インバーター回路の入出力信号の反転により強誘電体キャパシターの分極状態もそれぞれ反転するため、強誘電体キャパシターにはラッチ回路にラッチされたデータが反転するたびにインバーター回路によって常に書き込みが行われることとなる。したがって、仮に強誘電体ラッチ回路の電源が突然オフしたとしても、強誘電体キャパシターに記憶されていたデータは破壊されることなく記憶され続け、次回の電源投入時においても、電源オフと同様のデータを維持することができる。よって、電源がオフしたとしてもデータが破壊されることはなく、かつ、データ読み出し動作の信頼性を向上させることができる。

上記ラッチ回路において、前記第１のインバーター回路の出力と前記第１の強誘電体キャパシターの前記他端との間のノードに接続された第３のスイッチと、
前記第２のインバーター回路の出力と前記第２の強誘電体キャパシターの前記他端との間のノードに接続された第４のスイッチとをさらに含み、前記第１の強誘電体キャパシターの前記他端には、前記第３のスイッチを介して前記第１の電圧及び前記第２の電圧の他方の電圧が供給され、前記第２の強誘電体キャパシターの前記他端には、前記第４のスイッチを介して前記第１の電圧及び前記第２の電圧の他方の電圧が供給されていてもよい。

これによれば、強誘電体キャパシターに対する電圧の供給の有無を容易かつ迅速に行うことができる。

上記ラッチ回路において、前記第１及び第２のインバーターに供給される第１の電圧あるいは第２の電圧に基づいて、前記第１及び第２のスイッチをオンさせてもよい。

これによれば、ラッチ回路のラッチ動作を容易に制御することができる。

上記ラッチ回路において、前記第１及び第２のキャパシターは強誘電体キャパシターであってもよい。

これによれば、ラッチ回路の小型化を図ることができる。

本発明の一態様にかかる半導体記憶装置は、上記ラッチ回路と、ワード線と、前記ワード線の電圧に基づいてオン又はオフする第１及び第２のスイッチングトランジスターと、前記第１のスイッチングトランジスターを介して前記第１の強誘電体トランジスターの前記他端あるいは前記一端に接続された第１のビット線と、前記第２のスイッチングトランジスターを介して前記第２の強誘電体トランジスターの前記他端あるいは前記一端に接続された第２のビット線とを含む。

上記半導体記憶装置によれば、上記ラッチ回路をメモリーセルとして有するので、突然の電源オフが発生しても、電源投入後に電源オフ直前の記憶データを保持できる不揮発な記憶装置を実現することができる。

本発明の一態様に係るデータの読み出し方法は、第１のインバーター回路と、第２のインバーター回路と、前記第１のインバーター回路の出力と前記第２のインバーター回路の入力とを接続する第１のスイッチと、前記第２のインバーター回路の出力と前記第１のインバーター回路の入力とを接続する第２のスイッチと、前記第１のインバーター回路の入力に一端が接続されかつ前記第１のインバーター回路の出力に他端が接続された第１の強誘電体キャパシターと、前記第２のインバーター回路の入力に一端が接続されかつ前記第２のインバーター回路の出力に他端が接続された第２の強誘電体キャパシターと、前記第１のインバーター回路の入力と前記第１の強誘電体キャパシターの前記一端との間のノードに一端が接続された第１のキャパシターと、前記第２のインバーター回路の入力と前記第２の強誘電体キャパシターの前記一端との間のノードに一端が接続された第２のキャパシターとを含むラッチ回路において、前記第１及び第２の強誘電体キャパシターに記憶されたデータを読み出す方法であって、前記第１のキャパシターの他端及び前記第２のキャパシターの他端に、第１の電圧及び前記第１の電圧より低い電圧である第２の電圧の一方の電圧を供給し、前記第１の強誘電体キャパシターの前記他端及び前記第２の強誘電体キャパシターの前記他端に、前記第１の電圧及び第２の電圧の他方の電圧を供給するステップと、前記第１及び第２のキャパシター又は前記第１及び第２の強誘電体キャパシターに供給される前記第１の電圧の電圧値に基づいて、前記第１及び第２のインバーター回路に前記第１の電圧及び前記第２の電圧のいずれかの電圧を供給するタイミングを制御し、前記第１及び第２のスイッチをオンにすることにより前記第１のインバーター回路と前記第２のインバーター回路とを接続して、前記第１及び第２の強誘電体キャパシターから読み出されたデータを前記第１及び第２のインバーター回路によりラッチするステップとを含む。

上記読み出し方法によれば、強誘電体キャパシターに記憶されているデータをインバーター回路の入出力に所定の電位差が現われるようにして供給した後に、インバーター回路のラッチ動作を開始するので、強誘電体キャパシターに記憶されているデータがインバーター回路の入出力に読み出される前にラッチ動作が行われることがなく、データの読み出しを正確に行うことができる。よって、データ読み出し動作の信頼性を向上させることができる。

上記読み出し方法において、前記供給ステップは、第３のスイッチをオンして前記第１の強誘電体キャパシターの前記他端に前記第１の電圧及び第２の電圧の他方の電圧を供給する一方で、第４のスイッチをオンして前記第２の強誘電体キャパシターの前記他端に前記第１の電圧及び第２の電圧の他方の電圧を供給することを含み、前記ラッチするステップは、前記第３及び第４のスイッチをオフすることを含んでもよい。

これによれば、強誘電体キャパシターに対する電圧の供給の有無を容易かつ迅速に行うことができる。

本発明の一実施形態に係るラッチ回路の構成を示す。 図１に示すラッチ回路の動作のタイミングチャートを示す。 本発明の他の実施形態に係るラッチ回路の構成を示す。 図３に示すラッチ回路の動作のタイミングチャートを示す。 本発明の一実施形態に係るラッチ回路の適用例を示す。 本発明の一実施形態に係るラッチ回路の他の適用例を示す。

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
（強誘電体ラッチ回路の構成について）
まず、図１を参照して、本発明の一実施形態に係るラッチ回路の構成について説明する。

本実施形態に係るラッチ回路（以下、強誘電体ラッチ回路ともいう）１００は、主な構成として、インバーター回路１１０，１２０、強誘電体キャパシター１３２，１３４、キャパシター１４２，１４４、ｎ型ＭＯＳトランジスター１５２，１５４、トランスファーゲート１６２，１６４を含む。なお、本実施形態に係る強誘電体ラッチ回路１００の構成についての説明は、後述する強誘電体ラッチ回路の動作についての説明を適宜参照することができる。

図１に示すように、インバーター回路１１０はｎ型ＭＯＳトランジスター１１２及びｐ型ＭＯＳトランジスター１１４を有し、ｎ型ＭＯＳトランジスター１１２のゲートとｐ型ＭＯＳトランジスター１１４のゲートとが接続されることにより、インバーター回路１１０の入力が構成され、またｎ型ＭＯＳトランジスター１１２のドレインとｐ型ＭＯＳトランジスター１１４のドレインとが接続されることにより、インバーター回路１１０の出力が構成される。なお、図１に示す例では、インバーター回路１１０の入力信号配線としてＶ４が表記され、またインバーター回路１１０の出力信号配線としてＶＳ４が表記されている。

他方、インバーター回路１２０はｎ型ＭＯＳトランジスター１２２及びｐ型ＭＯＳトランジスター１２４を有し、ｎ型ＭＯＳトランジスター１２２のゲートとｐ型ＭＯＳトランジスター１２４のゲートとが接続されることにより、インバーター回路１２０の入力が構成され、またｎ型ＭＯＳトランジスター１２２のドレインとｐ型ＭＯＳトランジスター１２４のドレインとが接続されることにより、インバーター回路１２０の出力が構成される。なお、図１に示す例では、インバーター回路１２０の入力信号配線としてＶ４Ｄが表記され、またインバーター回路１２０の出力信号配線としてＶＳ４Ｄが表記されている。

また、インバーター回路１１０，１２０においては、ｎ型ＭＯＳトランジスター１１２，１２２のソース同士が接続されるとともに当該ソース同士の間のノードには低電圧ＶＳＳが供給され、他方、ｐ型ＭＯＳトランジスター１１４，１２４のソース同士が接続されるとともに当該ソース同士の間のノードには高電圧ＶＣＣ２が供給されるようになっている。このようにインバーター回路１１０，１２０は、高電圧ＶＣＣ２を高電源電圧とし、かつ、低電圧ＶＳＳを低電源電圧として動作するよう構成されている。なお、低電圧ＶＳＳは接地電位であってもよい。

ここで、高電圧ＶＣＣ，ＶＣＣ２及び低電圧ＶＳＳは、強誘電体ラッチ回路を含む装置の外部電源を適用してもよいし、当該装置の内部電源を適用してもよいし、又は、外部電源や内部電源を昇圧又は降圧したものを適用してもよい。

また、インバーター回路１１０の出力は、スイッチとして機能するトランスファーゲート１６２を介してインバーター回路１２０の入力に接続されている。具体的には、ｎ型ＭＯＳトランジスター１１２のドレインとｐ型ＭＯＳトランジスター１１４のドレインとの間のノードは、トランスファーゲート１６２を介してｎ型ＭＯＳトランジスター１２２のゲートとｐ型ＭＯＳトランジスター１２４のゲートとの間のノードに接続されている。

他方、インバーター回路１２０の出力は、スイッチとして機能するトランスファーゲート１６４を介してインバーター回路１１０の入力に接続されている。具体的には、ｎ型ＭＯＳトランジスター１２２のドレインとｐ型ＭＯＳトランジスター１２４のドレインとの間のノードは、トランスファーゲート１６４を介してｎ型ＭＯＳトランジスター１１２のゲートとｐ型ＭＯＳトランジスター１１４のゲートとの間のノードに接続されている。

トランスファーゲート１６２，１６４においては、ｎ型ＭＯＳトランジスター側の各ゲートに高電圧ＶＣＣ２が供給され、ｐ型ＭＯＳトランジスター側の各ゲートに信号ＫＰｂが供給されるようになっている。すなわち、トランスファーゲート１６２，１６４は、高電圧ＶＣＣ２及び信号ＫＰｂの各電圧値に基づいてオン又はオフ制御するよう構成されている。なお、トランスファーゲート１６２，１６４は強誘電体ラッチ回路１００のラッチ動作を行うためのスイッチである。

強誘電体キャパシター１３２は、強誘電体層、当該強誘電体層の一端に設けられた電極及び当該強誘電体層の他端に設けられた他の電極を有する。強誘電体キャパシター１３２の一端はインバーター回路１１０の入力、すなわちｎ型ＭＯＳトランジスター１１２のゲートとｐ型ＭＯＳトランジスター１１４のゲートとの間のノードに接続され、強誘電体キャパシター１３２の他端はインバーター回路１１０の出力、すなわちｎ型ＭＯＳトランジスター１１２のドレインとｐ型ＭＯＳトランジスター１１４のドレインとの間のノードに接続されている。すなわち、強誘電体キャパシター１３２は、インバーター回路１１０の入力及び出力の間において、当該インバーター回路１１０と並列に接続されている。

他方、強誘電体キャパシター１３４は、強誘電体層、当該強誘電体層の一端に設けられた電極及び当該強誘電体層の他端に設けられた他の電極を有する。強誘電体キャパシター１３４の一端はインバーター回路１２０の入力、すなわちｎ型ＭＯＳトランジスター１２２のゲートとｐ型ＭＯＳトランジスター１２４のゲートとの間のノードに接続され、強誘電体キャパシター１３４の他端はインバーター回路１２０の出力、すなわちｎ型ＭＯＳトランジスター１２２のドレインとｐ型ＭＯＳトランジスター１２４のドレインとの間のノードに接続されている。すなわち、強誘電体キャパシター１３２は、インバーター回路１２０の入力及び出力の間において、当該インバーター回路１２０と並列に接続されている。

このように強誘電体キャパシター１３２，１３４がインバーター回路１１０，１２０の入出力の間に接続されることにより、インバーター回路１１０，１２０の入出力間の電位差に基づいて強誘電体キャパシター１３２，１３４にそれぞれデータを書き込むことができる。また、インバーター回路１１０，１２０は、トランスファーゲート１６２，１６４がオンすることによりラッチ動作を行うと、インバーター回路１１０の入出力電圧とインバーター回路１２０の入出力電圧とが反転する。したがって、強誘電体キャパシター１３２，１３４に印加される電圧は、互いに絶対値が等しく、かつ、極性が反転する。こうして強誘電体キャパシター１３２，１３４には、互いに相補の分極状態を維持し、これにより互いに相補のデータを記憶する。

キャパシター１４２，１４４は、それぞれ、誘電体層、当該誘電体層の一端に設けられた電極及び当該誘電体の他端に設けられた他の電極を有する。またキャパシター１４２，１４４の容量は等しい。キャパシター１４２の一端はインバーター回路１１０の入力と強誘電体キャパシター１３２の一端との間のノードに接続され、また、キャパシター１４４の一端はインバーター回路１２０の入力と強誘電体キャパシター１３４の一端との間のノードに接続されている。他方、キャパシター１４２，１４４の各他端は、高電圧ＶＣＣが供給されるようになっている。ここで、高電圧ＶＣＣ及び高電圧ＶＣＣ２は電源電圧を異なるタイミング又は異なる電圧値で供給することができる点において異なる一方、いずれも強誘電体ラッチ回路１００を動作させるための高電源電圧である点において共通する。

なお、図１の構成においては、キャパシター１４２，１４４は、誘電体層が常誘電体材料からなる常誘電体キャパシターであるが、変形例として、誘電体層が強誘電体材料からなる強誘電体キャパシターを適用してもよい。

また、強誘電体キャパシター１３２の他端及び強誘電体キャパシター１３４の他端にはそれぞれ、低電圧ＶＳＳが供給される。具体的には、強誘電体キャパシター１３２の他端には、インバーター回路１１０の出力と強誘電体キャパシター１３２の他端との間のノードに接続された、スイッチとして機能するｎ型ＭＯＳトランジスター１５２を介して低電圧ＶＳＳが供給される。他方、強誘電体キャパシター１３４の他端には、インバーター回路１２０の出力と強誘電体キャパシター１３４の他端との間のノードに接続された、スイッチとして機能するｎ型ＭＯＳトランジスター１５４を介して低電圧ＶＳＳが供給される。また、ｎ型ＭＯＳトランジスター１５２，１５４においては、各ソースに低電圧ＶＳＳが供給され、各ドレインが強誘電体キャパシター１３２，１３４の他端に接続されている。さらに、ｎ型ＭＯＳトランジスター１５２，１５４の各ゲートには信号ＣＴｂが供給されるようになっており、ｎ型ＭＯＳトランジスター１５２，１５４は信号ＣＴｂの電圧値に基づいてオン又はオフ制御するよう構成されている。

本実施形態に係る強誘電体ラッチ回路１００は、キャパシター１４２，１４４の他端に高電圧ＶＣＣが供給された後、インバーター回路１１０，１２０に高電圧ＶＣＣ２が供給される。具体的には、高電圧ＶＣＣの電圧値が立ち上がり、それに伴い強誘電体キャパシター１３２，１３４に記憶されているデータ（すなわち強誘電体キャパシターの内部の分極状態）に対応する電荷が信号配線Ｖ４及び信号配線Ｖ４Ｄの間の電位差として読み出される。このとき強誘電体キャパシター１３２，１３４に記憶されているデータ（すなわち強誘電体キャパシターの内部の分極状態）は一旦破壊される。かかる読み出し動作が行われた後、インバーター回路１１０，１２０を動作させるための高電圧ＶＣＣ２が供給される。さらに、図１に示す構成においては、インバーター回路１１０，１２０に供給される高電圧ＶＣＣ２及び信号ＫＰｂの電圧値に基づいて、トランスファーゲート１６２，１６４をオンさせる。これにより、読み出されたデータはラッチ回路１００にラッチされる。このとき、インバーター回路１１０の入出力は信号配線Ｖ４及び信号配線Ｖ４Ｄの電位に基づいて高電圧ＶＣＣ２、あるいは低電圧ＶＳＳとなる。それに伴い強誘電体キャパシター１３２，１３４には高電圧ＶＣＣ２と低電圧ＶＳＳの電位差によって再書込みが行われ、一旦破壊されていたデータが強誘電体キャパシター１３２，１３４に再度記憶される。

本実施形態に係る強誘電体ラッチ回路１００によれば、強誘電体キャパシター１３２，１３４に記憶されているデータをインバーター回路１１０，１２０の入力に所定の電位差が現われるようにして供給した後に、インバーター回路１１０，１２０のラッチ動作が開始されるので、強誘電体キャパシター１３２，１３４に記憶されているデータがインバーター回路１１０，１２０の入力に読み出される前にラッチ動作が行われることがなく、データの読み出しを正確に行うことができる。また、一旦インバーター回路１１０，１２０のラッチ動作が行われた後は、インバーター回路１１０，１２０の入出力信号の反転により強誘電体キャパシター１３２，１３４の分極状態もそれぞれ反転するため、強誘電体キャパシター１３２，１３４にはラッチ回路１００にラッチされたデータが反転するたびにインバーター回路１１０，１２０によって常に書き込みが行われることとなる。したがって、仮に強誘電体ラッチ回路１００の電源が突然オフしたとしても、強誘電体キャパシター１３２，１３４に記憶されていたデータは破壊されることなく記憶され続け、次回の電源投入時においても、電源オフと同様のデータを維持することができる。

高電圧ＶＣＣの電圧値は高電圧ＶＣＣ２の電圧値と同じであってもよいし、前者を後者よりも高く設定してもよい。高電圧ＶＣＣの電圧値を高くすることにより、強誘電体キャパシター１３２，１３４に印加される電圧を高くすることができるので、強誘電体キャパシター１３２，１３４の読み出し時において、インバーター回路１１０，１２０の入力に現われる電位差を大きくすることができる。

また、図１のトランスファーゲート１６２，１６４の代わりに、スイッチとしてｎ型ＭＯＳトランジスターをそれぞれ適用してもよい。具体的には、当該ｎ型ＭＯＳトランジスターのゲートに高電圧ＶＣＣ２が供給され、高電圧ＶＣＣ２の電圧値に基づいて当該ｎ型ＭＯＳトランジスターのオン又はオフ制御するよう構成してもよい。またこの場合、高電圧ＶＣＣ２の電圧値を、強誘電体ラッチ回路１００に供給される電源電圧よりも、トランスファーゲート１６２，１６４の代わりに適用したｎ型ＭＯＳトランジスターのしきい値電圧以上高く設定してもよい。このような構成を採ることにより、強誘電体キャパシター１３２，１３４に対する書き込み電圧を高くすることができ、より正確にデータの読み出し及び再書き込みを行うことができる。

また、図１のｎ型ＭＯＳトランジスター１５２，１５４の代わりに、強誘電体キャパシター１３２，１３４と低電圧ＶＳＳとの間にそれぞれキャパシターを設けてもよい。かかる構成と比して、図１のｎ型ＭＯＳトランジスター１５２，１５４を用いた構成においては、電圧が印加されるキャパシターの個数が３個から２個と少ない分、強誘電体キャパシター１３２，１３４に印加される電圧の比率を高くすることができるため、より正確にデータの読み出し及び再書き込みを行うことができる。

以上のとおり、本実施形態に係る強誘電体ラッチ回路においては、電源がオフしたとしてもデータが破壊されることはなく、かつ、データ読み出し動作の信頼性を向上させることができる。
（強誘電体ラッチ回路の動作について）
次に、図１の回路構成を参照しつつ、図２のタイミングチャートを用いて、本発明の一実施形態に係る強誘電体ラッチ回路のデータ読み出し動作について説明する。図２のタイミングチャートにおいて各信号の波形はそれぞれ図1における同名の信号配線の電圧を表している。

まず、高電圧ＶＣＣ及び信号ＣＴｂが徐々に立ち上がる。信号ＣＴｂが立ち上がると、ｎ型ＭＯＳトランジスター１５２，１５４がオンして、強誘電体キャパシター１３２，１３４の他端に低電圧ＶＳＳが供給される。これ以降、高電圧ＶＣＣがさらに立ち上がると、互いに直列接続されたキャパシター１４２及び強誘電体キャパシター１３２、並びに、キャパシター１４４及び強誘電体キャパシター１３４に電圧が印加される。このとき、信号Ｖ４には、ＶＣＣ−ＶＳＳ間の電位差をキャパシター１４２及び強誘電体キャパシター１３２の容量で分割した電圧が現われ、また信号Ｖ４Ｄには、ＶＣＣ−ＶＳＳ間の電位差をキャパシター１４４及び強誘電体キャパシター１３４の容量で分割した電圧が現われる。強誘電体キャパシター１３２，１３４の容量値は、強誘電体キャパシター１３２，１３４に記憶された分極値に応じた値となり、キャパシター１４２，１４４の容量値は互いに等しい一定値であるため、Ｖ４，Ｖ４Ｄ間には強誘電体キャパシター１３２，１３４に記憶された分極値に応じた電位差が生じる。これにより強誘電体キャパシター１３２，１３４に記憶されていたデータはＶ４，Ｖ４Ｄ間の電位差として読み出される。

次に、信号ＣＴｂを立ち下げることでｎ型ＭＯＳトランジスター１５２，１５４をオフさせると、強誘電体キャパシター１３２，１３４の他端、及び、ＶＳ４，ＶＳ４Ｄは、低電圧ＶＳＳから切り離される。その後、高電圧ＶＣＣ２を立ち上げて、インバーター回路１１０，１２０に電圧を供給するとともに、トランスファーゲート１６２，１６４のｎ型ＭＯＳトランジスター側のスイッチをオンさせる。こうして、インバーター回路１１０，１２０がラッチ動作を行い、強誘電体キャパシター１３２，１３４から読み出されたＶ４，Ｖ４Ｄ間の電位差を増幅してラッチする。

このとき、インバーター回路１１０，１２０のＶＳ４，ＶＳ４Ｄのどちらか（図２に示す例ではＶＳ４Ｄ）が高電圧ＶＣＣ２に充電されるが、トランスファーゲート１６２，１６４はｎ型ＭＯＳトランジスター側のスイッチしかオンしていないため、インバーター回路１１０，１２０の入力であるＶ４，Ｖ４Ｄは高電圧ＶＣＣ２の電位に対してｎ型ＭＯＳトランジスターのしきい値分低い電位までしか上昇しない。その後、信号ＫＰｂを立ち下げることで、インバーター回路１１０，１２０の入力であるＶ４，Ｖ４Ｄを高電圧ＶＣＣ２の電位まで上昇させる。

なお、上記した例では高電圧ＶＣＣ２の立ち上げ後に信号ＫＰｂを立ち下げる態様を説明したが、これとは別に、高電圧ＶＣＣ２の立ち上げと略同時に信号ＫＰｂを立ち下げてもよい。すなわち、トランスファーゲート１６２，１６４のｎ型及びｐ型ＭＯＳトランジスターを両方略同時にオンしてもよい。

以上の動作により、強誘電体キャパシター１３２，１３４にＶＣＣ２−ＶＳＳ間の電位差が生じ、強誘電体キャパシター１３２，１３４の分極は、データが記憶されていた元の状態に復帰する。すなわち、強誘電体キャパシター１３２，１３４から読み出されたデータはインバーター回路１１０，１２０によって増幅及びラッチされ、それと同時に強誘電体キャパシター１３２，１３４に再書込みされる。
（他の実施形態について）
次に、図３〜図６を参照して、本発明の他の実施形態について説明する。なお、なお、以下の説明においては、上記した強誘電体ラッチ回路１００の構成及び動作と比して異なる点について説明し、省略する部分については矛盾がない限りにおいて、上記した強誘電体ラッチ回路１００の構成及び動作についての内容を参照することができる。

図３は本発明の他の実施形態に係る強誘電体ラッチ回路の構成を示し、図４は図３に示す強誘電体ラッチ回路の動作のタイミングチャートを示している。

本実施形態に係る強誘電体ラッチ回路２００においては、キャパシター２４２，２４４の他端に強誘電体ラッチ回路２００を動作させるための低電圧ＶＳＳが供給され、強誘電体キャパシター２３２，２３４の他端に高電圧ＶＣＣが供給されており、高電圧ＶＣＣが供給された後に低電圧ＶＳＳ２がインバーター回路２１０，２２０に供給される構成を有する。以下具体的に説明する。

本実施形態に係る強誘電体ラッチ回路２００は、主な構成として、インバーター回路２１０，２２０、強誘電体キャパシター２３２，２３４、キャパシター２４２，２４４、ｐ型ＭＯＳトランジスター２５２，２５４、トランスファーゲート２６２，２６４を含む。なお、本実施形態に係る強誘電体ラッチ回路２００の構成についての説明は、後述する強誘電体ラッチ回路の動作についての説明を適宜参照することができる。

図３に示すように、インバーター回路２１０はｎ型ＭＯＳトランジスター２１２及びｐ型ＭＯＳトランジスター２１４を有し、ｎ型ＭＯＳトランジスター２１２のゲートとｐ型ＭＯＳトランジスター２１４のゲートとが接続されることにより、インバーター回路２１０の入力が構成され、またｎ型ＭＯＳトランジスター２１２のドレインとｐ型ＭＯＳトランジスター２１４のドレインとが接続されることにより、インバーター回路２１０の出力が構成される。なお、図３に示す例では、インバーター回路２１０の入力信号配線としてＶ３が表記され、またインバーター回路２１０の出力信号配線としてＶＣ３が表記されている。

他方、インバーター回路２２０はｎ型ＭＯＳトランジスター２２２及びｐ型ＭＯＳトランジスター２２４を有し、ｎ型ＭＯＳトランジスター２２２のゲートとｐ型ＭＯＳトランジスター２２４のゲートとが接続されることにより、インバーター回路２２０の入力が構成され、またｎ型ＭＯＳトランジスター２２２のドレインとｐ型ＭＯＳトランジスター２２４のドレインとが接続されることにより、インバーター回路２２０の出力が構成される。なお、図３に示す例では、インバーター回路２２０の入力信号配線としてＶ３Ｄが表記され、またインバーター回路２２０の出力信号配線としてＶＣ３Ｄが表記されている。

また、インバーター回路２１０，２２０においては、ｎ型ＭＯＳトランジスター２１２，２２２のソース同士が接続されるとともに当該ソース同士の間のノードには低電圧ＶＳＳ２が供給され、他方、ｐ型ＭＯＳトランジスター２１４，２２４のソース同士が接続されるとともに当該ソース同士の間のノードには高電圧ＶＣＣが供給されるようになっている。このようにインバーター回路２１０，２２０は、高電圧ＶＣＣを高電源とし、かつ、低電圧ＶＳＳ２を低電源として動作するよう構成されている。なお、低電圧ＶＳＳ２は接地電位であってもよい。

また、インバーター回路２１０の出力は、スイッチとして機能するトランスファーゲート２６２を介してインバーター回路２２０の入力に接続されている。具体的には、ｎ型ＭＯＳトランジスター２１２のドレインとｐ型ＭＯＳトランジスター２１４のドレインとの間のノードは、トランスファーゲート２６２を介してｎ型ＭＯＳトランジスター２２２のゲートとｐ型ＭＯＳトランジスター２２４のゲートとの間のノードに接続されている。

他方、インバーター回路２２０の出力は、スイッチとして機能するトランスファーゲート２６４を介してインバーター回路２１０の入力に接続されている。具体的には、ｎ型ＭＯＳトランジスター２２２のドレインとｐ型ＭＯＳトランジスター２２４のドレインとの間のノードは、トランスファーゲート２６４を介してｎ型ＭＯＳトランジスター２１２のゲートとｐ型ＭＯＳトランジスター２１４のゲートとの間のノードに接続されている。

トランスファーゲート２６２，２６４においては、ｎ型ＭＯＳトランジスター側の各ゲートに信号ＫＰが供給され、ｐ型ＭＯＳトランジスター側の各ゲートに低電圧ＶＳＳ２が供給されるようになっている。すなわち、トランスファーゲート２６２，２６４は、信号ＫＰ及び低電圧ＶＳＳ２の各電圧値に基づいてオン又はオフ制御するよう構成されている。なお、トランスファーゲート２６２，２６４は強誘電体ラッチ回路２００のラッチ動作を行うためのスイッチである。

強誘電体キャパシター２３２は、強誘電体層、当該強誘電体層の一端に設けられた電極及び当該強誘電体層の他端に設けられた他の電極を有する。強誘電体キャパシター２３２の一端はインバーター回路２１０の入力、すなわちｎ型ＭＯＳトランジスター２１２のゲートとｐ型ＭＯＳトランジスター２１４のゲートとの間のノードに接続され、強誘電体キャパシター２３２の他端はインバーター回路２１０の出力、すなわちｎ型ＭＯＳトランジスター２１２のドレインとｐ型ＭＯＳトランジスター２１４のドレインとの間のノードに接続されている。すなわち、強誘電体キャパシター２３２は、インバーター回路２１０の入力及び出力の間において、当該インバーター回路２１０と並列に接続されている。

他方、強誘電体キャパシター２３４は、強誘電体層、当該強誘電体層の一端に設けられた電極及び当該強誘電体層の他端に設けられた他の電極を有する。強誘電体キャパシター２３４の一端はインバーター回路２２０の入力、すなわちｎ型ＭＯＳトランジスター２２２のゲートとｐ型ＭＯＳトランジスター２２４のゲートとの間のノードに接続され、強誘電体キャパシター２３４の他端はインバーター回路２２０の出力、すなわちｎ型ＭＯＳトランジスター２２２のドレインとｐ型ＭＯＳトランジスター２２４のドレインとの間のノードに接続されている。すなわち、強誘電体キャパシター２３２は、インバーター回路２２０の入力及び出力の間において、当該インバーター回路２２０と並列に接続されている。

このように強誘電体キャパシター２３２，２３４がインバーター回路２１０，２２０の入出力の間に接続されることにより、インバーター回路２１０，２２０の入出力間の電位差に基づいて強誘電体キャパシター２３２，２３４にそれぞれデータを書き込むことができる。また、インバーター回路２１０，２２０は、トランスファーゲート２６２，２６４がオンすることによりラッチ動作を行うと、インバーター回路２１０の入出力電圧とインバーター回路２２０の入出力電圧とが反転する。したがって、強誘電体キャパシター２３２，２３４に印加される電圧は、互いに絶対値が等しく、かつ、極性が反転する。こうして強誘電体キャパシター２３２，２３４には、互いに相補の分極状態を維持し、これにより互いに相補のデータを記憶する。

キャパシター２４２，２４４は、それぞれ、誘電体層、当該誘電体層の一端に設けられた電極及び当該誘電体の他端に設けられた他の電極を有する。またキャパシター２４２，２４４の容量は等しい。キャパシター２４２の一端はインバーター回路２１０の入力と強誘電体キャパシター２３２の一端との間のノードに接続され、また、キャパシター２４４の一端はインバーター回路２２０の入力と強誘電体キャパシター２３４の一端との間のノードに接続されている。他方、キャパシター２４２，２４４の各他端は、低電圧ＶＳＳが供給されるようになっている。ここで、低電圧ＶＳＳ及び低電圧ＶＳＳ２は電源電圧を異なるタイミング又は異なる電圧値で供給することができる点において異なる一方、いずれも強誘電体ラッチ回路２００を動作させるための低電源電圧である点において共通する。

なお、図３の構成においては、キャパシター２４２，２４４は、誘電体層が強誘電体材料からなる強誘電体キャパシターであるが、変形例として、誘電体層が常誘電体材料からなる常誘電体キャパシターを適用してもよい。

また、強誘電体キャパシター２３２の他端及び強誘電体キャパシター２３４の他端にはそれぞれ、高電圧ＶＣＣが供給される。具体的には、強誘電体キャパシター２３２の他端には、インバーター回路２１０の出力と強誘電体キャパシター２３２の他端との間のノードに接続された、スイッチとして機能するｐ型ＭＯＳトランジスター２５２を介して高電圧ＶＣＣが供給される。他方、強誘電体キャパシター２３４の他端には、インバーター回路２２０の出力と強誘電体キャパシター２３４の他端との間のノードに接続された、スイッチとして機能するｐ型ＭＯＳトランジスター２５４を介して高電圧ＶＣＣが供給される。また、ｐ型ＭＯＳトランジスター２５２，２５４においては、各ソースに高電圧ＶＣＣが供給され、各ドレインが強誘電体キャパシター２３２，２３４の他端に接続されている。さらに、ｐ型ＭＯＳトランジスター２５２，２５４の各ゲートには信号ＣＴが供給されるようになっており、ｐ型ＭＯＳトランジスター２５２，２５４は信号ＣＴの電圧値に基づいてオン又はオフ制御するよう構成されている。

本実施形態に係る強誘電体ラッチ回路２００は、強誘電体キャパシター２３２，２３４の他端に高電圧ＶＣＣが供給された後、インバーター回路２１０，２２０に低電圧ＶＳＳ２が供給される。具体的には、高電圧ＶＣＣの電圧値が立ち上がり、当該電圧が強誘電体キャパシター２３２，２３４の他端に印加することにより、強誘電体キャパシター２３２，２３４に記憶されているデータ（すなわち強誘電体キャパシターの内部の分極状態）に対応する電荷が信号配線Ｖ３及び信号配線Ｖ３Ｄの間の電位差として読み出される。このとき強誘電体キャパシター２３２，２３４に記憶されているデータ（すなわち強誘電体キャパシターの内部の分極状態）は一旦破壊される。かかる読み出し動作が行われた後、インバーター回路２１０，２２０を動作させるための低電圧ＶＳＳ２が供給される。さらに、図３に示す構成においては、インバーター回路２１０，２２０に供給される低電圧ＶＳＳ２及び信号ＫＰの電圧値に基づいて、トランスファーゲート２６２，２６４をオンさせる。これにより、読み出されたデータはラッチ回路２００にラッチされる。このとき、インバーター回路２１０の入出力は信号配線Ｖ３及び信号配線Ｖ３Ｄの電位に基づいて高電圧ＶＣＣ、あるいは低電圧ＶＳＳ２となる。それに伴い強誘電体キャパシター２３２，２３４には高電圧ＶＣＣと低電圧ＶＳＳ２の電位差によって再書込みが行われ、一旦破壊されていたデータが強誘電体キャパシター２３２，２３４に再度記憶される。

本実施形態に係る強誘電体ラッチ回路２００によれば、強誘電体キャパシター２３２，２３４に記憶されているデータをインバーター回路２１０，２２０の入力に所定の電位差が現われるようにして供給した後に、インバーター回路２１０，２２０のラッチ動作が開始されるので、強誘電体キャパシター２３２，２３４に記憶されているデータがインバーター回路２１０，２２０の入力に読み出される前にラッチ動作が行われることがなく、データの読み出しを正確に行うことができる。また、インバーター回路２１０，２２０のラッチ動作が行われた後は、インバーター回路２１０，２２０の入出力信号の反転により強誘電体キャパシター２３２，２３４の分極状態もそれぞれ反転するため、強誘電体キャパシター２３２，２３４にはラッチ回路２００にラッチされたデータが反転するたびにインバーター回路２１０，２２０によって常に書き込みが行われることとなる。したがって、仮に強誘電体ラッチ回路２００の電源が突然オフしたとしても、強誘電体キャパシター２３２，２３４に記憶されていたデータは破壊されることなく記憶され続け、次回の電源投入時においても、電源オフと同様のデータを維持することができる。

低電圧ＶＳＳの電圧値は低電圧ＶＳＳ２の電圧値と同じであってもよいし、前者を後者よりも低く設定してもよい。低電圧ＶＳＳの電圧値を低くすることにより、強誘電体キャパシター２３２，２３４に印加される電圧を高くすることができるので、強誘電体キャパシター２３２，２３４の読み出し時において、インバーター回路２１０，２２０の入力に現われる電位差を大きくすることができる。

また、図３のトランスファーゲート２６２，２６４の代わりに、スイッチとしてｐ型ＭＯＳトランジスターをそれぞれ適用してもよい。具体的には、当該ｐ型ＭＯＳトランジスターのゲートに低電圧ＶＳＳ２が供給され、低電圧ＶＳＳ２の電圧値に基づいて当該ｐ型ＭＯＳトランジスターのオン又はオフ制御するよう構成してもよい。またこの場合、低電圧ＶＳＳ２の電圧値を、強誘電体ラッチ回路２００に供給される電源電圧よりも、トランスファーゲート２６２，２６４の代わりに適用したｐ型ＭＯＳトランジスターのしきい値電圧以下に低く設定してもよい。このような構成を採ることにより、強誘電体キャパシター２３２，２３４に対する書き込み電圧を高くすることができ、より正確にデータの読み出し及び再書き込みを行うことができる。

また、図３のｐ型ＭＯＳトランジスター２５２，２５４の代わりに、強誘電体キャパシター２３２，２３４と高電圧ＶＣＣとの間にそれぞれキャパシターを設けてもよい。かかる構成と比して、図３のｐ型ＭＯＳトランジスター２５２，２５４を用いた構成においては、電圧が印加されるキャパシターの個数が３個から２個と少ない分、強誘電体キャパシター２３２，２３４に印加される電圧の比率を高くすることができるため、より正確にデータの読み出し及び再書き込みを行うことができる。

以上のとおり、本実施形態に係る強誘電体ラッチ回路においても、電源がオフしたとしてもデータが破壊されることはなく、かつ、データ読み出し動作の信頼性を向上させることができる。

次に、図３の回路構成を参照しつつ、図４のタイミングチャートを用いて、本発明の一実施形態に係る強誘電体ラッチ回路のデータ読み出し動作について説明する。図４のタイミングチャートにおいて各信号の波形はそれぞれ図３における同名の信号配線の電圧を表している。

まず、高電圧ＶＣＣを徐々に立ち上げるとともに信号ＣＴを０Ｖに維持する。信号ＣＴが０Ｖであると、ｐ型ＭＯＳトランジスター２５２，２５４がオンして、強誘電体キャパシター２３２，２３４の他端に高電圧ＶＣＣが供給される。これ以降、高電圧ＶＣＣがさらに立ち上がると、互いに直列接続されたキャパシター２４２及び強誘電体キャパシター２３２、並びに、キャパシター２４４及び強誘電体キャパシター２３４に電圧が印加される。このとき、信号Ｖ３には、ＶＣＣ−ＶＳＳ間の電位差をキャパシター３４２及び強誘電体キャパシター３３２の容量で分割した電圧が現われ、また信号Ｖ３Ｄには、ＶＣＣ−ＶＳＳ間の電位差をキャパシター２４４及び強誘電体キャパシター２３４の容量で分割した電圧が現われる。強誘電体キャパシター２３２，２３４の容量値は、強誘電体キャパシター２３２，２３４に記憶された分極値に応じた値となり、キャパシター２４２，２４４の容量値は互いに等しい一定値であるため、Ｖ３，Ｖ３Ｄ間には強誘電体キャパシター２３２，２３４に記憶された分極値に応じた電位差が生じる。これにより強誘電体キャパシター２３２，２３４に記憶されていたデータはＶ３，Ｖ３Ｄ間の電位差として読み出される。

次に、信号ＣＴを立ち上げることでｐ型ＭＯＳトランジスター２５２，２５４をオフさせると、強誘電体キャパシター２３２，２３４の他端、及び、ＶＣ３，ＶＣ３Ｄは、高電圧ＶＣＣから切り離される。その後、低電圧ＶＳＳ２を立ち下げて、インバーター回路２１０，２２０に電圧を供給するとともに、トランスファーゲート２６２，２６４のｐ型ＭＯＳトランジスター側のスイッチをオンさせる。こうして、インバーター回路２１０，２２０がラッチ動作を行い、強誘電体キャパシター２３２，２３４から読み出されたＶ３，Ｖ３Ｄ間の電位差を増幅してラッチする。

このとき、インバーター回路２１０，２２０のＶＣ３，ＶＣ３Ｄのどちらか（図４に示す例ではＶＣ３Ｄ）が低電圧ＶＳＳ２に放電されるが、トランスファーゲート２６２，２６４はｐ型ＭＯＳトランジスター側のスイッチしかオンしていないため、インバーター回路２１０，２２０の入力であるＶ３，Ｖ３Ｄは低電圧ＶＳＳ２の電位に対してｐ型ＭＯＳトランジスターのしきい値分高い電位までしか下降しない。その後、信号ＫＰを立ち上げることで、インバーター回路２１０，２２０の入力であるＶ３，Ｖ３Ｄを低電圧ＶＳＳ２の電位まで下降させる。

なお、上記した例では低電圧ＶＳＳ２の立ち下げ後に信号ＫＰを立ち上げる態様を説明したが、これとは別に、低電圧ＶＳＳ２の立ち下げと略同時に信号ＫＰを立ち上げてもよい。すなわち、トランスファーゲート２６２，２６４のｎ型及びｐ型ＭＯＳトランジスターを両方略同時にオンしてもよい。

以上の動作により、強誘電体キャパシター２３２，２３４にＶＣＣ−ＶＳＳ２間の電位差が生じ、強誘電体キャパシター２３２，２３４の分極は、データが記憶されていた元の状態に復帰する。すなわち、強誘電体キャパシター２３２，２３４から読み出されたデータはインバーター回路２１０，２２０によって増幅及びラッチされ、それと同時に強誘電体キャパシター２３２，２３４に再書込みされる。

図５は本発明の一実施形態に係る強誘電体ラッチ回路の適用例を示したものである。図５の構成においては、強誘電体ラッチ回路１０２が半導体装置（ロジック回路）１０００のラッチ回路として適用されている。

ここで、図５に示す強誘電体ラッチ回路１０２は、高電圧ＶＣＣと高電圧ＶＣＣ２とが入れ替わって表記されている点、またキャパシター１４２，１４４の代わりに、強誘電体キャパシターであるキャパシター１４３，２４５が適用されている点において、図１に示す強誘電体ラッチ回路１００と異なる。

半導体装置１０００は、強誘電体ラッチ回路１０２のほか、強誘電体ラッチ回路１０２を他の周辺回路と接続するためのトランスファーゲート１７２，１７４を含む。トランスファーゲート１７２は、半導体装置１０００の入力側の周辺回路からの信号Ｎ１を強誘電体ラッチ回路１０２に入力するためのスイッチであり、具体的には、強誘電体キャパシター１３２の他端とインバーター回路１１０の出力との間のノードと、信号Ｎ１との接続をオン又はオフ制御する。また、トランスファーゲート１７２のｎ型ＭＯＳトランジスター側のゲートに信号ＣＬＫが供給され、トランスファーゲート１７２のｐ型ＭＯＳトランジスター側のゲートに信号ＣＬＫｂが供給される。他方、トランスファーゲート１７４は、強誘電体ラッチ回路１０２からの出力を半導体装置１０００の出力側の周辺回路へ出力するためのスイッチであり、具体的には、強誘電体キャパシター１３４の他端とインバーター回路１２０の出力との間のノードと、信号Ｎ２との接続をオン又はオフ制御する。また、トランスファーゲート１７４のｐ型ＭＯＳトランジスター側のゲートに信号ＣＬＫが供給され、トランスファーゲート１７２のｎ型ＭＯＳトランジスター側のゲートに信号ＣＬＫｂが供給される。なお、信号ＣＬＫｂは信号ＣＬＫの波形が反転した波形を有する。すなわち、信号ＣＬＫ及びＣＬＫｂ、並びに、トランスファーゲート１７２，１７４により、強誘電体ラッチ回路１０２の入出力を排他的にオン又はオフ制御する。

図５の構成においては、インバーター回路１１０，１２０に供給される高電圧ＶＣＣは、半導体装置１０００の他の周辺回路（図示しない）の電源電圧が適用されている。具体的には、高電圧ＶＣＣは、当該周辺回路の電源電圧と共有されるタイミング及び電圧値が同じであってもよい。

他方、強誘電体キャパシター１３２，１３４等に供給される高電圧ＶＣＣ２は、高電圧ＶＣＣの電圧値よりも高く、また高電圧ＶＣＣの立ち上がりよりも早いタイミングで立ち上がるようにしてもよい。このような構成を採ることにより、強誘電体キャパシター１３２，１３４に印加される電圧を、強誘電体ラッチ回路１０２のインバーター回路１１０，１２０や半導体装置１０００の周辺回路よりも早く立ち上げることができるので、強誘電体キャパシター１３２，１３４に記憶されているデータがインバーター回路１１０，１２０の入出力に読み出される前に、ラッチ動作が行われることがなく、また周辺回路の動作に起因して誤作動の影響を受けることもない。

次に、図５に示される半導体装置１０００のデータ読み出し動作について説明する。

まず、強誘電体ラッチ回路１０２及び周辺回路の高電圧ＶＣＣの電位が０Ｖの状態で、高電圧ＶＣＣ２を立ち上げ、強誘電体キャパシター１３２，１３４に記憶されているデータを読み出す。このとき、高電圧ＶＣＣの電位が０Ｖであり、周辺回路の一例であるクロック生成回路（図示しない）は信号ＣＬＫ，ＣＬＫｂを生成しないため、ＣＬＫ＝ＣＬＫｂ＝０Ｖ、Ｎ１＝Ｎ２＝０Ｖとなっている。

かかる状態において、高電圧ＶＣＣ２及び信号ＣＴｂを立ち上げ、強誘電体ラッチ回路１００の動作において説明したように（ただし高電圧ＶＣＣ及びＶＣＣ２が入れ替わって適用される）、強誘電体キャパシター１３２，１３４に記憶されていたデータを信号配線Ｖ４，Ｖ４Ｄ間の電位差として読み出した後、高電圧ＶＣＣを立ち上げる。こうして強誘電体キャパシター１３２，１３４から読み出されたデータはインバーター回路１１０，１２０によって増幅及びラッチされ、それと同時に強誘電体キャパシター１３２，１３４に再書込みされる。

高電圧ＶＣＣが立ち上がると、信号ＣＬＫ，ＣＬＫｂを生成するクロック生成回路にも電源電圧が供給され、例えば信号ＣＬＫが立ち下がるとともに信号ＣＬＫｂが立ち上がり、これによりトランスファーゲート１７２がオフするとともにトランスファーゲート１７４がオンする。かかる状態において、強誘電体ラッチ回路１０２はラッチ動作を行う。

このようにして、半導体装置１０００は、信号Ｎ１から入力したデータを強誘電体ラッチ回路１０２によってラッチし、当該データを信号Ｎ２に転送する。そして、当該ラッチデータは同時に、強誘電体キャパシター１３２，１３４にも不揮発な分極値として書き込まれるため、突然の電源オフ時においても当該ラッチデータは保持され、次回の電源投入時に復活させることが出来る。

以上のとおり、本実施形態に係る半導体装置においては、上記強誘電体ラッチ回路を有することにより、突然の電源オフが発生しても、電源投入後に電源オフ直前の動作を再開できる不揮発なロジック回路を実現することができる。

なお、変形例として、図５の強誘電体ラッチ回路１０２に代えて、図３に示す強誘電体ラッチ回路２００を適用して半導体装置を構成してもよい。この場合、図３の構成のうち低電圧ＶＳＳと低電圧ＶＳＳ２とを入れ替えて適用してもよい。すなわち、強誘電体キャパシター２３２，２３４等に供給される低電圧ＶＳＳ２を低電圧ＶＳＳの立ち下がりよりも早いタイミングで立ち下がるようにしてもよい。このような構成を採ることにより、強誘電体キャパシター２３２，２３４に印加される電圧を、強誘電体ラッチ回路２００のインバーター回路２１０，２２０や半導体装置の周辺回路よりも早く立ち下げることができるので、強誘電体キャパシター２３２，２３４に記憶されているデータがインバーター回路２１０，２２０の入出力に読み出される前に、ラッチ動作が行われることがなく、また周辺回路の動作に起因して誤作動の影響を受けることもない。また、トランスファーゲート１７２は強誘電体キャパシター１３２の他端とインバーター回路１１０の出力との間のノードではなく、強誘電体キャパシター１３２の一端とインバーター回路１１０の入力との間のノードに接続し、トランスファーゲート１７４は強誘電体キャパシター１３４の他端とインバーター回路１２０の出力との間のノードではなく、強誘電体キャパシター１３４の一端とインバーター回路１２０の入力との間のノードに接続してもよい。かかる構成においてもトランスファーゲート１７２，１７４は強誘電体ラッチ回路１０２の入出力を排他的にオン又はオフ制御することができる。

図６は本発明の一実施形態に係る強誘電体ラッチ回路の他の適用例を示したものである。図６の構成においては、強誘電体ラッチ回路１０４が半導体記憶装置１１００の半導体メモリーセル（ＳＲＡＭ）として適用されている。半導体記憶装置１１００は、各々がメモリーセルとして機能する複数の強誘電体ラッチ回路１０４をアレイ状に配列する構成を有する。

ここで、図６に示す強誘電体ラッチ回路１０４は、キャパシター１４２，１４４の代わりに、強誘電体キャパシターであるキャパシター１４３，１４５が適用されている点、トランスファーゲート１６２，１６４の代わりに、スイッチとして機能するｎ型ＭＯＳトランジスター１６３，１６５が適用されている点において、図１に示す強誘電体ラッチ回路１００と異なる。

半導体記憶装置１１００は、強誘電体ラッチ回路１０４のほか、複数のワード線ＷＬと、当該ワード線の電圧に基づいてオン又はオフ制御するスイッチングトランジスター１８２，１８４と、スイッチングトランジスター１８２を介して強誘電体キャパシター１３２の他端に接続されたビット線ＢＬと、スイッチングトランジスター１８４を介して強誘電体キャパシター１３４の他端に接続されたビット線ＢＬｂとを含む。スイッチングトランジスター１８２，１８４は、ゲートが共通のワード線ＷＬに接続され、ソース又はドレインの一方がビット線ＢＬ又はＢＬｂに接続され、他方が強誘電体キャパシター１３２又は１３４の他端に接続されている。

強誘電体ラッチ回路１０４においては、トランスファーゲートの代わりにｎ型ＭＯＳトランジスター１６３，１６５を適用し、またキャパシター１４３，１４５を強誘電体キャパシターとして構成することにより、半導体記憶装置１１００の小型化を図ることができる。かかる点は、強誘電体ラッチ回路１０４がアレイ状に多数配列されるような本適用例においては特に効果的である。また、図１に示す構成と比して、信号ＫＰｂが不要となるためその分さらなる小型化を図ることができる。

なお、スイッチングトランジスター１８２，１８４がｎ型ＭＯＳトランジスターである場合、ワード線ＷＬの選択電位は、高電圧ＶＣＣ２にさらにスイッチングトランジスター１８２，１８４のしきい値以上を加えた電圧としてもよい。これにより、インバーター回路１１０，１２０の入力であるＶ４，Ｖ４Ｄの電圧は高電圧ＶＣＣ２の電位まで上昇するため、強誘電体キャパシター１３２，１３４に対する書き込み電圧はＶＣＣ２−ＶＳＳ間の電位差と等しくなる。

半導体記憶装置１１００においては、強誘電体キャパシター１３２，１３４から読み出されたデータを強誘電体ラッチ回路１０４にラッチした後は、当該強誘電体ラッチ回路１０４は通常のＳＲＡＭメモリーセルとして動作する。そして、当該メモリーセルに記憶されたデータは同時に、強誘電体キャパシター１３２，１３４にも不揮発な分極値として書き込まれる。よって、突然の電源オフ時においても当該メモリーセルのデータは保持され、次回の電源投入時に復活させることができる。

以上のとおり、本実施形態に係る半導体記憶装置においては、上記強誘電体ラッチ回路をメモリーセルとして有することにより、突然の電源オフが発生しても、電源投入後に電源オフ直前の記憶データを保持できる不揮発なＳＲＡＭを実現することができる。

なお、本実施形態においてはスイッチングトランジスター１８２を強誘電体キャパシター１３２の他端ではなく、強誘電体キャパシター１３２の一端に接続し、スイッチングトランジスター１８４は強誘電体キャパシター１３４の他端ではなく、強誘電体キャパシター１３４の一端に接続してもよい。かかる構成においても本実施例と全く同様に不揮発なＳＲＡＭを実現することができる。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１００，１０２，１０４，２００・・・強誘電体ラッチ回路、１１０，１２０・・・インバーター回路、１６２，１６４・・・トランスファーゲート、１３２，１３４，２３２，２３４・・・強誘電体キャパシター、１４２〜１４５，２４２，２４４・・・キャパシター、１５２，１５４・・・ｎ型ＭＯＳトランジスター、２５２，２５４・・・ｐ型ＭＯＳトランジスター、ＷＬ・・・ワード線、ＢＬ，ＢＬｂ・・・ビット線、１８２，１８４・・・スイッチングトランジスター

Claims (7)

1. 第１のインバーター回路と、
   第２のインバーター回路と、
   前記第１のインバーター回路の出力と前記第２のインバーター回路の入力とを接続する第１のスイッチと、
   前記第２のインバーター回路の出力と前記第１のインバーター回路の入力とを接続する第２のスイッチと、
   前記第１のインバーター回路の入力に一端が接続されかつ前記第１のインバーター回路の出力に他端が接続された第１の強誘電体キャパシターと、
   前記第２のインバーター回路の入力に一端が接続されかつ前記第２のインバーター回路の出力に他端が接続された第２の強誘電体キャパシターと、
   前記第１のインバーター回路の入力と前記第１の強誘電体キャパシターの前記一端との間のノードに一端が接続された第１のキャパシターと、
   前記第２のインバーター回路の入力と前記第２の強誘電体キャパシターの前記一端との間のノードに一端が接続された第２のキャパシターと
   を含み、
   前記第１のキャパシターの他端及び前記第２のキャパシターの他端には、第１の電圧及び前記第１の電圧より低い電圧である第２の電圧の一方の電圧が供給され、
   前記第１の強誘電体キャパシターの前記他端及び前記第２の強誘電体キャパシターの前記他端には、前記第１の電圧及び前記第２の電圧の他方の電圧が供給され、
   前記第１及び第２のキャパシター又は前記第１及び第２の強誘電体キャパシターに供給される前記第１の電圧の電圧値に基づいて、前記第１及び前記第２のインバーター回路に前記第１の電圧及び前記第２の電圧のいずれかの電圧を供給するタイミングが制御される、ラッチ回路。
2. 前記第１のインバーター回路の出力と前記第１の強誘電体キャパシターの前記他端との間のノードに接続された第３のスイッチと、
   前記第２のインバーター回路の出力と前記第２の強誘電体キャパシターの前記他端との間のノードに接続された第４のスイッチと
   をさらに含み、
   前記第１の強誘電体キャパシターの前記他端には、前記第３のスイッチを介して前記第１の電圧及び前記第２の電圧の他方の電圧が供給され、
   前記第２の強誘電体キャパシターの前記他端には、前記第４のスイッチを介して前記第１の電圧及び前記第２の電圧の他方の電圧が供給される、請求項１記載のラッチ回路。
3. 前記第１及び第２のインバーターに供給される第１の電圧あるいは第２の電圧に基づいて、前記第１及び第２のスイッチをオンさせる、請求項１又は２記載のラッチ回路。
4. 前記第１及び第２のキャパシターは強誘電体キャパシターである、請求項１〜３のいずれかに記載のラッチ回路。
5. 請求項１〜４のいずれかに記載のラッチ回路と、
   ワード線と、
   前記ワード線の電圧に基づいてオン又はオフする第１及び第２のスイッチングトランジスターと、
   前記第１のスイッチングトランジスターを介して前記第１の強誘電体トランジスターの前記他端あるいは前記一端に接続された第１のビット線と、
   前記第２のスイッチングトランジスターを介して前記第２の強誘電体トランジスターの前記他端あるいは前記一端に接続された第２のビット線と
   を含む、半導体記憶装置。
6. 第１のインバーター回路と、
   第２のインバーター回路と、
   前記第１のインバーター回路の出力と前記第２のインバーター回路の入力とを接続する第１のスイッチと、
   前記第２のインバーター回路の出力と前記第１のインバーター回路の入力とを接続する第２のスイッチと、
   前記第１のインバーター回路の入力に一端が接続されかつ前記第１のインバーター回路の出力に他端が接続された第１の強誘電体キャパシターと、
   前記第２のインバーター回路の入力に一端が接続されかつ前記第２のインバーター回路の出力に他端が接続された第２の強誘電体キャパシターと、
   前記第１のインバーター回路の入力と前記第１の強誘電体キャパシターの前記一端との間のノードに一端が接続された第１のキャパシターと、
   前記第２のインバーター回路の入力と前記第２の強誘電体キャパシターの前記一端との間のノードに一端が接続された第２のキャパシターと
   を含むラッチ回路において、前記第１及び第２の強誘電体キャパシターに記憶されたデータを読み出す方法であって、
   前記第１のキャパシターの他端及び前記第２のキャパシターの他端に、第１の電圧及び前記第１の電圧より低い電圧である第２の電圧の一方の電圧を供給し、前記第１の強誘電体キャパシターの前記他端及び前記第２の強誘電体キャパシターの前記他端に、前記第１の電圧及び第２の電圧の他方の電圧を供給するステップと、
   前記第１及び第２のキャパシター又は前記第１及び第２の強誘電体キャパシターに供給される前記第１の電圧の電圧値に基づいて、前記第１及び第２のインバーター回路に前記第１の電圧及び前記第２の電圧のいずれかの電圧を供給するタイミングを制御し、前記第１及び第２のスイッチをオンにすることにより前記第１のインバーター回路と前記第２のインバーター回路とを接続して、前記第１及び第２の強誘電体キャパシターから読み出されたデータを前記第１及び第２のインバーター回路によりラッチするステップと
   を含む、読み出し方法。
7. 前記供給ステップは、第３のスイッチをオンして前記第１の強誘電体キャパシターの前記他端に前記第１の電圧及び第２の電圧の他方の電圧を供給する一方で、第４のスイッチをオンして前記第２の強誘電体キャパシターの前記他端に前記第１の電圧及び第２の電圧の他方の電圧を供給することを含み、
   前記ラッチするステップは、前記第３及び第４のスイッチをオフすることを含む、請求項６記載の読み出し方法。

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