JP5468642B2 - 電圧スイッチ回路 - Google Patents

Description

本発明は、電圧スイッチ回路に関し、およびより具体的には、高電圧ストレスに耐えるＰＭＯＳトランジスタを有する電圧スイッチ回路に関するものである。

図１は、従来技術による記憶装置用の復号回路モジュールを示す模式的回路図である。図１に示すように、復号回路モジュールは、高電圧（ｈｉｇｈ ｖｏｌｔａｇｅ：ＨＶ）復号スイッチシステム１１０と、低電圧（ｌｏｗ ｖｏｌｔａｇｅ：ＬＶ）復号スイッチシステム１５０とを備える。
ＨＶ復号スイッチシステム１１０は、電圧スイッチ回路１２０、第１の電圧スイッチ回路モジュール１３０、および復号ユニット１４０を備えている。制御信号ＥＮに応じて、第１の電圧ＨＶまたは第２の電圧ＭＶが電圧スイッチ回路１２０から選択的に出力され、復号ユニット１４０の入力電圧ＶＰＰとして用いられる。

また、第１の電圧スイッチ回路モジュール１３０は、Ｎ個の電圧スイッチ回路を備えている。Ｎ個の電圧スイッチ回路の各々の構成は、電圧スイッチ回路１２０の構成と同様である。第１の電圧スイッチ回路モジュール１３０は、Ｎビットのアドレス信号Ａ＜Ｎ−１：０＞に従って制御される。また、Ｎビットのアドレス信号Ａ＜Ｎ−１：０＞に従って、Ｎビットの高電圧復号信号ＨＶＤＥＣ＜Ｎ−１：０＞が、第１の電圧スイッチ回路モジュール１３０から出力されて、復号ユニット１４０に入力される。

例えば、（Ｎ−１）番目のビットアドレス信号Ａ［Ｎ−１］が低レベル状態（Ｌ）にある場合、（Ｎ−１）番目のビット高電圧復号信号ＨＶＤＥＣ［Ｎ−１］は、第１の電圧ＨＶとなる。一方、（Ｎ−１）番目のビットアドレス信号Ａ［Ｎ−１］が高レベル状態（Ｈ）にある場合、（Ｎ−１）番目のビット高電圧復号信号ＨＶＤＥＣ［Ｎ−１］は、第２の電圧ＭＶとなる。第１の電圧スイッチ回路モジュール１３０の他の電圧スイッチ回路の動作は同一であり、本願明細書において重複した説明はしない。

入力電圧ＶＰＰおよびＮビットの高電圧復号信号ＨＶＤＥＣ＜Ｎ−１：０＞が復号ユニット１４０によって受取られた後、異なる状態（例えば、オン／オフ状態）が、２^Ｎ個のアレイバス信号ラインＡｒｒａｙ＿ｂｕｓ＜２^Ｎ−１：０＞に生成される。復号ユニット１４０は、本発明の主題ではないため、復号ユニット１４０の回路構成および動作原理は、本願明細書において説明しない。

また、ＬＶ復号スイッチシステム１５０は、第２の電圧スイッチ回路モジュール１６０を備えている。第２の電圧スイッチ回路モジュール１６０は、２^Ｎ個の電圧スイッチ回路を備えている。２^Ｎ個の電圧スイッチ回路の出力端子は、それぞれ、２^Ｎ個のアレイバス信号ラインＡｒｒａｙ＿ｂｕｓ＜２^Ｎ−１：０＞に接続されている。第２の電圧スイッチ回路モジュール１６０は、Ｎビットのアドレス信号Ａ＜Ｎ−１：０＞および読み出し信号Ｒｅａｄに従って制御される。その動作を、以下でさらに詳細に説明する。

（２^Ｎ−１）番目のアレイバス信号ラインＡｒｒａｙ＿ｂｕｓ［２^Ｎ−１］を例にとる。（２^Ｎ−１）番目のアレイバス信号ラインＡｒｒａｙ＿ｂｕｓ［２^Ｎ−１］が復号ユニット１４０によってターンオンされる場合、（２^Ｎ−１）番目のアレイバス信号ラインＡｒｒａｙ＿ｂｕｓ［２^Ｎ−１］の電圧は、入力電圧ＶＰＰである。それと同時に、第２の電圧スイッチ回路モジュール１６０は、（２^Ｎ−１）番目のアレイバス信号ラインＡｒｒａｙ＿ｂｕｓ［２^Ｎ−１］にフローティング状態で接続されている。

それに対して、（２^Ｎ−１）番目のアレイバス信号ラインＡｒｒａｙ＿ｂｕｓ［２^Ｎ−１］が、その復号ユニットによってターンオフされる場合、（２^Ｎ−１）番目のアレイバス信号ラインＡｒｒａｙ＿ｂｕｓ［２^Ｎ−１］の電圧は、第２の電圧スイッチ回路モジュール１６０から供給される。Ｎビットのアドレス信号Ａ＜Ｎ−１：０＞および読み出し信号Ｒｅａｄに従って、第２の電圧スイッチ回路モジュール１６０は、０Ｖまたは読み出し電圧ＶＲを、（２^Ｎ−１）番目のアレイバス信号ラインＡｒｒａｙ＿ｂｕｓ［２^Ｎ−１］に供給することができる。他のアレイバス信号ラインの動作も同様である。

論理回路製造プロセスにおいては、論理レベル電圧の２倍〜３倍の電圧振幅は、高電圧と見なしてよい。例えば、論理レベル電圧が２．５Ｖである場合、７Ｖを超える電圧は、高電圧と見なしてよい。論理レベル電圧が３．３Ｖである場合は、９Ｖを超える電圧は、高電圧と見なしてよい。また、論理レベル電圧が５Ｖである場合、１８Ｖを超える電圧は、高電圧と見なしてよい。

例えば、図１の記憶装置の復号回路モジュールにおいて、論理レベル電圧は５Ｖであり、第１の電圧ＨＶは１８Ｖであり、および第２の電圧ＭＶは１０Ｖである。すなわち、ＨＶ復号スイッチシステム１１０、電圧スイッチ回路１２０および第１の電圧スイッチ回路モジュール１３０は、いずれも高電圧（すなわち、第１の電圧ＨＶ）に接続されている。同様に、高電圧（すなわち、第１の電圧ＨＶ）は、特定の状態において、第２の電圧スイッチ回路モジュール１６０の電圧スイッチ回路によって受取られる。

一般に、高電圧は、動作中に論理回路が受取ることができる。高電圧を受取る論理回路は、従来の論理回路製造プロセスに適合していないため、該高電圧を受取る論理回路は、特別な論理回路製造プロセスによって製造する必要がある。
このような状況下では、論理回路の回路構成の複雑さおよび該回路の製造コストがともに増加する。換言すれば、図１の電圧スイッチ回路は、現在の論理回路製造プロセスによって製造できないため、該電圧スイッチ回路は、特別な回路製造プロセスによって製造する必要があり、製造コストが増加する。例えば、下記特許文献１、特許文献２、特許文献３、特許文献４および特許文献５は、論理ＮＭＯＳを用いてストレスバイアスを取除くゲートバイアス回路を開示している。

米国特許第４，４９０，６２９号明細書 米国特許第５，５５９，４６４号明細書 米国特許第５，８２１，８００号明細書 米国特許第７，１４５，３７０号明細書 米国特許第７，５８０，３１１号明細書

したがって、論理回路製造プロセスによって製造される電圧スイッチ回路を提供することに対してニーズがある。
周知のように、低濃度ドープのＰＭＯＳトランジスタは、半導体製造業者により、標準的な論理回路製造プロセスで製造することができる。この低濃度ドープのＰＭＯＳトランジスタは、高電圧ストレスに耐えることが可能である。また、低濃度ドープのＰＭＯＳトランジスタは、標準的な論理回路製造プロセスに適合している。本発明は、低濃度ドープのＰＭＯＳトランジスタを有する電圧スイッチ回路を提供する。換言すれば、本発明の電圧スイッチ回路においては、低濃度ドープのＰＭＯＳトランジスタのみが高電圧ストレスにさらされ、他のトランジスタは、高電圧ストレスにさらされない。

本発明は、電圧スイッチ回路を提供する。該電圧スイッチ回路は、高電圧ストレスに耐えるための低濃度ドープのＰＭＯＳトランジスタを有している。該低濃度ドープのＰＭＯＳトランジスタは、論理回路製造プロセスに適合している。その結果として、該電圧スイッチ回路は、論理回路製造プロセスによって製造することができる。

本発明の第１の実施形態は、電圧スイッチ回路を提供する。該電圧スイッチ回路は、出力回路、第１の電圧降下制御回路、第２の電圧降下制御回路、第３の電圧降下制御回路および入力回路を含んでいる。
該出力回路は、第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタを含んでいる。第１のＰＭＯＳトランジスタは、高電圧源に接続されたソース端子および本体端子、該電圧スイッチ回路の反転出力端子に接続されたドレイン端子、および該電圧スイッチ回路の出力端子に接続されたゲート端子を有している。第２のＰＭＯＳトランジスタは、高電圧源に接続されたソース端子および本体端子、該電圧スイッチ回路の出力端子に接続されたドレイン端子、および該電圧スイッチ回路の反転出力端子に接続されたゲート端子を有している。

第１の電圧降下制御回路は、第３のＰＭＯＳトランジスタおよび第４のＰＭＯＳトランジスタを含んでいる。第３のＰＭＯＳトランジスタは、高電圧源に接続された本体端子、反転出力端子に接続されたソース端子、ノードｅに接続されたドレイン端子、および基準電圧源に接続されたゲート端子を有している。第４のＰＭＯＳトランジスタは、高電圧源に接続された本体端子、出力端子に接続されたソース端子、ノードｆに接続されたドレイン端子、および基準電圧源に接続されたゲート端子を有している。

第２の電圧降下制御回路は、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第１のバイアス電圧制御回路、および第２のバイアス電圧制御回路を含んでいる。第１のＮＭＯＳトランジスタは、ノードｅと第１のバイアス電圧制御回路の制御端子とに接続されたドレイン端子、第１のバイアス電圧制御回路の出力端子に接続されたゲート端子、およびノードｃに接続された本体端子およびソース端子を有している。第２のＮＭＯＳトランジスタは、ノードｆと第２のバイアス電圧制御回路の制御端子とに接続されたドレイン端子、第２のバイアス電圧制御回路の出力端子に接続されたゲート端子、およびノードｄに接続された本体端子およびソース端子を有している。

第３の電圧降下制御回路は、第３のＮＭＯＳトランジスタおよび第４のＮＭＯＳトランジスタを含んでいる。第３のＮＭＯＳトランジスタは、ノードｃに接続されたドレイン端子、論理電圧源に接続されたゲート端子、およびノードａに接続された本体端子およびソース端子を有しており、第４のＮＭＯＳトランジスタは、ノードｄに接続されたドレイン端子、論理電圧源に接続されたゲート端子、およびノードｂに接続された本体端子およびソース端子を有している。

該入力回路は、第５のＮＭＯＳトランジスタ、第６のＮＭＯＳトランジスタ、第３の電圧降下制御回路、および第４のバイアス電圧制御回路を含んでいる。第５のＮＭＯＳトランジスタは、ノードａと第３のバイアス電圧制御回路の出力端子とに接続されたドレイン端子、該電圧スイッチ回路の入力端子に接続されたゲート端子、および接地端子に接続された本体端子およびソース端子を有している。第６のＮＭＯＳトランジスタは、ノードｂと第４のバイアス電圧制御回路の出力端子とに接続されたドレイン端子、該電圧スイッチ回路の反転入力端子に接続されたゲート端子、および接地端子に接続された本体端子およびソース端子を有している。

本発明の第２の実施形態は、電圧スイッチ回路を提供する。該電圧スイッチ回路は、アレイバス信号ラインに接続された出力端子を有する電圧スイッチ回路を含んでいる。入力電圧は、復号ユニットによって該アレイバス信号ラインに選択的に供給される。
該電圧スイッチ回路は、第１のＮＭＯＳトランジスタ、第１のバイアス電圧制御回路、第２のＮＭＯＳトランジスタ、第２のバイアス電圧制御回路、および第３のＮＭＯＳトランジスタを含んでいる。第１のＮＭＯＳトランジスタのドレイン端子は、該電圧スイッチ回路の出力端子に接続され、また、第１のＮＭＯＳトランジスタのソース端子および本体端子は、ノードｂに接続されている。第１のバイアス電圧制御回路の制御端子は、該電圧スイッチ回路の出力端子に接続され、第１のバイアス電圧制御回路の入力端子は、該電圧スイッチ回路の入力端子に接続され、および第１のバイアス電圧制御回路の出力端子は、第１のＮＭＯＳトランジスタのゲート端子に接続されている。第１の動作状態において、ノードｂは、基準電圧を有するように第１のバイアス電圧制御回路によってバイアスが掛けられている。第２のＮＭＯＳトランジスタのドレイン端子は、ノードｂに接続され、論理電圧源に接続された第２のＮＭＯＳトランジスタのゲート端子と、第２のＮＭＯＳトランジスタのソース端子および本体端子とは、ノードａに接続されている。第２のバイアス電圧制御回路の制御端子は、該電圧スイッチ回路の入力端子に接続され、第２のバイアス電圧制御回路の入力端子は、該論理電圧源および読出し電圧源に選択的に接続され、および第２のバイアス電圧制御回路の出力端子は、ノードａに接続されている。第３のＮＭＯＳトランジスタのドレイン端子は、ノードａに接続され、第３のＮＭＯＳトランジスタのゲート端子は、該電圧スイッチ回路の入力端子に接続され、および第３のＮＭＯＳトランジスタのソース端子および本体端子は、接地端子に接続されている。

本発明の第３の実施形態は、電圧スイッチ回路を提供する。該電圧スイッチ回路は、ノードａを有する第１の電圧降下経路と、ノードｂを有する第２の電圧降下経路とを含んでいる。
該電圧スイッチ回路は、出力回路、複数の電圧降下制御回路および入力回路をさらに含んでいる。該出力回路は、高電圧源に接続されており、該出力回路は第１の電圧降下経路に接続された第１の出力端子と、第２の電圧降下経路に接続された第２の出力端子とを備えている。複数の電圧降下制御回路は、第１の出力端子とノードａとの間に接続され、および第２の出力端子とノードｂとの間に接続されている。該入力回路は、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第１のバイアス電圧制御回路および第２のバイアス電圧制御回路を備え、第１のＮＭＯＳトランジスタは、ノードａと第１のバイアス電圧制御回路の出力端子とに接続されたドレイン端子、第１の入力端子に接続されたゲート端子、および接地端子に接続された本体端子およびソース端子を有し、第２のＮＭＯＳトランジスタは、ノードｂと第２のバイアス電圧制御回路の出力端子とに接続されたドレイン端子、第２の入力端子に接続されたゲート端子、および接地端子に接続された本体端子およびソース端子を有する。高論理電圧レベルが第１の入力端子に入力され、および低論理レベル電圧が第２の入力端子に入力されると、該ノードａの電圧は、接地端子の電圧に等しくなり、中レベルの電圧が第１の出力端子から出力され、高論理レベル電圧がノードｂから出力され、および第２の出力端子から出力された電圧が、該高電圧源の電圧振幅に等しくなる。該高電圧源の電圧振幅は、中レベルの電圧よりも高く、また、中レベルの電圧は、高論理レベル電圧よりも高い。

従来技術による記憶装置のための復号回路モジュールを示す模式的回路図である。 本発明の一実施形態による電圧スイッチ回路を示す模式的回路図である。 図２Ａの電圧スイッチ回路のバイアス電圧を示す模式的回路図である。 本発明の別の実施形態による電圧スイッチ回路を示す模式的回路図である。 異なる動作状態における図３Ａの電圧スイッチ回路のバイアス電圧を示す模式的回路図である。 異なる動作状態における図３Ａの電圧スイッチ回路のバイアス電圧を示す模式的回路図である。 異なる動作状態における図３Ａの電圧スイッチ回路のバイアス電圧を示す模式的回路図である。

本発明の多くの目的、特徴および利点は、添付図面とともに解釈して、本発明の実施形態の以下の詳細な説明を読めば、容易に明らかになるであろう。しかし、本願明細書に採用されている図面は、説明目的のものであり、限定するものと見なすべきではない。
図２Ａは、本発明の実施形態による電圧スイッチ回路を示す模式的回路図である。図２Ａに示すように、該電圧スイッチ回路は、出力回路２１０、第１の電圧降下制御回路２２０、第２の電圧降下制御回路２３０、第３の電圧降下制御回路２４０、および入力回路２５０を備えている。また、高電圧源ＨＶの電圧振幅は、基準電圧源Ｖｒｅｆの電圧振幅よりも高く、基準電圧源Ｖｒｅｆの電圧振幅は、論理電圧源ＶＤＤの電圧振幅よりも高い。

出力回路２１０は、第１のＰＭＯＳトランジスタのペアを備えている。第１のＰＭＯＳトランジスタのペアは、第１のＰＭＯＳトランジスタｐ１および第２のＰＭＯＳトランジスタｐ２を備えている。第１のＰＭＯＳトランジスタｐ１において、そのソース端子および本体端子は高電圧源ＨＶに接続され、そのドレイン端子は、反転出力端子ＯＵＴＢに接続され、およびそのゲート端子は出力端子ＯＵＴに接続されている。第２のＰＭＯＳトランジスタｐ２においては、そのソース端子および本体端子は高電圧源ＨＶに接続され、そのドレイン端子は出力端子ＯＵＴに接続され、およびそのゲート端子は反転出力端子ＯＵＴＢに接続されている。

第１の電圧降下制御回路２２０は、第２のＰＭＯＳトランジスタのペアを備えている。第２のＰＭＯＳトランジスタのペアは、第３のＰＭＯＳトランジスタｐ３および第４のＰＭＯＳトランジスタｐ４を備えている。第３のＰＭＯＳトランジスタｐ３において、その本体端子は高電圧源ＨＶに接続され、そのソース端子は反転出力端子ＯＵＴＢに接続され、そのドレイン端子はノード「ｅ」に接続され、およびそのゲート端子は基準電圧源Ｖｒｅｆに接続されている。第４のＰＭＯＳトランジスタｐ４においては、その本体端子は高電圧源ＨＶに接続され、そのソース端子は出力端子ＯＵＴに接続され、そのドレイン端子はノード「ｆ」に接続され、およびそのゲート端子は基準電圧源Ｖｒｅｆに接続されている。

第２の電圧降下制御回路２３０は、第１のＮＭＯＳトランジスタのペア、第１のバイアス電圧制御回路２３２、および第２のバイアス電圧制御回路２３４を備えている。
第１のバイアス電圧制御回路２３２は、第５のＰＭＯＳトランジスタｐ５および第６のＰＭＯＳトランジスタｐ６を備えている。第５のＰＭＯＳトランジスタｐ５において、そのソース端子は、第１のバイアス電圧制御回路２３２の入力端子として機能し、およびノード「ｂ」に接続され、そのゲート端子は、基準電圧源Ｖｒｅｆに接続され、およびその本体端子およびドレイン端子は、互いに接続され、および第１のバイアス電圧制御回路２３２の出力端子として機能する。第６のＰＭＯＳトランジスタｐ６においては、そのソース端子は、論理電圧源ＶＤＤに接続され、そのゲート端子は、第１のバイアス電圧制御回路２３２の制御端子として機能し、およびノード「ｅ」に接続され、その本体端子およびドレイン端子は互いに接続され、および第１のバイアス電圧制御回路２３２の出力端子に接続されている。

第２のバイアス電圧制御回路２３４は、第７のＰＭＯＳトランジスタｐ７および第８のＰＭＯＳトランジスタｐ８を備えている。第７のＰＭＯＳトランジスタｐ７において、そのソース端子は、第２のバイアス電圧制御回路２３４の入力端子として機能し、およびノード「ａ」に接続され、そのゲート端子は、基準電圧源Ｖｒｅｆに接続され、およびその本体端子およびドレイン端子は互いに接続され、および第２のバイアス電圧制御回路２３４の出力端子として機能する。第８のＰＭＯＳトランジスタｐ８においては、そのソース端子は論理電圧源ＶＤＤに接続され、そのゲート端子は、第２のバイアス電圧制御回路２３４の制御端子として機能し、およびノード「ｆ」に接続され、およびその本体端子およびドレイン端子は互いに接続され、および第２のバイアス電圧制御回路２３４の出力端子に接続されている。

第１のＮＭＯＳトランジスタのペアは、第１のＮＭＯＳトランジスタｎ１および第２のＮＭＯＳトランジスタｎ２を備えている。第１のＮＭＯＳトランジスタｎ１において、そのドレイン端子は、ノード「ｅ」と第１のバイアス電圧制御回路２３２の制御端子とに接続され、そのゲート端子は、第１のバイアス電圧制御回路２３２の出力端子に接続され、およびその本体端子およびソース端子は、ノード「ｃ」に接続されている。第２のＮＭＯＳトランジスタｎ２においては、そのドレイン端子は、ノード「ｆ」と第２のバイアス電圧制御回路２３４の制御端子とに接続され、そのゲート端子は、第２のバイアス電圧制御回路２３４の出力端子に接続され、およびその本体端子およびソース端子は、ノード「ｄ」に接続されている。

第３の電圧降下制御回路２４０は、第２のＮＭＯＳトランジスタのペアを備えている。第２のＮＭＯＳトランジスタのペアは、第３のＮＭＯＳトランジスタｎ３および第４のＮＭＯＳトランジスタｎ４を備えている。第３のＮＭＯＳトランジスタｎ３において、そのドレイン端子はノード「ｃ」に接続され、そのゲート端子は論理電圧源ＶＤＤに接続され、およびその本体端子およびソース端子は、ノード「ａ」に接続されている。第４のＮＭＯＳトランジスタｎ４においては、そのドレイン端子はノード「ｄ」に接続され、そのゲート端子は論理電圧源ＶＤＤに接続され、およびその本体端子およびソース端子は、ノード「ｂ」に接続されている。

入力回路２５０は、第３のＮＭＯＳのペア、第３のバイアス電圧制御回路２５２および第４のバイアス電圧制御回路２５４を備えている。
第３のバイアス電圧制御回路２５２は、第９のＰＭＯＳトランジスタｐ９を備えている。第９のＰＭＯＳトランジスタｐ９において、そのソース端子および本体端子は、第３のバイアス電圧制御回路２５２の入力端子として機能し、および論理電圧源ＶＤＤに接続され、そのゲート端子は、第３のバイアス電圧制御回路２５２の制御端子として機能し、および入力端子ＩＮに接続され、およびそのドレイン端子は、第３のバイアス電圧制御回路２５２の出力端子として機能し、およびノード「ａ」に接続されている。

第４のバイアス電圧制御回路２５４は、第１０のＰＭＯＳトランジスタｐ１０を備えている。第１０のＰＭＯＳトランジスタｐ１０において、そのソース端子および本体端子は、第４のバイアス電圧制御回路２５４の入力端子として機能し、および論理電圧源ＶＤＤに接続され、そのゲート端子は、第４のバイアス電圧制御回路２５４の制御端子として機能し、および反転入力端子ＩＮＢに接続され、およびそのドレイン端子は、第４のバイアス電圧制御回路２５４の出力端子として機能し、およびノード「ｂ」に接続されている。

第３のＮＭＯＳトランジスタのペアは、第５のＮＭＯＳトランジスタｎ５および第６のＮＭＯＳトランジスタｎ６を備えている。第５のＮＭＯＳトランジスタｎ５において、そのドレイン端子は、ノード「ａ」と第３のバイアス電圧制御回路２５２の出力端子とに接続され、そのゲート端子は、入力端子ＩＮに接続され、およびその本体端子およびソース端子は、接地端子に接続されている。第６のＮＭＯＳトランジスタｎ６においては、そのドレイン端子は、ノード「ｂ」と第４のバイアス電圧制御回路２５４の出力端子とに接続され、そのゲート端子は、反転入力端子ＩＮＢに接続され、および本体端子およびソース端子は、接地端子に接続されている。

図２Ｂは、図２Ａの電圧スイッチ回路のバイアス電圧を示す模式的回路図である。図２Ｂに示すように、高電圧源ＨＶの電圧振幅は１８Ｖであり、該基準電圧源の電圧振幅は９Ｖであり、および該論理電圧源ＶＤＤの電圧振幅は６Ｖである。電圧降下経路は、反転出力端子ＯＵＴＢから接地端子へ形成されている。また、別の電圧降下経路は、出力端子ＯＵＴから接地端子へ形成されている。これらの電圧降下経路の動作を、以下でさらに詳細に説明する。

高論理レベル電圧（６Ｖ）が入力端子ＩＮに入力され、および低論理レベル電圧（０Ｖ）が反転入力端子ＩＮＢに入力される場合、上記入力回路の第３のバイアス電圧制御回路２５２が不作動にされ、上記入力回路の第４のバイアス電圧制御回路２５４が作動され、第５のＮＭＯＳトランジスタｎ５がターンオンされ、および第６のＮＭＯＳトランジスタｎ６がターンオフされる。この状況下では、ノード「ａ」の電圧は０Ｖ（すなわち、Ｖａ＝０Ｖ）であり、およびノード「ｂ」の電圧は６Ｖ（すなわち、Ｖｂ＝６Ｖ）である。

ノード「ａ」の電圧が０Ｖ（すなわち、Ｖａ＝０Ｖ）であり、およびノード「ｂ」の電圧が６Ｖ（すなわち、Ｖｂ＝６Ｖ）であるため、第３の電圧降下制御回路２４０の第３のＮＭＯＳトランジスタｎ３がターンオンされ、および第３の電圧降下制御回路２４０の第４のＮＭＯＳトランジスタｎ４がターンオフされる。この状況下では、ノード「ｃ」の電圧は０Ｖ（すなわち、Ｖｃ＝０Ｖ）であり、およびノード「ｄ」の電圧（Ｖｄ）は、第２の電圧降下制御回路２３０によって決まる。

また、ノード「ｂ」の電圧は６Ｖ（すなわち、Ｖｂ＝６Ｖ）であり、およびノード「ｃ」の電圧は０Ｖ（すなわち、Ｖｃ＝０Ｖ）であるため、第６のＰＭＯＳトランジスタｐ６がターンオンされ、および第５のＰＭＯＳトランジスタｐ５がターンオフされる。この状況下では、第２の電圧降下制御回路２３０の第１のバイアス電圧制御回路２３２の出力端子は、電圧（６Ｖ）を、第１のＮＭＯＳトランジスタｎ１のゲート端子（すなわち、Ｖｇ＝６Ｖ）へ出力することになる。その結果として、第１のＮＭＯＳトランジスタｎ１がターンオンされ、ノード「ｅ」の電圧が０Ｖ（すなわち、Ｖｅ＝０Ｖ）になる。

ノード「ｅ」の電圧が０Ｖ（すなわち、Ｖｅ＝０Ｖ）であり、第３のＰＭＯＳトランジスタｐ３のゲート端子と、第１の電圧降下制御回路２２０の第４のＰＭＯＳトランジスタｐ４とが基準電圧源Ｖｒｅｆ（９Ｖ）に接続されているため、反転出力端子ＯＵＴＢの電圧（すなわち、第３のＰＭＯＳトランジスタｐ３のソース電圧）は、９Ｖ＋｜ΔＶｐ｜に等しくなり、ここで、ΔＶｐは、ＰＭＯＳトランジスタｐ３のしきい値電圧である。

反転出力端子ＯＵＴＢの電圧が、９Ｖ＋｜ΔＶｐ｜に等しいため、第２のＰＭＯＳｐ２がターンオンされ、該出力端子の電圧が、高電圧源ＨＶの電圧振幅（１８Ｖ）に等しくなり、第１のＰＭＯＳトランジスタｐ１がターンオフされる。
該出力端子の電圧が１８Ｖであるため、第１の電圧降下制御回路２２０の第４のＰＭＯＳトランジスタｐ４がターンオンされ、ノード「ｆ」の電圧が１８Ｖ（すなわち、Ｖｆ＝１８Ｖ）になる。

ノード「ｆ」の電圧が１８Ｖ（すなわち、Ｖｆ＝１８Ｖ）であり、ノード「ａ」の電圧が０Ｖ（すなわち、Ｖａ＝０）であるため、第２のバイアス電圧制御回路２３４の第８のＰＭＯＳトランジスタｐ８がターンオフされる。この状況下では、第２のバイアス電圧制御回路２３４の出力端子は、電圧（９Ｖ＋｜ΔＶｐ｜）を、第２のＮＭＯＳトランジスタｎ２のゲート端子へ発する（すなわち、Ｖｇ＝９Ｖ＋｜ΔＶｐ｜）。その一方で、ノード「ｄ」の電圧は、９Ｖ（すなわち、Ｖｄ＝９Ｖ）に維持されている。

図２Ａおよび図２Ｂに示すように、上記電圧スイッチ回路は左右対称である。その結果、低論理レベル電圧（０Ｖ）が入力端子ＩＮに入力され、高論理レベル電圧（６Ｖ）が反転入力端子ＩＮＢに入力され、その動作は上述したものと同様である。この状況下では、出力端子ＯＵＴの電圧は、９Ｖ＋｜ΔＶｐ｜に等しく、反転出力端子ＯＵＴＢの電圧は、１８Ｖに等しくなる。

該ＰＭＯＳのしきい値電圧ΔＶｐが、−１Ｖであると仮定すると、高論理レベル電圧（６Ｖ）が入力端子ＩＮに入力された場合、出力端子ＯＵＴの電圧は、高電圧源ＨＶの電圧振幅（例えば、１８Ｖ）に等しくなる。それに対して、低論理レベル電圧（０Ｖ）が入力端子ＩＮに入力されると、出力端子ＯＵＴの電圧は、１０Ｖに等しくなる。
あるいは、いくつかの実施形態において、入力端子ＩＮと反転入力端子ＩＮＢとは、互いに置き換えることができる。その結果として、低論理レベル電圧（０Ｖ）が入力端子ＩＮに入力されると、出力端子ＯＵＴの電圧は、高電圧源ＨＶの電圧振幅（例えば、１８Ｖ）に等しくなる。それに対して、高論理レベル電圧（６Ｖ）が入力端子ＩＮに入力されると、出力端子ＯＵＴの電圧は、１０Ｖに等しくなる。

あるいは、いくつかの実施形態において、出力端子ＯＵＴと反転出力端子ＯＵＴＢとは、互いに置き換えることができる。その結果として、低論理レベル電圧（０Ｖ）が入力端子ＩＮに入力されると、出力端子ＯＵＴの電圧は、高電圧源ＨＶの電圧振幅（例えば、１８Ｖ）に等しくなる。それに対して、高論理レベル電圧（６Ｖ）が入力端子ＩＮに入力されると、出力端子ＯＵＴの電圧は、１０Ｖに等しくなる。

上記電圧スイッチ回路のバイアス電圧から、ＰＭＯＳトランジスタｐ１〜ｐ８は、いくつかの特定の状況において、高電圧ストレスに耐えることができることが分かる。その結果として、ＰＭＯＳトランジスタｐ１〜ｐ８は、標準的な論理回路製造プロセスに適合している低濃度ドープのＰＭＯＳトランジスタによって実施することができる。本発明の電圧スイッチ回路は、該論理回路製造プロセスによって製造することができるため、その製造コストは低減され、また、回路構成の複雑さは、単純化される。

本発明のバイアス電圧制御回路は、図１に示すような従来の第２の電圧スイッチ回路モジュールの回路スイッチ回路に適用してもよい。図３Ａは、本発明の別の実施形態による電圧スイッチ回路を示す模式的回路図である。図３Ａに示すように、該電圧スイッチ回路の出力端子ＯＵＴは、アレイバス信号ライン（Ａｒｒａｙ＿ｂｕｓ）に接続されている。また、入力電圧ＶＰＰは、復号ユニット３４０によって、該電圧スイッチ回路の出力端子ＯＵＴに選択的に供給される。

図３Ａに示すように、上記電圧スイッチ回路は、第１のＮＭＯＳトランジスタｎ１、第２のＮＭＯＳトランジスタｎ２、第３のＮＭＯＳトランジスタｎ３、第１のバイアス電圧制御回路３１０および第２のバイアス電圧制御回路３２０を備えている。
第１のバイアス電圧制御回路３１０は、第１のＰＭＯＳトランジスタｐ１および第２のＰＭＯＳトランジスタｐ２を備えている。第１のＰＭＯＳトランジスタｐ１において、そのソース端子は、第１のバイアス電圧制御回路３１０の入力端子として機能し、および上記電圧スイッチ回路の入力電圧ＩＮに接続され、そのゲート端子は、基準電圧源Ｖｒｅｆに接続され、その本体端子およびドレイン端子は互いに接続され、および第１のバイアス電圧制御回路３１０の出力電圧として機能する。第２のＰＭＯＳトランジスタｐ２においては、そのソース端子は、論理電圧源ＶＤＤに接続され、そのゲート端子は、第１のバイアス電圧制御回路３１０の制御端子として機能し、および該電圧スイッチ回路の出力端子ＯＵＴに接続され、その本体端子およびドレイン端子は互いに接続され、および第１のバイアス電圧制御回路３１０の出力電圧に接続されている。

第１のＮＭＯＳトランジスタｎ１において、そのドレイン端子は、上記電圧スイッチ回路の出力端子ＯＵＴに接続され、そのゲート端子は、第１のバイアス電圧制御回路３１０の出力端子に接続され、そのソース端子および本体端子は、ノード「ｂ」に接続されている。
第２のＮＭＯＳトランジスタｎ２においては、そのドレイン端子は、ノード「ｂ」に接続され、そのゲート端子は、論理電圧源ＶＤＤに接続され、そのソース端子および本体端子は、ノード「ａ」に接続されている。

第２のバイアス電圧制御回路３２０は、第３のＰＭＯＳトランジスタｐ３を備えている。第３のＰＭＯＳトランジスタｐ３において、そのソース端子および本体端子は、第２のバイアス電圧制御回路３２０の入力端子として機能し、および論理電圧源ＶＤＤまたは読み出し電圧源ＶＲに選択的に接続され、そのゲート端子は、第２のバイアス電圧制御回路３２０の制御端子として機能し、および上記電圧スイッチ回路の入力電圧ＩＮに接続され、そのドレイン端子は、第２のバイアス電圧制御回路３２０の出力端子として機能し、およびノード「ａ」に接続されている。

第３のＮＭＯＳトランジスタｎ３において、そのドレイン端子は、ノード「ａ」に接続され、そのゲート端子は、上記電圧スイッチ回路の入力電圧ＩＮに接続され、そのソース端子および本体端子は、接地端子に接続されている。
図３Ｂ〜図３Ｄは、異なる動作状態における図３Ａの電圧スイッチ回路のバイアス電圧を示す模式的回路図である。復号ユニット３４０によって供給される入力電圧ＶＰＰは１８Ｖであり、基準電圧源Ｖｒｅｆの電圧振幅は９Ｖであり、論理電圧源ＶＤＤの電圧振幅は６Ｖであり、読み出し電圧源ＶＲの電圧振幅は１．８Ｖである。これらの動作を以下でさらに詳細に説明する。

図３Ｂを参照されたい。第１の動作状態において、入力電圧ＶＰＰ（例えば、１８Ｖ）は、復号ユニット３４０によって、上記電圧スイッチ回路の出力端子ＯＵＴに供給され、および低論理レベル電圧（０Ｖ）は入力端子ＩＮに入力される。この状況下では、第２のバイアス電圧制御回路３２０が作動され、第３のＮＭＯＳトランジスタｎ３がターンオフされ、ノード「ａ」の電圧は６Ｖ（例えば、Ｖａ＝６Ｖ）となる。

ノード「ａ」の電圧が６Ｖ（例えば、Ｖａ＝６Ｖ）であり、第２のＮＭＯＳトランジスタｎ２のゲート端子が論理電圧源ＶＤＤ（例えば、６Ｖ）に接続されているため、第２のＮＭＯＳトランジスタｎ２がターンオフされ、ノード「ｂ」の電圧（Ｖｂ）は、第１のＮＭＯＳトランジスタｎ１のバイアス電圧によって決まる。
上記電圧スイッチ回路の出力端子ＯＵＴの電圧は１８Ｖ（すなわち、ＯＵＴ＝１８Ｖ）であり、低論理レベル電圧（０Ｖ）は入力端子ＩＮ（すなわち、ＩＮ＝０Ｖ）に入力されるため、第１のバイアス電圧制御回路３１０の第２のＰＭＯＳトランジスタｐ２がターンオフされる。この状況下では、第１のバイアス電圧制御回路３１０の出力端子は、電圧（９Ｖ＋｜ΔＶｐ｜）を、第１のＮＭＯＳトランジスタｎ１のゲート端子（すなわち、Ｖｇ＝９Ｖ＋｜ΔＶｐ｜）へ発する。その一方で、ノード「ｂ」の電圧は、９Ｖ（すなわち、Ｖｂ＝９Ｖ）に維持されている。

図３Ｃを参照されたい。第２の動作状態において、入力電圧ＶＰＰ（例えば、１８Ｖ）は、復号ユニット３４０によって、上記電圧スイッチ回路の出力端子ＯＵＴに供給されず、高論理レベル電圧（６Ｖ）が入力端子ＩＮに入力される。この状況下では、第２のバイアス電圧制御回路３２０が不作動にされ、第３のＮＭＯＳトランジスタｎ３がターンオンされ、ノード「ａ」の電圧が０Ｖ（例えば、Ｖａ＝０Ｖ）になる。

ノード「ａ」の電圧が０Ｖ（例えば、Ｖａ＝０Ｖ）であるため、第２のＮＭＯＳトランジスタｎ２がターンオンされる。その一方で、ノード「ｂ」の電圧は、０Ｖ（すなわち、Ｖｂ＝０Ｖ）である。
また、ノード「ｂ」の電圧が０Ｖであり（すなわち、Ｖｂ＝０Ｖ）、高論理レベル電圧（６Ｖ）が入力端子ＩＮに入力されるため、第２のＰＭＯＳトランジスタｐ２がターンオンされ、第１のＰＭＯＳトランジスタｐ１がターンオフされる。その一方で、第１のＰＭＯＳトランジスタｐ１の出力端子は、第１のＮＭＯＳトランジスタｎ１のゲート端子（すなわち、Ｖｂ＝６Ｖ）へ６Ｖを発する。その結果として、第１のＮＭＯＳトランジスタｎ１がターンオンされ、上記電圧スイッチ回路の出力端子ＯＵＴの電圧が０Ｖ（すなわち、ＯＵＴ＝０Ｖ）となる。

図３Ｄを参照されたい。第３の動作状態においては、入力電圧ＶＰＰ（例えば、１８Ｖ）は、復号ユニット３４０によって、上記電圧スイッチ回路の出力端子ＯＵＴに供給されず、低論理レベル電圧（０Ｖ）が入力端子ＩＮに入力され、第２のバイアス電圧制御回路３２０の入力端子が読み出し電圧源ＶＲ（例えば、１．８Ｖ）に接続されている。この状況下では、第２のバイアス電圧制御回路３２０が作動され、第３のＮＭＯＳトランジスタｎ３がターンオフされる。その一方で、ノード「ａ」の電圧が１．８Ｖ（すなわち、Ｖａ＝１．８Ｖ）になる。

ノード「ａ」の電圧が１．８Ｖ（すなわち、Ｖａ＝１．８Ｖ）であり、第２のＮＭＯＳトランジスタｎ２のゲート端子が論理電圧源ＶＤＤ（例えば、６Ｖ）に接続されているため、第２のＮＭＯＳトランジスタｎ２がターンオンされ、ノード「ｂ」の電圧が１．８Ｖ（すなわち、Ｖｂ＝１．８Ｖ）となる。
また、ノード「ｂ」の電圧が１．８Ｖ（すなわち、Ｖｂ＝１．８Ｖ）であり、低論理レベル電圧（０Ｖ）が入力端子ＩＮに入力されるため、第２のＰＭＯＳトランジスタｐ２がターンオンされ、第１のＰＭＯＳトランジスタｐ１がターンオフされる。その一方で、第１のＰＭＯＳトランジスタｐ１の出力端子は、第１のＮＭＯＳトランジスタｎ１のゲート端子（すなわち、Ｖｇ＝６Ｖ）に６Ｖを発する。その結果として、第１のＮＭＯＳトランジスタｎ１がターンオンされ、上記電圧スイッチ回路の出力端子ＯＵＴの電圧は、１．８Ｖ（すなわち、ＯＵＴ＝１．８Ｖ）となる。

図３Ｂ〜図３Ｄに示すような上記電圧スイッチ回路のバイアス電圧から、いくつかの特定の状況において、ＰＭＯＳトランジスタｐ１〜ｐ２は、高電圧ストレスに耐えることができることが分かる。その結果、ＰＭＯＳトランジスタｐ１〜ｐ２は、標準的な論理回路製造プロセスに適合する低濃度ドープのＰＭＯＳトランジスタによって実施することができる。本発明の電圧スイッチ回路は、該論理回路製造プロセスによって製造することができるため、その製造コストは低減され、および回路構成の複雑さは単純化される。

本発明を、現在、最も実用的であり、および好適な実施形態であると考えられることに関して記載してきたが、本発明は、開示されている実施形態に限定される必要はないことを理解すべきである。それどころか、すべての変更例および同様の構造を包含するように最も広い解釈と一致すべき添付クレームの趣旨および範囲に含まれる様々な変更例および同様の構成をカバーすることが意図されている。

本願は、２０１１年１０月１９日に出願された台湾特許出願第１００１３７９４４号の利益を主張し、その内容を参照によって本願明細書に組込まれる。

Claims (19)

1. 第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタを備える出力回路と、
   第３のＰＭＯＳトランジスタおよび第４のＰＭＯＳトランジスタを備える第１の電圧降下制御回路と、
   第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第１のバイアス電圧制御回路、および第２のバイアス電圧制御回路を備える第２の電圧降下制御回路と、
   第３のＮＭＯＳトランジスタおよび第４のＮＭＯＳトランジスタを備える第３の電圧降下制御回路と、
   第５のＮＭＯＳトランジスタ、第６のＮＭＯＳトランジスタ、第３のバイアス電圧制御回路、および第４のバイアス電圧制御回路を備える入力回路とを備える電圧スイッチ回路であって、
   前記出力回路の前記第１のＰＭＯＳトランジスタは、高電圧源に接続されたソース端子および本体端子、前記電圧スイッチ回路の反転出力端子に接続されたドレイン端子、および前記電圧スイッチ回路の出力端子に接続されたゲート端子を有し、前記第２のＰＭＯＳトランジスタは、前記高電圧源に接続されたソース端子および本体端子、前記電圧スイッチ回路の前記出力端子に接続されたドレイン端子、および前記電圧スイッチ回路の前記反転出力端子に接続されたゲート端子を有し、
   前記第１の電圧降下制御回路の前記第３のＰＭＯＳトランジスタは、前記高電圧源に接続された本体端子、前記反転出力端子に接続されたソース端子、ノードｅに接続されたドレイン端子、および基準電圧源に接続されたゲート端子を有し、前記第４のＰＭＯＳトランジスタは、前記高電圧源に接続された本体端子、前記出力端子に接続されたソース端子、ノードｆに接続されたドレイン端子、および前記基準電圧源に接続されたゲート端子を有し、
   前記第２の電圧降下制御回路の前記第１のＮＭＯＳトランジスタは、前記ノードｅと前記第１のバイアス電圧制御回路の制御端子とに接続されたドレイン端子、前記第１のバイアス電圧制御回路の出力端子に接続されたゲート端子、およびノードｃに接続された本体端子およびソース端子を有し、前記第２のＮＭＯＳトランジスタは、前記ノードｆと前記前記第２のバイアス電圧制御回路の制御端子とに接続されたドレイン端子、前記第２のバイアス電圧制御回路の出力端子に接続されたゲート端子、およびノードｄに接続された本体端子およびソース端子を有し、
   前記第３の電圧降下制御回路の前記第３のＮＭＯＳトランジスタは、前記ノードｃに接続されたドレイン端子、論理電圧源に接続されたゲート端子、およびノードａに接続された本体端子およびソース端子を有し、前記第４のＮＭＯＳトランジスタは、前記ノードｄに接続されたドレイン端子、前記論理電圧源に接続されたゲート端子、およびノードｂに接続された本体端子およびソース端子を有し、
   前記入力回路の前記第５のＮＭＯＳトランジスタは、前記ノードａと前記第３のバイアス電圧制御回路の出力端子とに接続されたドレイン端子、前記電圧スイッチ回路の入力端子に接続されたゲート端子、および接地端子に接続された本体端子およびソース端子を有し、前記第６のＮＭＯＳトランジスタは、前記ノードｂと前記第４のバイアス電圧制御回路の出力端子とに接続されたドレイン端子、前記電圧スイッチ回路の反転入力端子に接続されたゲート端子、および前記接地端子に接続された本体端子およびソース端子を有する、
   電圧スイッチ回路。
2. 前記高電圧源の電圧振幅は、前記基準電圧源の電圧振幅よりも高く、前記基準電圧源の電圧振幅は、前記論理電圧源の電圧振幅よりも高く、前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、前記第３のＰＭＯＳトランジスタおよび前記第４のＰＭＯＳトランジスタは、高電圧ストレスに耐える低濃度ドープのＰＭＯＳトランジスタである、請求項１に記載の電圧スイッチ回路。
3. 前記第１のバイアス電圧制御回路は、第５のＰＭＯＳトランジスタおよび第６のＰＭＯＳトランジスタを備え、
   前記第５のＰＭＯＳトランジスタは、前記第１のバイアス電圧制御回路の入力端子として機能し、および前記ノードｂに接続されたソース端子と、前記基準電圧源に接続されたゲート端子と、互いに接続され、および前記第１のバイアス電圧制御回路の出力端子として機能する本体端子およびドレイン端子とを有し、
   前記第６のＰＭＯＳトランジスタは、前記論理電圧源に接続されたソース端子と、前記第１のバイアス電圧制御回路の制御端子として機能し、および前記ノードｅに接続されたゲート端子と、互いに接続され、および前記第１のバイアス電圧制御回路の出力端子に接続された本体端子およびドレイン端子とを有し、
   前記第５のＰＭＯＳトランジスタおよび前記第６のＰＭＯＳトランジスタは、高電圧ストレスに耐える低濃度ドープのＰＭＯＳトランジスタである、請求項１に記載の電圧スイッチ回路。
4. 前記第２のバイアス電圧制御回路は、第７のＰＭＯＳトランジスタおよび第８のＰＭＯＳトランジスタを備え、
   前記第７のＰＭＯＳトランジスタは、前記第２のバイアス電圧制御回路の入力端子として機能し、および前記ノードａに接続されたソース端子と、前記基準電圧源に接続されたゲート端子と、互いに接続され、および前記第２のバイアス電圧制御回路の出力端子として機能する本体端子およびドレイン端子とを有し、
   前記第８のＰＭＯＳトランジスタは、前記論理電圧源に接続されたソース端子と、前記第２のバイアス電圧制御回路の制御端子として機能し、および前記ノードｆに接続されたゲート端子と、互いに接続され、および前記第２のバイアス電圧制御回路の出力端子に接続された本体端子およびドレイン端子とを有し、
   前記第７のＰＭＯＳトランジスタおよび前記第８のＰＭＯＳトランジスタは、高電圧ストレスに耐える低濃度ドープのＰＭＯＳトランジスタである、請求項１に記載の電圧スイッチ回路。
5. 前記第３のバイアス電圧制御回路は、第９のＰＭＯＳトランジスタを備え、
   前記第９のＰＭＯＳトランジスタは、前記第３のバイアス電圧制御回路の入力端子として機能し、および前記論理電圧源に接続されたソース端子および本体端子と、前記第３のバイアス電圧制御回路の制御端子として機能し、および前記電圧スイッチ回路の前記入力端子に接続されたゲート端子と、前記第３のバイアス電圧制御回路の出力端子として機能し、および前記ノードａに接続されたドレイン端子とを有する、請求項１に記載の電圧スイッチ回路。
6. 前記第４のバイアス電圧制御回路は、第１０のＰＭＯＳトランジスタを備え、
   前記第１０のＰＭＯＳトランジスタは、前記第４のバイアス電圧制御回路の入力端子として機能し、および前記論理電圧源に接続されたソース端子および本体端子と、前記第４のバイアス電圧制御回路の制御端子として機能し、および前記電圧スイッチ回路の前記反転入力端子に接続されたゲート端子と、前記第４のバイアス電圧制御回路の出力端子として機能し、および前記ノードｂに接続されたドレイン端子とを有する、請求項１に記載の電圧スイッチ回路。
7. 入力電圧が、復号ユニットによってアレイバス信号ラインに選択的に供給され、前記アレイバス信号ラインに接続された出力端子を有する電圧スイッチ回路であって、
   第１のＮＭＯＳトランジスタと、
   第１のバイアス電圧制御回路と、
   第２のＮＭＯＳトランジスタと、
   第２のバイアス電圧制御回路と、
   第３のＮＭＯＳトランジスタとを備え、
   前記第１のＮＭＯＳトランジスタのドレイン端子が、前記電圧スイッチ回路の前記出力端子に接続され、および前記第１のＮＭＯＳトランジスタのソース端子および本体端子がノードｂに接続され、
   前記第１のバイアス電圧制御回路の制御端子が、前記電圧スイッチ回路の出力端子に接続され、前記第１のバイアス電圧制御回路の入力端子が、前記電圧スイッチ回路の入力端子に接続され、および前記第１のバイアス電圧制御回路の出力端子が、前記第１のＮＭＯＳトランジスタのゲート端子に接続され、第１の動作状態において、前記ノードｂは、基準電圧を有するように前記第１のバイアス電圧制御回路によってバイアスが掛けられ、
   前記第２のＮＭＯＳトランジスタのドレイン端子が前記ノードｂに接続され、論理電圧源に接続された前記第２のＮＭＯＳトランジスタのゲート端子と、前記第２のＮＭＯＳトランジスタのソース端子および本体端子とがノードａに接続され、
   前記第２のバイアス電圧制御回路の制御端子が、前記電圧スイッチ回路の前記入力端子に接続され、前記第２のバイアス電圧制御回路の入力端子が、前記論理電圧源および読出し電圧源に選択的に接続され、および前記第２のバイアス電圧制御回路の出力端子が前記ノードａに接続され、
   前記第３のＮＭＯＳトランジスタのドレイン端子が前記ノードａに接続され、前記第３のＮＭＯＳトランジスタのゲート端子が、前記電圧スイッチ回路の前記入力端子に接続され、および前記第３のＮＭＯＳトランジスタのソース端子および本体端子が接地端子に接続される、電圧スイッチ回路。
8. 前記復号ユニットからの前記入力電圧の電圧振幅は、前記基準電圧源の電圧振幅よりも高く、前記基準電圧源の電圧振幅は、前記論理電圧源の電圧振幅よりも高く、前記論理電圧源の電圧振幅は、前記読出し電圧源の電圧振幅よりも高く、
   前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタは、高電圧ストレスに耐える低濃度ドープのＰＭＯＳトランジスタである、請求項７に記載の電圧スイッチ回路。
9. 前記第１のバイアス電圧制御回路は、第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタを備え、
   前記第１のＰＭＯＳトランジスタは、前記第１のバイアス電圧制御回路の前記入力端子として機能し、および前記電圧スイッチ回路の前記入力電圧に接続されたソース端子と、前記基準電圧源に接続されたゲート端子と、互いに接続され、および前記第１のバイアス電圧制御回路の前記出力電圧として機能する本体端子およびドレイン端子とを有し、
   前記第２のＰＭＯＳトランジスタは、前記論理電圧源に接続されたソース端子と、前記第１のバイアス電圧制御回路の前記制御端子として機能し、および前記電圧スイッチ回路の前記出力端子に接続されたゲート端子と、互いに接続され、および前記第１のバイアス電圧制御回路の前記出力電圧に接続された本体端子およびドレイン端子とを有する、請求項７に記載の電圧スイッチ回路。
10. 前記第２のバイアス電圧制御回路は、第３のＰＭＯＳトランジスタを備え、
    前記第３のＰＭＯＳトランジスタは、前記第２のバイアス電圧制御回路の前記入力端子として機能し、および前記論理電圧源または前記読み出し電圧源に選択的に接続されたソース端子および本体端子と、前記第２のバイアス電圧制御回路の前記制御端子として機能し、および前記電圧スイッチ回路の前記入力電圧に接続されたゲート端子と、前記第２のバイアス電圧制御回路の前記出力端子として機能し、および前記ノードａに接続されたドレイン端子とを有する、請求項７に記載の電圧スイッチ回路。
11. ノードａを有する第１の電圧降下経路と、ノードｂを有する第２の電圧降下経路とを有する電圧スイッチ回路であって、
    高電圧源に接続され、前記第１の電圧降下経路に接続された第１の出力端子と、前記第２の電圧降下経路に接続された第２の出力端子とを備える出力回路と、
    前記第１の出力端子と前記ノードａとの間に接続され、および前記第２の出力端子と前記ノードｂとの間に接続された複数の電圧降下制御回路と、
    前記ノードａおよび前記ノードｂに接続され、第１の入力端子および第２の入力端子を備える入力回路と、を備え、
    前記入力回路は、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、第１のバイアス電圧制御回路および第２のバイアス電圧制御回路を備え、前記第１のＮＭＯＳトランジスタは、前記ノードａと前記第１のバイアス電圧制御回路の出力端子とに接続されたドレイン端子、前記第１の入力端子に接続されたゲート端子、および接地端子に接続された本体端子およびソース端子を有し、前記第２のＮＭＯＳトランジスタは、前記ノードｂと前記第２のバイアス電圧制御回路の出力端子とに接続されたドレイン端子、前記第２の入力端子に接続されたゲート端子、および前記接地端子に接続された本体端子およびソース端子を有し、
    高論理電圧レベルが前記第１の入力端子に入力され、および低論理レベル電圧が前記第２の入力端子に入力されると、前記ノードａの電圧は、接地端子の電圧に等しくなり、中レベルの電圧が前記第１の出力端子から出力され、前記高論理レベル電圧が前記ノードｂから出力され、および前記第２の出力端子から出力された電圧が、前記高電圧源の電圧振幅に等しくなり、
    前記高電圧源の電圧振幅は、前記中レベルの電圧よりも高く、また、前記中レベルの電圧は、前記高論理レベル電圧よりも高い、電圧スイッチ回路。
12. 前記出力回路は、第１のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジスタを備え、
    前記第１のＰＭＯＳトランジスタは、前記高電圧源に接続されたソース端子および本体端子、前記第１の出力端子に接続されたドレイン端子、および前記第２の出力端子に接続されたゲート端子を有し、
    前記第２のＰＭＯＳトランジスタは、前記高電圧源に接続されたソース端子および本体端子を有し、ドレイン端子が前記第２の出力端子に接続され、および、前記第１の出力端子に接続されたゲート端子を有する、請求項１１に記載の電圧スイッチ回路。
13. 前記第１の電圧降下経路は、ノードｃおよびノードｅをさらに備え、前記第２の電圧降下経路は、ノードｄおよびノードｆをさらに備え、
    前記複数の電圧降下制御回路のうちの第１の電圧降下制御回路は、第３のＰＭＯＳトランジスタおよび第４のＰＭＯＳトランジスタを備え、
    前記第３のＰＭＯＳトランジスタは、前記高電圧源に接続された本体端子と、前記第１の出力端子に接続されたソース端子と、前記ノードｅに接続されたドレイン端子と、基準電圧源に接続されたゲート端子とを有し、
    前記第４のＰＭＯＳトランジスタは、前記高電圧源に接続された本体端子と、前記第２の出力端子に接続されたソース端子と、前記ノードｆに接続されたドレイン端子と、前記基準電圧源に接続されたゲート端子とを有し、
    前記基準電圧源の電圧振幅は、前記中レベルの電圧よりも低く、および前記基準電圧源の電圧振幅は、前記論理電圧源の電圧振幅よりも高く、
    前記第１のＰＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタ、前記第３のＰＭＯＳトランジスタおよび前記第４のＰＭＯＳトランジスタは、高電圧ストレスに耐える低濃度ドープのＰＭＯＳトランジスタである、請求項１１に記載の電圧スイッチ回路。
14. 前記複数の電圧降下制御回路のうちの第２の電圧降下制御回路は、第３のＮＭＯＳトランジスタ、第４のＮＭＯＳトランジスタ、第３のバイアス電圧制御回路および第４のバイアス電圧制御回路を備え、
    前記第３のＮＭＯＳトランジスタは、前記ノードｅと前記第３のバイアス電圧制御回路の制御端子とに接続されたドレイン端子、前記第３のバイアス電圧制御回路の出力端子に接続されたゲート端子、およびノードｃに接続された本体端子およびソース端子を有し、
    前記第４のＮＭＯＳトランジスタは、前記ノードｆと前記第４のバイアス電圧制御回路の制御端子とに接続されたドレイン端子、前記第４のバイアス電圧制御回路の出力端子に接続されたゲート端子、およびノードｄに接続された本体端子およびソース端子を有する、請求項１３に記載の電圧スイッチ回路。
15. 前記第３のバイアス電圧制御回路は、第５のＰＭＯＳトランジスタおよび第６のＰＭＯＳトランジスタを備え、
    前記第５のＰＭＯＳトランジスタは、前記第３のバイアス電圧制御回路の入力端子として機能し、および前記ノードｂに接続されたソース端子と、前記基準電圧源に接続されたゲート端子と、互いに接続され、および前記第３のバイアス電圧制御回路の出力端子として機能する本体端子およびドレイン端子とを有し、
    前記第６のＰＭＯＳトランジスタは、前記論理電圧源に接続されたソース端子と、前記第３のバイアス電圧制御回路の制御端子として機能し、および前記ノードｅに接続されたゲート端子と、互いに接続され、前記第３のバイアス電圧制御回路の前記出力端子に接続された本体端子およびドレイン端子とを有し、
    前記第５のＰＭＯＳトランジスタおよび前記第６のＰＭＯＳトランジスタは、高電圧ストレスに耐える低濃度ドープのＰＭＯＳトランジスタである、請求項１４に記載の電圧スイッチ回路。
16. 前記第４のバイアス電圧制御回路は、第７のＰＭＯＳトランジスタおよび第８のＰＭＯＳトランジスタを備え、
    前記第７のＰＭＯＳトランジスタは、前記第４のバイアス電圧制御回路の入力端子として機能し、および前記ノードａに接続されたソース端子と、前記基準電圧源に接続されたゲート端子と、互いに接続され、および前記第４のバイアス電圧制御回路の出力端子として機能する本体端子およびドレイン端子とを有し、
    前記第８のＰＭＯＳトランジスタは、前記論理電圧源に接続されたソース端子と、前記第４のバイアス電圧制御回路の制御端子として機能し、および前記ノードｆに接続されたゲート端子と、互いに接続され、および前記第４のバイアス電圧制御回路の前記出力端子に接続された本体端子およびドレイン端子とを有し、
    前記第７のＰＭＯＳトランジスタおよび前記第８のＰＭＯＳトランジスタは、高電圧ストレスに耐える低濃度ドープのＰＭＯＳトランジスタである、請求項１４に記載の電圧スイッチ回路。
17. 前記複数の電圧降下制御回路のうちの第３の電圧降下制御回路は、第５のＮＭＯＳトランジスタおよび第６のＮＭＯＳトランジスタを備え、
    前記第５のＮＭＯＳトランジスタは、前記ノードｃに接続されたドレイン端子と、前記論理電圧源に接続されたゲート端子と、前記ノードａに接続された本体端子およびソース端子とを有し、
    前記第６のＮＭＯＳトランジスタは、前記ノードｄに接続されたドレイン端子と、前記論理電圧源に接続されたゲート端子と、前記ノードｂに接続された本体端子およびソース端子とを有する、請求項１４に記載の電圧スイッチ回路。
18. 前記第１のバイアス電圧制御回路は、第９のＰＭＯＳトランジスタを備え、
    前記第９のＰＭＯＳトランジスタは、前記第１のバイアス電圧制御回路の入力端子として機能し、および前記論理電圧源に接続されたソース端子および本体端子と、前記第１のバイアス電圧制御回路の制御端子として機能し、および前記第１の入力端子に接続されたゲート端子と、前記第１のバイアス電圧制御回路の出力端子として機能し、および前記ノードａに接続されたドレイン端子とを有する、請求項１１に記載の電圧スイッチ回路。
19. 前記第２のバイアス電圧制御回路は、第１０のＰＭＯＳトランジスタを備え、
    前記第１０のＰＭＯＳトランジスタは、前記第２のバイアス電圧制御回路の入力端子として機能し、および前記論理電圧源に接続されたソース端子および本体端子と、前記第２のバイアス電圧制御回路の制御端子として機能し、および前記第２の入力端子に接続されたゲート端子と、前記第２のバイアス電圧制御回路の出力端子として機能し、および前記ノードｂに接続されたドレイン端子とを有する、請求項１１に記載の電圧スイッチ回路。

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