JPH10335990A - 入力回路 - Google Patents
入力回路Info
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- JPH10335990A JPH10335990A JP9143740A JP14374097A JPH10335990A JP H10335990 A JPH10335990 A JP H10335990A JP 9143740 A JP9143740 A JP 9143740A JP 14374097 A JP14374097 A JP 14374097A JP H10335990 A JPH10335990 A JP H10335990A
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Abstract
(57)【要約】
【課題】 入力電圧に対する出力電圧の関係がヒステリ
シス特性を持つ入力回路において、入力電圧の変化に伴
う貫通電流の増加を抑制する。 【解決手段】 入力部１１と入力部１２とは、異なるス
レッショルド電圧を持っている。入力電圧Ｖｉｎが変化
すると、例えば入力部１１が最初にそれを検出し、該入
力部１１の出力信号を選択していた選択回路１３の出力
信号Ｓ１３のレベルが変化する。この信号Ｓ１３のレベ
ル変化により、記憶回路１４から選択回路１３に与える
保持情報Ｓ１４が変化し、選択回路１３は入力部１２の
出力信号Ｓ１２を選択するようになる。入力部１２はこ
のとき入力電圧Ｖｉｎのレベル変化を検出しているで、
レベル変化後の入力電圧Ｖｉｎに対応する出力電圧Ｖｏ
ｕｔが、選択回路１３から出力される。
シス特性を持つ入力回路において、入力電圧の変化に伴
う貫通電流の増加を抑制する。 【解決手段】 入力部１１と入力部１２とは、異なるス
レッショルド電圧を持っている。入力電圧Ｖｉｎが変化
すると、例えば入力部１１が最初にそれを検出し、該入
力部１１の出力信号を選択していた選択回路１３の出力
信号Ｓ１３のレベルが変化する。この信号Ｓ１３のレベ
ル変化により、記憶回路１４から選択回路１３に与える
保持情報Ｓ１４が変化し、選択回路１３は入力部１２の
出力信号Ｓ１２を選択するようになる。入力部１２はこ
のとき入力電圧Ｖｉｎのレベル変化を検出しているで、
レベル変化後の入力電圧Ｖｉｎに対応する出力電圧Ｖｏ
ｕｔが、選択回路１３から出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路等
の入力回路に関するものである。
の入力回路に関するものである。
【０００２】
【従来の技術】図２は、従来の入力回路の一例を示す回
路図である。この入力回路は、シュミットトリガ回路で
あり、ソースが電源Ｖｄｄ１に接続されたＰチャネル型
ＭＯＳトランジスタ（以下、ＰＭＯＳという）１と、該
ＰＭＯＳ１のドレインにソースが接続されると共にドレ
インがノードＮ１に接続されたＰＭＯＳ２と、このノー
ドＮ１にドレインが接続されたＮチャネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）３と、該ＮＭＯＳ３
のソースにドレインが接続されると共にソースがグラン
ドＧＮＤに接続されたＮＭＯＳ４とを備えている。これ
らのＰＭＯＳ１，２及びＮＭＯＳ３，４のゲートには、
入力電圧Ｖｉｎを入力する入力端子ＩＮが共通に接続さ
れている。ノードＮ１は、出力端子ＯＵＴに接続される
と共に、ＰＭＯＳ５のゲートとＮＭＯＳ６のゲートとに
接続されている。ＰＭＯＳ５のソースはＰＭＯＳ１のド
レインに接続され、該ＰＭＯＳ５のドレインがグランド
ＧＮＤに接続されている。ＮＭＯＳ６のドレインは電源
Ｖｄｄ２に接続され、該ＮＭＯＳ６のソースがＮＭＯＳ
４のドレインに接続されている。次に、このシュミット
・トリガ回路の動作を説明する。
路図である。この入力回路は、シュミットトリガ回路で
あり、ソースが電源Ｖｄｄ１に接続されたＰチャネル型
ＭＯＳトランジスタ（以下、ＰＭＯＳという）１と、該
ＰＭＯＳ１のドレインにソースが接続されると共にドレ
インがノードＮ１に接続されたＰＭＯＳ２と、このノー
ドＮ１にドレインが接続されたＮチャネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）３と、該ＮＭＯＳ３
のソースにドレインが接続されると共にソースがグラン
ドＧＮＤに接続されたＮＭＯＳ４とを備えている。これ
らのＰＭＯＳ１，２及びＮＭＯＳ３，４のゲートには、
入力電圧Ｖｉｎを入力する入力端子ＩＮが共通に接続さ
れている。ノードＮ１は、出力端子ＯＵＴに接続される
と共に、ＰＭＯＳ５のゲートとＮＭＯＳ６のゲートとに
接続されている。ＰＭＯＳ５のソースはＰＭＯＳ１のド
レインに接続され、該ＰＭＯＳ５のドレインがグランド
ＧＮＤに接続されている。ＮＭＯＳ６のドレインは電源
Ｖｄｄ２に接続され、該ＮＭＯＳ６のソースがＮＭＯＳ
４のドレインに接続されている。次に、このシュミット
・トリガ回路の動作を説明する。
【０００３】入力端子ＩＮからの入力電圧Ｖｉｎのレベ
ルが“Ｌ”のとき、ＰＭＯＳ１，２がオン、及びＮＭＯ
Ｓ３，４がオフであり、ノードＮ１及び出力端子ＯＵＴ
は電源Ｖｄｄ１に接続されて“Ｈ”レベルになってい
る。このとき、ＰＭＯＳ５はオフしている。入力電圧Ｖ
ｉｎのレベルが“Ｌ”から“Ｈ”に上昇するとき、ＮＭ
ＯＳ３，４がオンし、ＮＭＯＳ６のソース電圧は出力電
圧Ｖｏｕｔの中間電圧になり、ゲート・ソース間に電位
差が生じてＮＭＯＳ６がオンする。ＮＭＯＳ６がオンす
ることにより、電源Ｖｄｄ２からＮＭＯＳ６及びＮＭＯ
Ｓ４を介して電流が流れる。この電流は、出力電圧Ｖｏ
ｕｔを“Ｌ”レベルにしないように働くので、ＮＭＯＳ
６がない場合に比べて、入力回路におけるスレッショル
ド電圧が高くなる。入力電圧Ｖｉｎが十分上昇してＰＭ
ＯＳ１，２がオフすると、ノードＮ１の電位が低くな
り、ＮＭＯＳ６がオフする。同様に、入力電圧Ｖｉｎが
“Ｈ”レベルから“Ｌ”レベルに変化するとき、ＰＭＯ
Ｓ１，２がオンし、ＰＭＯＳ５のソース電圧は出力電圧
Ｖｏｕｔの中間電圧になり、ゲート・ソース間に電位差
が生じてＰＭＯＳ５がオンする。ＰＭＯＳ５がオンする
ことにより、電源Ｖｄｄ１からＰＭＯＳ１及びＰＭＯＳ
５を介して電流が流れる。この電流は、出力電圧Ｖｏｕ
ｔを“Ｈ”レベルにしないように働くので、ＰＭＯＳ５
がない場合に比べて、入力回路におけるスレッショルド
電圧が低くなる。入力電圧Ｖｉｎが十分降下してＮＭＯ
Ｓ３，４がオフすると、ノードＮ１の電位が高くなり、
ＰＭＯＳ５がオフする。このように動作することで、ヒ
ステリシスを持つ伝達特性が得られる。
ルが“Ｌ”のとき、ＰＭＯＳ１，２がオン、及びＮＭＯ
Ｓ３，４がオフであり、ノードＮ１及び出力端子ＯＵＴ
は電源Ｖｄｄ１に接続されて“Ｈ”レベルになってい
る。このとき、ＰＭＯＳ５はオフしている。入力電圧Ｖ
ｉｎのレベルが“Ｌ”から“Ｈ”に上昇するとき、ＮＭ
ＯＳ３，４がオンし、ＮＭＯＳ６のソース電圧は出力電
圧Ｖｏｕｔの中間電圧になり、ゲート・ソース間に電位
差が生じてＮＭＯＳ６がオンする。ＮＭＯＳ６がオンす
ることにより、電源Ｖｄｄ２からＮＭＯＳ６及びＮＭＯ
Ｓ４を介して電流が流れる。この電流は、出力電圧Ｖｏ
ｕｔを“Ｌ”レベルにしないように働くので、ＮＭＯＳ
６がない場合に比べて、入力回路におけるスレッショル
ド電圧が高くなる。入力電圧Ｖｉｎが十分上昇してＰＭ
ＯＳ１，２がオフすると、ノードＮ１の電位が低くな
り、ＮＭＯＳ６がオフする。同様に、入力電圧Ｖｉｎが
“Ｈ”レベルから“Ｌ”レベルに変化するとき、ＰＭＯ
Ｓ１，２がオンし、ＰＭＯＳ５のソース電圧は出力電圧
Ｖｏｕｔの中間電圧になり、ゲート・ソース間に電位差
が生じてＰＭＯＳ５がオンする。ＰＭＯＳ５がオンする
ことにより、電源Ｖｄｄ１からＰＭＯＳ１及びＰＭＯＳ
５を介して電流が流れる。この電流は、出力電圧Ｖｏｕ
ｔを“Ｈ”レベルにしないように働くので、ＰＭＯＳ５
がない場合に比べて、入力回路におけるスレッショルド
電圧が低くなる。入力電圧Ｖｉｎが十分降下してＮＭＯ
Ｓ３，４がオフすると、ノードＮ１の電位が高くなり、
ＰＭＯＳ５がオフする。このように動作することで、ヒ
ステリシスを持つ伝達特性が得られる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
図２の入力回路では、次のような課題があった。ヒステ
リシスを伝達特性に持たせるために、ＰＭＯＳ５及びＮ
ＭＯＳ６を設け、該ＰＭＯＳ５及びＮＭＯＳ６に電流を
流している。これらの電流は、電源Ｖｄｄ１，２からグ
ランドＧＮＤへ流れる。即ち、貫通電流が増大するとい
う課題があった。
図２の入力回路では、次のような課題があった。ヒステ
リシスを伝達特性に持たせるために、ＰＭＯＳ５及びＮ
ＭＯＳ６を設け、該ＰＭＯＳ５及びＮＭＯＳ６に電流を
流している。これらの電流は、電源Ｖｄｄ１，２からグ
ランドＧＮＤへ流れる。即ち、貫通電流が増大するとい
う課題があった。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、入力電圧の立ち上が
る場合のレベル変化と立ち下がる場合のレベル変化とを
異なったスレッショルド電圧で検出し、該検出結果に応
じた二値の出力電圧を出力する入力回路において、次の
ような第１の入力部、第２の入力部、選択回路及び記憶
回路とを設けている。第１の入力部は、入力電圧のレベ
ルを第１のスレッショルド電圧で検出し、検出結果に対
応する論理レベルの信号を出力する機能を有している。
第２の入力部は、入力電圧のレベルを第１のスレッショ
ルド電圧とは異なる第２のスレッショルド電圧で検出
し、検出結果に対応する論理レベルの信号を出力する機
能を有している。選択回路は、第１の入力部の出力信号
または第２の入力部の出力信号を選択し、選択した信号
を出力電圧として出力するものである。記憶回路は、選
択回路が選択して出力する信号の論理レベルを保持し、
その保持情報を選択回路に与えるものである。そして、
選択回路は、保持情報の示す論理レベルに基づき第１の
入力部の出力信号または第２の入力部の出力信号を選択
する構成にしている。
に、本発明のうちの第１の発明は、入力電圧の立ち上が
る場合のレベル変化と立ち下がる場合のレベル変化とを
異なったスレッショルド電圧で検出し、該検出結果に応
じた二値の出力電圧を出力する入力回路において、次の
ような第１の入力部、第２の入力部、選択回路及び記憶
回路とを設けている。第１の入力部は、入力電圧のレベ
ルを第１のスレッショルド電圧で検出し、検出結果に対
応する論理レベルの信号を出力する機能を有している。
第２の入力部は、入力電圧のレベルを第１のスレッショ
ルド電圧とは異なる第２のスレッショルド電圧で検出
し、検出結果に対応する論理レベルの信号を出力する機
能を有している。選択回路は、第１の入力部の出力信号
または第２の入力部の出力信号を選択し、選択した信号
を出力電圧として出力するものである。記憶回路は、選
択回路が選択して出力する信号の論理レベルを保持し、
その保持情報を選択回路に与えるものである。そして、
選択回路は、保持情報の示す論理レベルに基づき第１の
入力部の出力信号または第２の入力部の出力信号を選択
する構成にしている。
【０００６】第２の発明は、入力回路において、次のよ
うな第１のリセットセットフリップフロップ（以下、Ｒ
Ｓ−ＦＦという）及び第２のＲＳ−ＦＦで構成してい
る。第１のＲＳ−ＦＦは、入力電圧をセット信号として
入力しこの入力電圧のレベルを第１のスレッショルド電
圧で検出し、入力電圧のレベル変化に応じた状態を設定
する第１のＮＡＮＤゲートと、第１のＮＡＮＤゲートに
襷掛け接続されると共にリセット信号を入力する第２の
ＮＡＮＤゲートとを有し、セットまたはリセット状態を
示す論理レベルを記憶して出力するものである。第２の
ＲＳ−ＦＦは、入力電圧をセット信号として入力しこの
入力電圧を第１のスレッショルド電圧とは異なる第２の
スレッショルド電圧で検出し、入力電圧のレベル変化に
応じた状態を設定する第１のＮＯＲゲートと、第１のＮ
ＯＲゲートに襷掛け接続されると共に第１のＲＳ−ＦＦ
の出力する論理レベルをリセット信号として入力する第
２のＮＯＲゲートとを有し、セットまたはリセット状態
を示す論理レベルを記憶しこの論理レベルを第１のＲＳ
−ＦＦに対するリセット信号として出力するものであ
る。そして、第１のＮＡＮＤゲート、第２のＮＡＮＤゲ
ート、第１のＮＯＲゲートまたは第２のＮＯＲゲートか
ら出力電圧を出力するようにしている。
うな第１のリセットセットフリップフロップ（以下、Ｒ
Ｓ−ＦＦという）及び第２のＲＳ−ＦＦで構成してい
る。第１のＲＳ−ＦＦは、入力電圧をセット信号として
入力しこの入力電圧のレベルを第１のスレッショルド電
圧で検出し、入力電圧のレベル変化に応じた状態を設定
する第１のＮＡＮＤゲートと、第１のＮＡＮＤゲートに
襷掛け接続されると共にリセット信号を入力する第２の
ＮＡＮＤゲートとを有し、セットまたはリセット状態を
示す論理レベルを記憶して出力するものである。第２の
ＲＳ−ＦＦは、入力電圧をセット信号として入力しこの
入力電圧を第１のスレッショルド電圧とは異なる第２の
スレッショルド電圧で検出し、入力電圧のレベル変化に
応じた状態を設定する第１のＮＯＲゲートと、第１のＮ
ＯＲゲートに襷掛け接続されると共に第１のＲＳ−ＦＦ
の出力する論理レベルをリセット信号として入力する第
２のＮＯＲゲートとを有し、セットまたはリセット状態
を示す論理レベルを記憶しこの論理レベルを第１のＲＳ
−ＦＦに対するリセット信号として出力するものであ
る。そして、第１のＮＡＮＤゲート、第２のＮＡＮＤゲ
ート、第１のＮＯＲゲートまたは第２のＮＯＲゲートか
ら出力電圧を出力するようにしている。
【０００７】第３の発明は、入力回路において、次のよ
うなＲＳ−ＦＦ及び第３のＮＡＮＤゲートで構成してい
る。ＲＳ−ＦＦは、入力電圧をセット信号として入力し
入力電圧のレベルを第１のスレッショルド電圧で判定
し、入力電圧のレベル変化に応じた状態を設定する第１
のＮＡＮＤゲートと、第１のＮＡＮＤゲートに襷掛け接
続されると共にリセット信号を入力する第２のＮＡＮＤ
ゲートとを有し、セットまたはリセット状態を示す論理
レベルを記憶して出力するものである。第３のＮＡＮＤ
ゲートは、ＲＳ−ＦＦが出力する論理レベルと入力電圧
とを入力し、該入力電圧に対しては第１のスレッショル
ド電圧とは異なる第２のスレッショルド電圧を用いてレ
ベルを検出すると共に該ＲＳ−ＦＦからの論理レベルと
その検出結果との論理を求めてリセット信号として出力
するものである。そして、第１のＮＡＮＤゲートまたは
第２のＮＡＮＤゲートから出力電圧を出力する構成にし
ている。第１の発明によれば、以上のように入力回路を
構成したので、選択回路は第１の入力部または第２の入
力部の出力信号を選択し、記憶回路は選択回路が選択し
ている方の信号の論理レベルに対応した保持情報を該選
択回路に与える。例えば、選択回路が第１の入力部の出
力信号を選択し、記憶回路がその第１の入力部の出力信
号の出力信号に対応する保持情報を選択回路に与えてい
るものとする。
うなＲＳ−ＦＦ及び第３のＮＡＮＤゲートで構成してい
る。ＲＳ−ＦＦは、入力電圧をセット信号として入力し
入力電圧のレベルを第１のスレッショルド電圧で判定
し、入力電圧のレベル変化に応じた状態を設定する第１
のＮＡＮＤゲートと、第１のＮＡＮＤゲートに襷掛け接
続されると共にリセット信号を入力する第２のＮＡＮＤ
ゲートとを有し、セットまたはリセット状態を示す論理
レベルを記憶して出力するものである。第３のＮＡＮＤ
ゲートは、ＲＳ−ＦＦが出力する論理レベルと入力電圧
とを入力し、該入力電圧に対しては第１のスレッショル
ド電圧とは異なる第２のスレッショルド電圧を用いてレ
ベルを検出すると共に該ＲＳ−ＦＦからの論理レベルと
その検出結果との論理を求めてリセット信号として出力
するものである。そして、第１のＮＡＮＤゲートまたは
第２のＮＡＮＤゲートから出力電圧を出力する構成にし
ている。第１の発明によれば、以上のように入力回路を
構成したので、選択回路は第１の入力部または第２の入
力部の出力信号を選択し、記憶回路は選択回路が選択し
ている方の信号の論理レベルに対応した保持情報を該選
択回路に与える。例えば、選択回路が第１の入力部の出
力信号を選択し、記憶回路がその第１の入力部の出力信
号の出力信号に対応する保持情報を選択回路に与えてい
るものとする。
【０００８】入力電圧のレベルが変化すると、第１のス
レッショルド電圧を用いる第１の入力部及び第２のスレ
ッショルド電圧を用いる第２の入力部によってそのレベ
ル変化が検出される。例えば、第１の入力部が最初にレ
ベル変化を検出すると、選択回路の出力信号のレベルが
変化し、記憶回路の保持情報が変化する。これにより、
選択回路の選択が変化し、第２の入力部の出力信号を選
択するようになる。このとき、第２の入力部が第２のス
レッショルド電圧でレベル変化を検出していれば、レベ
ル変化後の入力電圧に対応する出力電圧が出力される。
この状態から、入力電圧のレベルが逆方向に変化して第
２の入力部がレベル変化を検出すると、選択回路の出力
信号のレベルが変化し、記憶回路の保持情報が変化す
る。これにより、選択回路の選択が変化し、第１の入力
部の出力信号を選択するようになる。このとき、第１の
入力部が第１のスレッショルド電圧でレベル変化を検出
していれば、レベル変化後の入力電圧に対応する出力電
圧が出力される。第２の発明によれば、第１のスレッシ
ョルド電圧を用いる第１のＲＳ−ＦＦは、入力電圧をセ
ット信号すると共に、第２のＲＳ−ＦＦの出力信号をリ
セット信号としている。第２のスレッショルド電圧を用
いる第２のＲＳ−ＦＦは、入力電圧をセット信号すると
共に、第１のＲＳ−ＦＦの出力信号をリセット信号とし
ている。入力電圧のレベル変化に対する第２のスレッシ
ョルド電圧の検出によって、例えば、最初第２のＲＳ−
ＦＦの状態がリセットからセット状態に変化し、該第２
のＲＳ−ＦＦの出力信号によって、第１のＲＳ−ＦＦが
リセットされる。これにより、入力電圧のレベル変化に
応じた出力電圧が得られる。入力電圧のレベル変化の方
向が逆の場合には、入力電圧のレベル変化によって第１
のＲＳ−ＦＦの状態がリセットからセット状態に変化
し、該第１のＲＳ−ＦＦの出力信号によって、第２のＲ
Ｓ−ＦＦがリセットされる。これにより、入力電圧のレ
ベル変化に応じた出力電圧が得られる。
レッショルド電圧を用いる第１の入力部及び第２のスレ
ッショルド電圧を用いる第２の入力部によってそのレベ
ル変化が検出される。例えば、第１の入力部が最初にレ
ベル変化を検出すると、選択回路の出力信号のレベルが
変化し、記憶回路の保持情報が変化する。これにより、
選択回路の選択が変化し、第２の入力部の出力信号を選
択するようになる。このとき、第２の入力部が第２のス
レッショルド電圧でレベル変化を検出していれば、レベ
ル変化後の入力電圧に対応する出力電圧が出力される。
この状態から、入力電圧のレベルが逆方向に変化して第
２の入力部がレベル変化を検出すると、選択回路の出力
信号のレベルが変化し、記憶回路の保持情報が変化す
る。これにより、選択回路の選択が変化し、第１の入力
部の出力信号を選択するようになる。このとき、第１の
入力部が第１のスレッショルド電圧でレベル変化を検出
していれば、レベル変化後の入力電圧に対応する出力電
圧が出力される。第２の発明によれば、第１のスレッシ
ョルド電圧を用いる第１のＲＳ−ＦＦは、入力電圧をセ
ット信号すると共に、第２のＲＳ−ＦＦの出力信号をリ
セット信号としている。第２のスレッショルド電圧を用
いる第２のＲＳ−ＦＦは、入力電圧をセット信号すると
共に、第１のＲＳ−ＦＦの出力信号をリセット信号とし
ている。入力電圧のレベル変化に対する第２のスレッシ
ョルド電圧の検出によって、例えば、最初第２のＲＳ−
ＦＦの状態がリセットからセット状態に変化し、該第２
のＲＳ−ＦＦの出力信号によって、第１のＲＳ−ＦＦが
リセットされる。これにより、入力電圧のレベル変化に
応じた出力電圧が得られる。入力電圧のレベル変化の方
向が逆の場合には、入力電圧のレベル変化によって第１
のＲＳ−ＦＦの状態がリセットからセット状態に変化
し、該第１のＲＳ−ＦＦの出力信号によって、第２のＲ
Ｓ−ＦＦがリセットされる。これにより、入力電圧のレ
ベル変化に応じた出力電圧が得られる。
【０００９】第３の発明によれば、第１のスレッショル
ド電圧を用いるＲＳ−ＦＦは、入力電圧をセット信号す
ると共に、第３のＮＡＮＤゲートの出力信号をリセット
信号としている。第２のスレッショルド電圧を用いるそ
の第３のＮＡＮＤゲートは、入力電圧とＲＳ−ＦＦの出
力信号を入力として論理を求め、この論理をＲＳ−ＦＦ
のリセット信号としている。入力電圧のレベル変化に対
する第２のスレッショルド電圧の検出によって、例え
ば、最初第３のＮＡＮＤゲートの出力論理が変化し、Ｒ
Ｓ−ＦＦがリセットされる。これにより、入力電圧のレ
ベル変化に応じた出力電圧が得られる。入力電圧のレベ
ル変化の方向が逆の場合には、入力電圧のレベル変化に
よってＲＳ−ＦＦの状態がリセットからセット状態に変
化し、第３のＮＡＮＤゲートの出力論理が変化する。こ
れにより、入力電圧のレベル変化に応じた出力電圧が得
られる。従って、前記課題を解決できるのである。
ド電圧を用いるＲＳ−ＦＦは、入力電圧をセット信号す
ると共に、第３のＮＡＮＤゲートの出力信号をリセット
信号としている。第２のスレッショルド電圧を用いるそ
の第３のＮＡＮＤゲートは、入力電圧とＲＳ−ＦＦの出
力信号を入力として論理を求め、この論理をＲＳ−ＦＦ
のリセット信号としている。入力電圧のレベル変化に対
する第２のスレッショルド電圧の検出によって、例え
ば、最初第３のＮＡＮＤゲートの出力論理が変化し、Ｒ
Ｓ−ＦＦがリセットされる。これにより、入力電圧のレ
ベル変化に応じた出力電圧が得られる。入力電圧のレベ
ル変化の方向が逆の場合には、入力電圧のレベル変化に
よってＲＳ−ＦＦの状態がリセットからセット状態に変
化し、第３のＮＡＮＤゲートの出力論理が変化する。こ
れにより、入力電圧のレベル変化に応じた出力電圧が得
られる。従って、前記課題を解決できるのである。
【００１０】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す半導体集積回路
等の入力回路の構成ブロック図である。この入力回路
は、入力端子ＩＮに接続された第１の入力部１１及び第
２の入力部１２と、これら２つの入力部１１，１２の出
力側に接続された選択回路１３と、該選択回路１３の出
力する論理レベルを記憶する記憶回路１４とを備えてい
る。入力部１１は、入力端子ＩＮ上の入力電圧Ｖｉｎを
第１のスレッショルド電圧Ｖth1 で検出し、該検出結果
に対応する論理レベルの信号Ｓ１１を出力する回路であ
る。入力部１２は、入力端子ＩＮの入力電圧Ｖｉｎを第
１のスレッショルド電圧Ｖth1 とは異なる第２のスレッ
ショルド電圧Ｖth2 で検出し、この検出結果に対応する
論理レベルの信号Ｓ１２を出力する回路である。入力部
１１と１２とは論理的に同じ挙動を示すが、スレッショ
ルド電圧Ｖth1 は、スレッショルド電圧Ｖth2 に比べて
高く設定されている。選択回路１３は、入力部１１また
は１２が出力する信号を選択して出力するものである。
記憶回路１４は、選択回路１３の出力信号のレベルを保
持する機能を有すると共に、その保持情報を該選択回路
１３に与える機能を有している。選択回路１３は、記憶
回路１４からの保持情報Ｓ１４が“Ｈ”レベルを示すと
き、入力部１２の出力信号Ｓ１２を選択し、保持情報Ｓ
１４が“Ｌ”を示す場合には、入力部１１の出力信号Ｓ
１１を選択するようになっている。
等の入力回路の構成ブロック図である。この入力回路
は、入力端子ＩＮに接続された第１の入力部１１及び第
２の入力部１２と、これら２つの入力部１１，１２の出
力側に接続された選択回路１３と、該選択回路１３の出
力する論理レベルを記憶する記憶回路１４とを備えてい
る。入力部１１は、入力端子ＩＮ上の入力電圧Ｖｉｎを
第１のスレッショルド電圧Ｖth1 で検出し、該検出結果
に対応する論理レベルの信号Ｓ１１を出力する回路であ
る。入力部１２は、入力端子ＩＮの入力電圧Ｖｉｎを第
１のスレッショルド電圧Ｖth1 とは異なる第２のスレッ
ショルド電圧Ｖth2 で検出し、この検出結果に対応する
論理レベルの信号Ｓ１２を出力する回路である。入力部
１１と１２とは論理的に同じ挙動を示すが、スレッショ
ルド電圧Ｖth1 は、スレッショルド電圧Ｖth2 に比べて
高く設定されている。選択回路１３は、入力部１１また
は１２が出力する信号を選択して出力するものである。
記憶回路１４は、選択回路１３の出力信号のレベルを保
持する機能を有すると共に、その保持情報を該選択回路
１３に与える機能を有している。選択回路１３は、記憶
回路１４からの保持情報Ｓ１４が“Ｈ”レベルを示すと
き、入力部１２の出力信号Ｓ１２を選択し、保持情報Ｓ
１４が“Ｌ”を示す場合には、入力部１１の出力信号Ｓ
１１を選択するようになっている。
【００１１】図３は、図１の具体的回路例を示す回路図
である。入力部１１はバッファ１１ａで構成され、入力
部１２はバッファ１２ａで構成されている。選択回路１
３は、バッファ１１ａの出力信号を一方の入力端子に入
力する２入力ＮＡＮＤゲート１３ａと、バッファ１２ａ
の出力信号を一方の入力端子に入力する２入力ＮＡＮＤ
ゲート１３ｂと、これらＮＡＮＤゲート１３ａ，１３ｂ
の出力信号を入力とする２入力ＮＡＮＤゲート１３ｃと
を有している。このＮＡＮＤゲート１３ｃの出力端子
が、出力端子ＯＵＴに接続されるととも、記憶回路１４
に接続されている。記憶回路１４は、選択回路１３のＮ
ＡＮＤゲート１３ｃの出力端子が一方の入力端子に接続
された２入力ＮＡＮＤゲート１４ａと、そのＮＡＮＤゲ
ート１３ｃの出力信号の論理レベルを反転するインバー
タ１４ｂと、該ＮＡＮＤゲート１４ａの出力端子とイン
バータ１４ｂの出力端子とに２つの入力端子がそれぞれ
接続された２入力ＮＡＮＤゲート１４ｃとを有してい
る。ＮＡＮＤゲート１４ｃの出力端子が、ＮＡＮＤゲー
ト１４ａの他方の入力端子に接続され、これらＮＡＮＤ
ゲート１４ａ，１４ｃでＲＳ−ＦＦが構成されている。
ＮＡＮＤゲート１４ａの出力端子は、選択回路１３中の
ＮＡＮＤゲート１３ａの他方の入力端子に接続され、Ｎ
ＡＮＤゲート１４ｃの出力端子が、選択回路１３中のＮ
ＡＮＤゲート１３ｂの他方の入力端子に接続されてい
る。ＮＡＮＤゲート１４ａの出力とＮＡＮＤゲート１４
ｃの出力とが図１の保持情報Ｓ１４に対応する。
である。入力部１１はバッファ１１ａで構成され、入力
部１２はバッファ１２ａで構成されている。選択回路１
３は、バッファ１１ａの出力信号を一方の入力端子に入
力する２入力ＮＡＮＤゲート１３ａと、バッファ１２ａ
の出力信号を一方の入力端子に入力する２入力ＮＡＮＤ
ゲート１３ｂと、これらＮＡＮＤゲート１３ａ，１３ｂ
の出力信号を入力とする２入力ＮＡＮＤゲート１３ｃと
を有している。このＮＡＮＤゲート１３ｃの出力端子
が、出力端子ＯＵＴに接続されるととも、記憶回路１４
に接続されている。記憶回路１４は、選択回路１３のＮ
ＡＮＤゲート１３ｃの出力端子が一方の入力端子に接続
された２入力ＮＡＮＤゲート１４ａと、そのＮＡＮＤゲ
ート１３ｃの出力信号の論理レベルを反転するインバー
タ１４ｂと、該ＮＡＮＤゲート１４ａの出力端子とイン
バータ１４ｂの出力端子とに２つの入力端子がそれぞれ
接続された２入力ＮＡＮＤゲート１４ｃとを有してい
る。ＮＡＮＤゲート１４ｃの出力端子が、ＮＡＮＤゲー
ト１４ａの他方の入力端子に接続され、これらＮＡＮＤ
ゲート１４ａ，１４ｃでＲＳ−ＦＦが構成されている。
ＮＡＮＤゲート１４ａの出力端子は、選択回路１３中の
ＮＡＮＤゲート１３ａの他方の入力端子に接続され、Ｎ
ＡＮＤゲート１４ｃの出力端子が、選択回路１３中のＮ
ＡＮＤゲート１３ｂの他方の入力端子に接続されてい
る。ＮＡＮＤゲート１４ａの出力とＮＡＮＤゲート１４
ｃの出力とが図１の保持情報Ｓ１４に対応する。
【００１２】図４は、図３の動作を示すタイムチャート
であり、この図４を参照しつつ、図３の入力回路の動作
を説明する。初期状態として、入力端子ＩＮ上の入力電
圧Ｖｉｎが“Ｌ”レベル、及び出力端子ＯＵＴにおける
出力電圧Ｖｏｕｔが“Ｌ”レベルであり、記憶回路１４
には、“Ｌ”レベルが記憶されている場合を考える。こ
の状態では、記憶回路１４から選択回路１３に与える保
持情報Ｓ１４−１は“Ｌ”レベル、Ｓ１４−２は“Ｈ”
レベルなので、選択回路１３は入力部１１の出力信号Ｓ
１１を選択している。即ち、選択回路１３の出力信号Ｓ
１３は、信号Ｓ１１と同じ“Ｌ”レベルになっている。
入力電圧Ｖｉｎが“Ｌ”から“Ｈ”レベルに変化すると
き、入力部１１のスレッショルド電圧Ｖth1 によってそ
のレベル変化が検出され、該入力部１１の出力信号Ｓ１
１は“Ｈ”レベルに変化する。これに伴い、選択回路１
３の出力信号Ｓ１３（＝出力電圧Ｖｏｕｔ）が“Ｈ”レ
ベルに変化し、記憶回路１４には、“Ｈ”レベルが書き
込まれる。
であり、この図４を参照しつつ、図３の入力回路の動作
を説明する。初期状態として、入力端子ＩＮ上の入力電
圧Ｖｉｎが“Ｌ”レベル、及び出力端子ＯＵＴにおける
出力電圧Ｖｏｕｔが“Ｌ”レベルであり、記憶回路１４
には、“Ｌ”レベルが記憶されている場合を考える。こ
の状態では、記憶回路１４から選択回路１３に与える保
持情報Ｓ１４−１は“Ｌ”レベル、Ｓ１４−２は“Ｈ”
レベルなので、選択回路１３は入力部１１の出力信号Ｓ
１１を選択している。即ち、選択回路１３の出力信号Ｓ
１３は、信号Ｓ１１と同じ“Ｌ”レベルになっている。
入力電圧Ｖｉｎが“Ｌ”から“Ｈ”レベルに変化すると
き、入力部１１のスレッショルド電圧Ｖth1 によってそ
のレベル変化が検出され、該入力部１１の出力信号Ｓ１
１は“Ｈ”レベルに変化する。これに伴い、選択回路１
３の出力信号Ｓ１３（＝出力電圧Ｖｏｕｔ）が“Ｈ”レ
ベルに変化し、記憶回路１４には、“Ｈ”レベルが書き
込まれる。
【００１３】記憶回路１４の保持内容が“Ｈ”に変化す
ると、この記憶回路１４が出力する保持情報Ｓ１４−１
が“Ｈ”に変化する。この情報Ｓ１４−１の“Ｈ”への
変化により保持情報Ｓ１４−２が“Ｌ”に変化する。一
方、入力部１２は入力部１１に僅かに遅れて同じ論理動
作を行うので、保持情報Ｓ１４−１が“Ｈ”に変化した
ときには、入力部１２の出力信号Ｓ１２は“Ｈ”になっ
ている。そのため、保持情報Ｓ１４−１が“Ｈ”レベル
に変化することで、選択回路１３が選択の切り替えを行
って入力部１２の出力信号Ｓ１２を選択するようになっ
ても、出力電圧Ｖｏｕｔは変化せず“Ｈ”レベルのまま
変化しない。次に、入力電圧Ｖｉｎが“Ｈ”から“Ｌ”
レベルに変化する場合の動作を説明する。記憶回路１４
が“Ｈ”レベルを保持して“Ｈ”レベルの保持情報Ｓ１
４−１を出力している状態では、選択回路１３は入力部
１２の出力信号Ｓ１２を選択している。ここで、入力電
圧Ｖｉｎが“Ｈ”から“Ｌ”レベルに変化し始めると
き、入力電圧Ｖｉｎのレベル変化が入力部１２のスレッ
ショルド電圧Ｖth2 によって検出され、該入力部１２の
出力信号Ｓ１２は“Ｌ”レベルに変化する。これに伴
い、選択回路１３の出力信号Ｓ１３が“Ｌ”レベルに変
化し、記憶回路１４には“Ｌ”レベルが書き込まれる。
ると、この記憶回路１４が出力する保持情報Ｓ１４−１
が“Ｈ”に変化する。この情報Ｓ１４−１の“Ｈ”への
変化により保持情報Ｓ１４−２が“Ｌ”に変化する。一
方、入力部１２は入力部１１に僅かに遅れて同じ論理動
作を行うので、保持情報Ｓ１４−１が“Ｈ”に変化した
ときには、入力部１２の出力信号Ｓ１２は“Ｈ”になっ
ている。そのため、保持情報Ｓ１４−１が“Ｈ”レベル
に変化することで、選択回路１３が選択の切り替えを行
って入力部１２の出力信号Ｓ１２を選択するようになっ
ても、出力電圧Ｖｏｕｔは変化せず“Ｈ”レベルのまま
変化しない。次に、入力電圧Ｖｉｎが“Ｈ”から“Ｌ”
レベルに変化する場合の動作を説明する。記憶回路１４
が“Ｈ”レベルを保持して“Ｈ”レベルの保持情報Ｓ１
４−１を出力している状態では、選択回路１３は入力部
１２の出力信号Ｓ１２を選択している。ここで、入力電
圧Ｖｉｎが“Ｈ”から“Ｌ”レベルに変化し始めると
き、入力電圧Ｖｉｎのレベル変化が入力部１２のスレッ
ショルド電圧Ｖth2 によって検出され、該入力部１２の
出力信号Ｓ１２は“Ｌ”レベルに変化する。これに伴
い、選択回路１３の出力信号Ｓ１３が“Ｌ”レベルに変
化し、記憶回路１４には“Ｌ”レベルが書き込まれる。
【００１４】記憶回路１４の保持内容が“Ｌ”に変化す
ると、保持情報Ｓ１４−２が“Ｌ”に変化する。この情
報Ｓ１４−２の“Ｌ”への変化により、保持情報Ｓ１４
−１が“Ｈ”に変化する。一方、入力部１１は入力部１
２に僅かに遅れて同じ論理動作を行うので、保持情報Ｓ
１４−２が“Ｌ”に変化したときには、入力部１１の出
力信号Ｓ１１は“Ｌ”になっている。そのため、保持情
報Ｓ１４−２が“Ｌ”レベルに変化することで、選択回
路１３が選択の切り替えを行って入力部１１の出力信号
Ｓ１１を選択するようになっても、出力電圧Ｖｏｕｔは
“Ｌ”レベルのまま変化しない。即ち、入力電圧Ｖｉｎ
が“Ｌ”レベルから“Ｈ”レベルに変化するときには、
出力電圧Ｖｏｕｔが入力部１１のスレッショルド電圧Ｖ
th1 に基づいて変化し、入力電圧Ｖｉｎが“Ｈ”レベル
から“Ｌ”レベルに変化するときには、入力部１２のス
レッショルド電圧Ｖth2 に基づいて変化する。スレッシ
ョルド電圧Ｖth1はスレッショルド電圧Ｖth2 よりも高
く設定されてるので、ヒステリシス特性を持つ入力回路
が実現されている。以上のように、この第１の実施形態
の入力回路では、異なるスレッショルド電圧Ｖth1 ，Ｖ
th2 をそれぞれ持つ入力部１１，１２と、該入力部１
１，１２の出力信号Ｓ１１，Ｓ１２を選択する選択回路
１３と、出力電圧Ｖｏｕｔとなる該選択回路１３の出力
信号Ｓ１３の論理レベルを保持する記憶回路１４とを備
え、選択回路１３は、記憶回路１４からの保持情報Ｓ１
４に基づいて入力部１１，１２の出力信号Ｓ１１，Ｓ１
２を選択する構成にしたので、ヒステリシス特性を持つ
入力回路を論理的に実現でき、従来では必然的に発生し
た貫通電流の増加を抑えることができる。
ると、保持情報Ｓ１４−２が“Ｌ”に変化する。この情
報Ｓ１４−２の“Ｌ”への変化により、保持情報Ｓ１４
−１が“Ｈ”に変化する。一方、入力部１１は入力部１
２に僅かに遅れて同じ論理動作を行うので、保持情報Ｓ
１４−２が“Ｌ”に変化したときには、入力部１１の出
力信号Ｓ１１は“Ｌ”になっている。そのため、保持情
報Ｓ１４−２が“Ｌ”レベルに変化することで、選択回
路１３が選択の切り替えを行って入力部１１の出力信号
Ｓ１１を選択するようになっても、出力電圧Ｖｏｕｔは
“Ｌ”レベルのまま変化しない。即ち、入力電圧Ｖｉｎ
が“Ｌ”レベルから“Ｈ”レベルに変化するときには、
出力電圧Ｖｏｕｔが入力部１１のスレッショルド電圧Ｖ
th1 に基づいて変化し、入力電圧Ｖｉｎが“Ｈ”レベル
から“Ｌ”レベルに変化するときには、入力部１２のス
レッショルド電圧Ｖth2 に基づいて変化する。スレッシ
ョルド電圧Ｖth1はスレッショルド電圧Ｖth2 よりも高
く設定されてるので、ヒステリシス特性を持つ入力回路
が実現されている。以上のように、この第１の実施形態
の入力回路では、異なるスレッショルド電圧Ｖth1 ，Ｖ
th2 をそれぞれ持つ入力部１１，１２と、該入力部１
１，１２の出力信号Ｓ１１，Ｓ１２を選択する選択回路
１３と、出力電圧Ｖｏｕｔとなる該選択回路１３の出力
信号Ｓ１３の論理レベルを保持する記憶回路１４とを備
え、選択回路１３は、記憶回路１４からの保持情報Ｓ１
４に基づいて入力部１１，１２の出力信号Ｓ１１，Ｓ１
２を選択する構成にしたので、ヒステリシス特性を持つ
入力回路を論理的に実現でき、従来では必然的に発生し
た貫通電流の増加を抑えることができる。
【００１５】第２の実施形態 図５は、本発明の第２の実施形態を示す入力回路の回路
図である。この入力回路は、入力電圧Ｖｉｎをセット信
号として入力する第１のＲＳ−ＦＦ２１と第２のＲＳ−
ＦＦ２２とで構成されている。ＲＳ−ＦＦ２１は、一方
の入力端子が入力端子ＩＮに接続された第１の２入力Ｎ
ＡＮＤゲート２１ａを備えている。ＮＡＮＤゲート２１
ａの出力端子は、第２の２入力ＮＡＮＤゲート２１ｂの
一方の入力端子に接続され、該ＮＡＮＤゲート２１ｂの
出力端子がＮＡＮＤゲート２１ａの他方の入力端子に接
続されている。つまり、ＮＡＮＤゲート２１ａとＮＡＮ
Ｄゲート２１ｂとが襷掛け接続され、状態の保持が可能
になっている。ＲＳ−ＦＦ２２は、一方の入力端子が入
力端子ＩＮに接続された第１の２入力ＮＯＲゲート２２
ａを備えている。ＮＯＲゲート２２ａの出力端子は、第
２の２入力ＮＯＲゲート２２ｂの一方の入力端子に接続
され、該ＮＯＲゲート２２ｂの出力端子がＮＯＲゲート
２２ａの他方の入力端子に接続されている。つまり、Ｎ
ＯＲゲート２２ａとＮＯＲゲート２２ｂとが襷掛け接続
され、状態保持が可能になっている。
図である。この入力回路は、入力電圧Ｖｉｎをセット信
号として入力する第１のＲＳ−ＦＦ２１と第２のＲＳ−
ＦＦ２２とで構成されている。ＲＳ−ＦＦ２１は、一方
の入力端子が入力端子ＩＮに接続された第１の２入力Ｎ
ＡＮＤゲート２１ａを備えている。ＮＡＮＤゲート２１
ａの出力端子は、第２の２入力ＮＡＮＤゲート２１ｂの
一方の入力端子に接続され、該ＮＡＮＤゲート２１ｂの
出力端子がＮＡＮＤゲート２１ａの他方の入力端子に接
続されている。つまり、ＮＡＮＤゲート２１ａとＮＡＮ
Ｄゲート２１ｂとが襷掛け接続され、状態の保持が可能
になっている。ＲＳ−ＦＦ２２は、一方の入力端子が入
力端子ＩＮに接続された第１の２入力ＮＯＲゲート２２
ａを備えている。ＮＯＲゲート２２ａの出力端子は、第
２の２入力ＮＯＲゲート２２ｂの一方の入力端子に接続
され、該ＮＯＲゲート２２ｂの出力端子がＮＯＲゲート
２２ａの他方の入力端子に接続されている。つまり、Ｎ
ＯＲゲート２２ａとＮＯＲゲート２２ｂとが襷掛け接続
され、状態保持が可能になっている。
【００１６】ＲＳ−ＦＦ２２中のＮＯＲゲート２２ａの
出力端子が、ＲＳ−ＦＦ２１中のＮＡＮＤゲート２１ｂ
の他方の入力端子に接続され、ＲＳ−ＦＦ２１に対して
リセット信号を送るようになっている。ＲＳ−ＦＦ２１
中のＮＡＮＤゲート２１ａの出力端子が、ＮＯＲゲート
２２ｂの他方の入力端子に接続され、ＲＳ−ＦＦ２２に
対してリセット信号を送るようになっている。そして、
例えばＮＡＮＤゲート２１ｂの出力端子が、この入力回
路の出力端子ＯＵＴに接続され、該出力端子ＯＵＴから
出力電圧Ｖｏｕｔが出力されるようになっている。ＮＡ
ＮＤゲート２１ａは、第１の実施形態における入力部１
２と同様に第２のスレッショルド電圧Ｖth2 を用いて入
力電圧Ｖｉｎのレベル変化を検出するように作製されて
いる。ＮＯＲゲート２２ｂは、第１の実施形態の入力部
１１と同様に、第１のスレッショルド電圧Ｖth1 を用い
て入力電圧Ｖｉｎのレベル変化を検出するように作製さ
れている。スレッショルド電圧Ｖth１は、スレッショル
ド電圧Ｖth2 よりも高く設定されている。ＲＳ−ＦＦ２
１，２２が第１の実施形態における記憶回路１４に相当
し、該ＲＳ−ＦＦ２１，２２を構成するＮＡＮＤゲート
２１ａ，２１ｂ及びＮＯＲゲート２２ａ，２２ｂが、第
１の実施形態における選択回路１３に相当する動作を行
う。図６は、図５の動作を示すタイムチャートであり、
この図６を参照しつつ、図５の入力回路の動作を説明す
る。
出力端子が、ＲＳ−ＦＦ２１中のＮＡＮＤゲート２１ｂ
の他方の入力端子に接続され、ＲＳ−ＦＦ２１に対して
リセット信号を送るようになっている。ＲＳ−ＦＦ２１
中のＮＡＮＤゲート２１ａの出力端子が、ＮＯＲゲート
２２ｂの他方の入力端子に接続され、ＲＳ−ＦＦ２２に
対してリセット信号を送るようになっている。そして、
例えばＮＡＮＤゲート２１ｂの出力端子が、この入力回
路の出力端子ＯＵＴに接続され、該出力端子ＯＵＴから
出力電圧Ｖｏｕｔが出力されるようになっている。ＮＡ
ＮＤゲート２１ａは、第１の実施形態における入力部１
２と同様に第２のスレッショルド電圧Ｖth2 を用いて入
力電圧Ｖｉｎのレベル変化を検出するように作製されて
いる。ＮＯＲゲート２２ｂは、第１の実施形態の入力部
１１と同様に、第１のスレッショルド電圧Ｖth1 を用い
て入力電圧Ｖｉｎのレベル変化を検出するように作製さ
れている。スレッショルド電圧Ｖth１は、スレッショル
ド電圧Ｖth2 よりも高く設定されている。ＲＳ−ＦＦ２
１，２２が第１の実施形態における記憶回路１４に相当
し、該ＲＳ−ＦＦ２１，２２を構成するＮＡＮＤゲート
２１ａ，２１ｂ及びＮＯＲゲート２２ａ，２２ｂが、第
１の実施形態における選択回路１３に相当する動作を行
う。図６は、図５の動作を示すタイムチャートであり、
この図６を参照しつつ、図５の入力回路の動作を説明す
る。
【００１７】入力電圧Ｖｉｎが“Ｌ”レベルのとき、Ｎ
ＡＮＤゲート２１ａの出力信号Ｓ２１ａは“Ｈ”レベル
であり、ＮＯＲゲート２２ｂの出力信号Ｓ２２ｂは
“Ｌ”である。そのため、ＮＯＲゲート２２ａの出力信
号Ｓ２２ａは“Ｈ”であり、信号Ｓ２１ａ，Ｓ２２ａを
入力とするＮＡＮＤゲート２１ｂの出力信号Ｓ２１ｂは
“Ｌ”になっている。即ち、ＮＡＮＤゲート２１ａ，２
１ｂで構成されるＲＳ−ＦＦＦ２１は例えばセットされ
て、信号Ｓ２１ａが“Ｈ”の状態を保持している。これ
に対し、ＮＯＲゲート２２ａ，２２ｂで構成されるＲＳ
−ＦＦ２２はセットされて信号Ｓ２２ｂが“Ｌ”になっ
ている状態を保持していることになる。入力電圧Ｖｉｎ
のレベルが“Ｌ”から“Ｈ”に変化すると、ＮＡＮＤゲ
ート２１ａの出力信号Ｓ２１ａは、信号Ｓ２１ｂが
“Ｌ”を保持しているので、“Ｈ”のまま変化せず、Ｎ
ＯＲゲート２２ａの出力信号Ｓ２２ａのレベルが“Ｈ”
から“Ｌ”に変化する。ＮＡＮＤゲート２１ｂの出力信
号Ｓ２１ｂは、ＮＯＲゲート２２ａの出力信号Ｓ２２ａ
のレベルが変化することで、“Ｈ”レベルに変化する。
ＮＡＮＤゲート２１ａの出力信号Ｓ２１ａは、信号Ｓ２
１ｂが“Ｈ”、かつ、入力電圧Ｖｉｎが“Ｈ”になって
いることで、“Ｌ”レベルに変化する。ＮＯＲゲート２
２ｂの出力信号は、ＮＡＮＤゲート２１ａの出力信号Ｓ
２１が“Ｌ”レベル、かつ、ＮＯＲゲート２２ａの出力
信号Ｓ２２ａか“Ｌ”になることで、“Ｈ”レベルに変
化する。よって、ＲＳ−ＦＦ２１はリセットされて信号
２１ａが“Ｌ”になっている状態を保持し、ＲＳ−ＦＦ
２２は、信号Ｓ２２ｂが“Ｈ”になっている状態を保持
していることになる。
ＡＮＤゲート２１ａの出力信号Ｓ２１ａは“Ｈ”レベル
であり、ＮＯＲゲート２２ｂの出力信号Ｓ２２ｂは
“Ｌ”である。そのため、ＮＯＲゲート２２ａの出力信
号Ｓ２２ａは“Ｈ”であり、信号Ｓ２１ａ，Ｓ２２ａを
入力とするＮＡＮＤゲート２１ｂの出力信号Ｓ２１ｂは
“Ｌ”になっている。即ち、ＮＡＮＤゲート２１ａ，２
１ｂで構成されるＲＳ−ＦＦＦ２１は例えばセットされ
て、信号Ｓ２１ａが“Ｈ”の状態を保持している。これ
に対し、ＮＯＲゲート２２ａ，２２ｂで構成されるＲＳ
−ＦＦ２２はセットされて信号Ｓ２２ｂが“Ｌ”になっ
ている状態を保持していることになる。入力電圧Ｖｉｎ
のレベルが“Ｌ”から“Ｈ”に変化すると、ＮＡＮＤゲ
ート２１ａの出力信号Ｓ２１ａは、信号Ｓ２１ｂが
“Ｌ”を保持しているので、“Ｈ”のまま変化せず、Ｎ
ＯＲゲート２２ａの出力信号Ｓ２２ａのレベルが“Ｈ”
から“Ｌ”に変化する。ＮＡＮＤゲート２１ｂの出力信
号Ｓ２１ｂは、ＮＯＲゲート２２ａの出力信号Ｓ２２ａ
のレベルが変化することで、“Ｈ”レベルに変化する。
ＮＡＮＤゲート２１ａの出力信号Ｓ２１ａは、信号Ｓ２
１ｂが“Ｈ”、かつ、入力電圧Ｖｉｎが“Ｈ”になって
いることで、“Ｌ”レベルに変化する。ＮＯＲゲート２
２ｂの出力信号は、ＮＡＮＤゲート２１ａの出力信号Ｓ
２１が“Ｌ”レベル、かつ、ＮＯＲゲート２２ａの出力
信号Ｓ２２ａか“Ｌ”になることで、“Ｈ”レベルに変
化する。よって、ＲＳ−ＦＦ２１はリセットされて信号
２１ａが“Ｌ”になっている状態を保持し、ＲＳ−ＦＦ
２２は、信号Ｓ２２ｂが“Ｈ”になっている状態を保持
していることになる。
【００１８】入力電圧Ｖｉｎのレベルが“Ｈ”から
“Ｌ”に変化すると、ＮＯＲゲート２２ａの出力信号Ｓ
２２ａは、ＮＯＲゲート２２ｂの出力信号Ｓ２２ｂが
“Ｈ”に保持されているので“Ｌ”レベルのまま変化せ
ず、ＮＡＮＤゲート２１ａの出力信号Ｓ２１ａが“Ｌ”
レベルから“Ｈ”レベルに変化する。ＮＯＲゲート２２
ｂの出力信号Ｓ２２ｂは、信号Ｓ２１ａが“Ｈ”に変化
した後に“Ｌ”レベルに変化する。ＮＯＲゲート２２ａ
の出力信号Ｓ２２ａは、その信号Ｓ２２ｂが“Ｌ”で、
かつ入力電圧Ｖｉｎが“Ｌ”になっていることを受けて
“Ｈ”レベルになる。ＮＡＮＤゲート２１ｂの出力信号
Ｓ２１ｂは、信号Ｓ２１ａが“Ｈ”レベルで、かつ、信
号Ｓ２２ａが“Ｈ”レベルであるので“Ｌ”レベルにな
る。よって、ＲＳ−ＦＦ２１はセットされて、信号２１
ａが“Ｈ”になっている状態を保持し、ＲＳ−ＦＦ２２
はセットされて、信号Ｓ２２ｂが“Ｌ”になっている状
態を保持していることになる。
“Ｌ”に変化すると、ＮＯＲゲート２２ａの出力信号Ｓ
２２ａは、ＮＯＲゲート２２ｂの出力信号Ｓ２２ｂが
“Ｈ”に保持されているので“Ｌ”レベルのまま変化せ
ず、ＮＡＮＤゲート２１ａの出力信号Ｓ２１ａが“Ｌ”
レベルから“Ｈ”レベルに変化する。ＮＯＲゲート２２
ｂの出力信号Ｓ２２ｂは、信号Ｓ２１ａが“Ｈ”に変化
した後に“Ｌ”レベルに変化する。ＮＯＲゲート２２ａ
の出力信号Ｓ２２ａは、その信号Ｓ２２ｂが“Ｌ”で、
かつ入力電圧Ｖｉｎが“Ｌ”になっていることを受けて
“Ｈ”レベルになる。ＮＡＮＤゲート２１ｂの出力信号
Ｓ２１ｂは、信号Ｓ２１ａが“Ｈ”レベルで、かつ、信
号Ｓ２２ａが“Ｈ”レベルであるので“Ｌ”レベルにな
る。よって、ＲＳ−ＦＦ２１はセットされて、信号２１
ａが“Ｈ”になっている状態を保持し、ＲＳ−ＦＦ２２
はセットされて、信号Ｓ２２ｂが“Ｌ”になっている状
態を保持していることになる。
【００１９】即ち、入力電圧Ｖｉｎが“Ｌ”レベルから
“Ｈ”レベルに変化するときは、出力電圧Ｖｏｕｔにな
るＮＡＮＤゲート２１ｂのレベルが、ＮＯＲゲート２２
ｂのスレッショルド電圧Ｖth1 で設定されて変化し、入
力電圧Ｖｉｎが“Ｈ”レベルから“Ｌ”レベルに変化す
るときはＮＡＮＤゲート２１ａのスレッショルド電圧Ｖ
th2 で設定されて変化する。スレッショルド電圧Ｖth2
は、スレッショルド電圧Ｖth1 よりも低く設定されてい
るので、ヒステリシス特性を持つ入力回路が実現されて
いる。以上のように、この第２の実施形態の入力回路で
は、第１の実施形態と同様に、異なるスレッショルド電
圧Ｖth1 及びＶth2 を用いて入力Ｖｉｎのレベル変化を
検出し、入力電圧Ｖｉｎが“Ｌ”レベルから“Ｈ”レベ
ルに変化する場合と“Ｈ”レベルから“Ｌ”レベルに変
化する場合とで、検出したレベル変化の伝搬の経路が異
なるようにしたので、貫通電流の増加が抑制できる。ま
た、２個のＲＳ−ＦＦ２１，２２で構成したので、第１
の実施形態の図３の回路よりも少ないゲート数で入力回
路を実現できる。
“Ｈ”レベルに変化するときは、出力電圧Ｖｏｕｔにな
るＮＡＮＤゲート２１ｂのレベルが、ＮＯＲゲート２２
ｂのスレッショルド電圧Ｖth1 で設定されて変化し、入
力電圧Ｖｉｎが“Ｈ”レベルから“Ｌ”レベルに変化す
るときはＮＡＮＤゲート２１ａのスレッショルド電圧Ｖ
th2 で設定されて変化する。スレッショルド電圧Ｖth2
は、スレッショルド電圧Ｖth1 よりも低く設定されてい
るので、ヒステリシス特性を持つ入力回路が実現されて
いる。以上のように、この第２の実施形態の入力回路で
は、第１の実施形態と同様に、異なるスレッショルド電
圧Ｖth1 及びＶth2 を用いて入力Ｖｉｎのレベル変化を
検出し、入力電圧Ｖｉｎが“Ｌ”レベルから“Ｈ”レベ
ルに変化する場合と“Ｈ”レベルから“Ｌ”レベルに変
化する場合とで、検出したレベル変化の伝搬の経路が異
なるようにしたので、貫通電流の増加が抑制できる。ま
た、２個のＲＳ−ＦＦ２１，２２で構成したので、第１
の実施形態の図３の回路よりも少ないゲート数で入力回
路を実現できる。
【００２０】第３の実施形態 図７は、本発明の第３の実施形態を示す入力回路の回路
図である。この入力回路は、第１及び第２の実施形態に
比べてさらに簡素化された回路であり、入力電圧Ｖｉｎ
をセット信号として入力するＲＳ−ＦＦ３１と、該ＲＳ
−ＦＦ３１に対してリセット信号を与える２入力ＮＡＮ
Ｄゲート３２とで構成されている。ＲＳ−ＦＦ３１は、
一方の入力端子が入力端子ＩＮに接続された第１のＮＡ
ＮＤゲートである２入力ＮＡＮＤゲート３１ａと、該Ｎ
ＡＮＤゲート３１ａの出力端子が一方の入力端子に接続
された第２のＮＡＮＤゲートである２入力ＮＡＮＤゲー
ト３１ｂとを備えている。ＮＡＮＤゲート３１ｂの出力
端子がＮＡＮＤゲート３１ａの他方の入力端子に接続さ
れている。即ち、ＮＡＮＤゲート３１ａとＮＡＮＤゲー
ト３１ｂとは襷掛け接続され、状態の保持が可能になっ
ている。第３のＮＡＮＤゲートであるＮＡＮＤ３２の一
方の入力端子には、ＮＡＮＤゲート３１ａの出力端子が
接続され、他方の入力端子には入力端子ＩＮが接続され
ている。ＮＡＮＤゲート３２の出力端子が、ＮＡＮＤゲ
ート３１ｂの他方の入力端子に接続されている。例えば
ＮＡＮＤゲート３１ｂの出力端子が、この入力回路の出
力端子ＯＵＴに接続され、この出力端子ＯＵＴから出力
電圧Ｖｏｕｔが出力されるようになっている。
図である。この入力回路は、第１及び第２の実施形態に
比べてさらに簡素化された回路であり、入力電圧Ｖｉｎ
をセット信号として入力するＲＳ−ＦＦ３１と、該ＲＳ
−ＦＦ３１に対してリセット信号を与える２入力ＮＡＮ
Ｄゲート３２とで構成されている。ＲＳ−ＦＦ３１は、
一方の入力端子が入力端子ＩＮに接続された第１のＮＡ
ＮＤゲートである２入力ＮＡＮＤゲート３１ａと、該Ｎ
ＡＮＤゲート３１ａの出力端子が一方の入力端子に接続
された第２のＮＡＮＤゲートである２入力ＮＡＮＤゲー
ト３１ｂとを備えている。ＮＡＮＤゲート３１ｂの出力
端子がＮＡＮＤゲート３１ａの他方の入力端子に接続さ
れている。即ち、ＮＡＮＤゲート３１ａとＮＡＮＤゲー
ト３１ｂとは襷掛け接続され、状態の保持が可能になっ
ている。第３のＮＡＮＤゲートであるＮＡＮＤ３２の一
方の入力端子には、ＮＡＮＤゲート３１ａの出力端子が
接続され、他方の入力端子には入力端子ＩＮが接続され
ている。ＮＡＮＤゲート３２の出力端子が、ＮＡＮＤゲ
ート３１ｂの他方の入力端子に接続されている。例えば
ＮＡＮＤゲート３１ｂの出力端子が、この入力回路の出
力端子ＯＵＴに接続され、この出力端子ＯＵＴから出力
電圧Ｖｏｕｔが出力されるようになっている。
【００２１】ＮＡＮＤ３１ａは、第１の実施形態におけ
る入力部１２と同様に、第２のスレッショルド電圧Ｖ
th2 を用いて入力電圧Ｖｉｎのレベル変化を検出するよ
うに作製されている。ＮＡＮＤゲート３２は、第１の実
施形態の入力部１１と同様に、第１のスレッショルド電
圧Ｖth1 を用いて入力電圧Ｖｉｎのレベル変化を検出す
るよう作製されている。スレッショルド電圧Ｖth1 は、
スレッショルド電圧Ｖth 2 よりも高く設定されている。
ＲＳ−ＦＦ３１が第１の実施形態における記憶回路１４
に相当し、該ＲＳ−ＦＦ３１を構成するＮＡＮＤゲート
３１ａ，３１ｂ及びＮＡＮＤゲート３２が、第１の実施
形態における選択回路１３に相当する動作を行う。図８
は、図７の動作を示すタイムチャートであり、この図８
を参照しつつ、図７の入力回路の動作を説明する。入力
端子ＩＮに与えられる入力電圧Ｖｉｎのレベルが“Ｌ”
のとき、ＮＡＮＤゲート３１ａの出力信号Ｓ３１ａは
“Ｈ”レベルであり、ＮＡＮＤゲート３２の出力信号Ｓ
３２も“Ｈ”レベルになっている。ＮＡＮＤゲート３１
ｂは信号Ｓ３１ａと信号Ｓ３２とを入力しているので、
該ＮＡＮＤゲート３１ｂの出力信号Ｓ３１ｂは“Ｌ”レ
ベルである。このとき、ＲＳ−ＦＦ３１は例えばセット
されて、信号Ｓ３１ａが“Ｌ”レベルになっている状態
を保持している。
る入力部１２と同様に、第２のスレッショルド電圧Ｖ
th2 を用いて入力電圧Ｖｉｎのレベル変化を検出するよ
うに作製されている。ＮＡＮＤゲート３２は、第１の実
施形態の入力部１１と同様に、第１のスレッショルド電
圧Ｖth1 を用いて入力電圧Ｖｉｎのレベル変化を検出す
るよう作製されている。スレッショルド電圧Ｖth1 は、
スレッショルド電圧Ｖth 2 よりも高く設定されている。
ＲＳ−ＦＦ３１が第１の実施形態における記憶回路１４
に相当し、該ＲＳ−ＦＦ３１を構成するＮＡＮＤゲート
３１ａ，３１ｂ及びＮＡＮＤゲート３２が、第１の実施
形態における選択回路１３に相当する動作を行う。図８
は、図７の動作を示すタイムチャートであり、この図８
を参照しつつ、図７の入力回路の動作を説明する。入力
端子ＩＮに与えられる入力電圧Ｖｉｎのレベルが“Ｌ”
のとき、ＮＡＮＤゲート３１ａの出力信号Ｓ３１ａは
“Ｈ”レベルであり、ＮＡＮＤゲート３２の出力信号Ｓ
３２も“Ｈ”レベルになっている。ＮＡＮＤゲート３１
ｂは信号Ｓ３１ａと信号Ｓ３２とを入力しているので、
該ＮＡＮＤゲート３１ｂの出力信号Ｓ３１ｂは“Ｌ”レ
ベルである。このとき、ＲＳ−ＦＦ３１は例えばセット
されて、信号Ｓ３１ａが“Ｌ”レベルになっている状態
を保持している。
【００２２】入力電圧Ｖｉｎのレベルが、“Ｌ”から
“Ｈ”レベルに変化すると、ＮＡＮＤゲート３１ａは、
ＮＡＮＤゲート３１ｂの出力信号Ｓ３１ｂが“Ｌ”に保
持されているから変化せず、ＮＡＮＤゲート３２の出力
信号Ｓ３２はＮＡＮＤゲート３１ａの出力信号Ｓ３１ａ
が“Ｌ”レベルなので“Ｈ”レベルに変化する。ＮＡＮ
Ｄゲート３１ａの出力信号Ｓ３１ａは、ＮＡＮＤゲート
３２の出力信号Ｓ３２で、かつ、入力電圧Ｖｉｎが
“Ｌ”となったとき“Ｌ”レベルになる。ＮＡＮＤゲー
ト３２の出力信号Ｓ３２は、ＮＡＮＤゲート３１ａの出
力信号Ｓ３１ａが“Ｌ”レベルになった後に“Ｈ”レベ
ルに変化する。よって、ＲＳ−ＦＦ３１は、信号３１ａ
が“Ｌ”になっている状態を保持する。次に、入力電圧
Ｖｉｎのレベルが“Ｈ”から“Ｌ”に変化すると、ＮＡ
ＮＤゲート３２の出力信号Ｓ３２は“Ｈ”レベルのまま
であり、ＮＡＮＤゲート３１ａの出力信号は“Ｈ”レベ
ルに変化する。よって、ＮＡＮＤゲート３１ｂの出力信
号Ｓ３１ｂは、信号Ｓ３１ａが“Ｈ”レベルで、かつ、
信号Ｓ３２が“Ｈ”レベルになったので、“Ｌ”レベル
に変化する。よって、ＮＡＮＤゲート３１ａ，３１ｂで
構成されるＲＳ−ＦＦ３１は、信号Ｓ３１ａが“Ｈ”に
なっている状態を保持する。
“Ｈ”レベルに変化すると、ＮＡＮＤゲート３１ａは、
ＮＡＮＤゲート３１ｂの出力信号Ｓ３１ｂが“Ｌ”に保
持されているから変化せず、ＮＡＮＤゲート３２の出力
信号Ｓ３２はＮＡＮＤゲート３１ａの出力信号Ｓ３１ａ
が“Ｌ”レベルなので“Ｈ”レベルに変化する。ＮＡＮ
Ｄゲート３１ａの出力信号Ｓ３１ａは、ＮＡＮＤゲート
３２の出力信号Ｓ３２で、かつ、入力電圧Ｖｉｎが
“Ｌ”となったとき“Ｌ”レベルになる。ＮＡＮＤゲー
ト３２の出力信号Ｓ３２は、ＮＡＮＤゲート３１ａの出
力信号Ｓ３１ａが“Ｌ”レベルになった後に“Ｈ”レベ
ルに変化する。よって、ＲＳ−ＦＦ３１は、信号３１ａ
が“Ｌ”になっている状態を保持する。次に、入力電圧
Ｖｉｎのレベルが“Ｈ”から“Ｌ”に変化すると、ＮＡ
ＮＤゲート３２の出力信号Ｓ３２は“Ｈ”レベルのまま
であり、ＮＡＮＤゲート３１ａの出力信号は“Ｈ”レベ
ルに変化する。よって、ＮＡＮＤゲート３１ｂの出力信
号Ｓ３１ｂは、信号Ｓ３１ａが“Ｈ”レベルで、かつ、
信号Ｓ３２が“Ｈ”レベルになったので、“Ｌ”レベル
に変化する。よって、ＮＡＮＤゲート３１ａ，３１ｂで
構成されるＲＳ−ＦＦ３１は、信号Ｓ３１ａが“Ｈ”に
なっている状態を保持する。
【００２３】即ち、入力電圧Ｖｉｎが“Ｌ”から“Ｈ”
レベルに変化するときには、出力電圧ＶｏｕｔとなるＮ
ＡＮＤゲート３１ｂの出力信号Ｓ３１ｂは、ＮＡＮＤゲ
ート３２のスレッショルド電圧Ｖth1 で設定されて変化
し、入力電圧Ｖｉｎが“Ｈ”から“Ｌ”レベルに変化す
るときには、ＮＡＮＤゲート３１ａのスレッショルド電
圧Ｖth2 で設定されて変化する。スレッショルド電圧Ｖ
th2 は、スレッショルド電圧Ｖth1 よりも、低く設定さ
れているので、ヒステリシス特性を持つ入力回路が実現
されている。以上のように、この第３の実施形態では、
ＲＳ−ＦＦ３１とＮＡＮＤゲート３２とで構成し、第１
の実施形態と同様に、異なるスレッショルド電圧Ｖth1
及びＶth2 を用いて入力電圧Ｖｉｎのレベル変化を検出
し、入力電圧Ｖｉｎが“Ｌ”から“Ｈ”レベルに変化す
る場合と“Ｈ”から“Ｌ”レベルに変化する場合とで、
検出したレベル変化の伝搬の経路が異なるようにしたの
で、貫通電流の増加が抑制できる。また、第２の実施形
態よりも、さらにゲート数の少ない入力回路が実現でき
る。
レベルに変化するときには、出力電圧ＶｏｕｔとなるＮ
ＡＮＤゲート３１ｂの出力信号Ｓ３１ｂは、ＮＡＮＤゲ
ート３２のスレッショルド電圧Ｖth1 で設定されて変化
し、入力電圧Ｖｉｎが“Ｈ”から“Ｌ”レベルに変化す
るときには、ＮＡＮＤゲート３１ａのスレッショルド電
圧Ｖth2 で設定されて変化する。スレッショルド電圧Ｖ
th2 は、スレッショルド電圧Ｖth1 よりも、低く設定さ
れているので、ヒステリシス特性を持つ入力回路が実現
されている。以上のように、この第３の実施形態では、
ＲＳ−ＦＦ３１とＮＡＮＤゲート３２とで構成し、第１
の実施形態と同様に、異なるスレッショルド電圧Ｖth1
及びＶth2 を用いて入力電圧Ｖｉｎのレベル変化を検出
し、入力電圧Ｖｉｎが“Ｌ”から“Ｈ”レベルに変化す
る場合と“Ｈ”から“Ｌ”レベルに変化する場合とで、
検出したレベル変化の伝搬の経路が異なるようにしたの
で、貫通電流の増加が抑制できる。また、第２の実施形
態よりも、さらにゲート数の少ない入力回路が実現でき
る。
【００２４】そのうえ、入力電圧Ｖｉｎを入力するゲー
トを２入力ＮＡＮＤ３１ａ，３２で構成したので、各ゲ
ートをＭＯＳトランジスタで構成する場合、該ＭＯＳト
ランジスタが直列接続されるようになり、分圧によって
各ＭＯＳトランジスタに加わる電圧が緩和されるので、
ホットキャリアによる特性劣化に対して強い構造がとれ
る。さらに、入力端子ＩＮから出力端子ＯＵＴに至るレ
ベル変化の伝搬経路のゲート数が、入力電圧Ｖｉｎの立
ち上がりと立ち下がりとで等しくなっているので、この
立ち上がりと立ち下がりとで伝搬遅延時間を等しくでき
るという効果も期待できる。なお、本発明は、上記実施
形態に限定されず種々の変形が可能である。その変形例
としては、例えば次のようなものがある。
トを２入力ＮＡＮＤ３１ａ，３２で構成したので、各ゲ
ートをＭＯＳトランジスタで構成する場合、該ＭＯＳト
ランジスタが直列接続されるようになり、分圧によって
各ＭＯＳトランジスタに加わる電圧が緩和されるので、
ホットキャリアによる特性劣化に対して強い構造がとれ
る。さらに、入力端子ＩＮから出力端子ＯＵＴに至るレ
ベル変化の伝搬経路のゲート数が、入力電圧Ｖｉｎの立
ち上がりと立ち下がりとで等しくなっているので、この
立ち上がりと立ち下がりとで伝搬遅延時間を等しくでき
るという効果も期待できる。なお、本発明は、上記実施
形態に限定されず種々の変形が可能である。その変形例
としては、例えば次のようなものがある。
【００２５】（１） 第１〜第３の実施形態の入力回路
は、半導体集積回路装置の入力側に設ける入力回路を想
定しているが、入力電圧Ｖｉｎに対するマージンが大き
くできるので、半導体集積回路の内部回路に適用しても
よい。 （２） 第２及び第３の実施形態の図５及び図７では、
入力回路の基本構成を示しているが、伝搬遅延時間を調
整するための遅延素子を各伝搬経路に挿入してもよい。
また、各ＮＡＮＤゲートやＮＯＲゲートに、３入力以上
のＮＡＮＤゲートやＮＯＲゲートを採用し、適宜な制御
信号を入力するようにしてもよい。 （３） 第２及び第３の実施形態の入力回路では、ＮＡ
ＮＤゲート２１ｂ或いはＮＡＮＤゲート３１ｂから出力
電圧Ｖｏｕｔを出力する構成にしているが、後段回路の
用途によっては、他のゲートの出力信号を出力電圧Ｖｏ
ｕｔとして出力する構成にしてもよい。
は、半導体集積回路装置の入力側に設ける入力回路を想
定しているが、入力電圧Ｖｉｎに対するマージンが大き
くできるので、半導体集積回路の内部回路に適用しても
よい。 （２） 第２及び第３の実施形態の図５及び図７では、
入力回路の基本構成を示しているが、伝搬遅延時間を調
整するための遅延素子を各伝搬経路に挿入してもよい。
また、各ＮＡＮＤゲートやＮＯＲゲートに、３入力以上
のＮＡＮＤゲートやＮＯＲゲートを採用し、適宜な制御
信号を入力するようにしてもよい。 （３） 第２及び第３の実施形態の入力回路では、ＮＡ
ＮＤゲート２１ｂ或いはＮＡＮＤゲート３１ｂから出力
電圧Ｖｏｕｔを出力する構成にしているが、後段回路の
用途によっては、他のゲートの出力信号を出力電圧Ｖｏ
ｕｔとして出力する構成にしてもよい。
【００２６】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力電圧のレベルを第１のスレッショルド電
圧で検出する第１の入力部と、入力電圧のレベルを第２
のスレッショルド電圧で検出する第２の入力部と、第１
の入力部の出力信号または第２の入力部の出力信号を選
択する選択回路と、記憶回路とを備え、選択回路に記憶
回路の保持情報の示す論理レベルに基づき第１の入力部
の出力信号または第２の入力部の出力信号を選択する構
成にしたので、入力電圧のレベルの遷移に伴う貫通電流
の増加のない、ヒステリシス特性を持つ入力回路を実現
できる。第２の発明は、入力電圧のレベルを第１のスレ
ッショルド電圧で検出し、入力電圧のレベル変化に応じ
た状態を設定する第１のＮＡＮＤゲートと第２のＮＡＮ
Ｄゲートとを備えた第１のＲＳ−ＦＦと、該入力電圧を
第２のスレッショルド電圧で検出し、入力電圧のレベル
変化に応じた状態を設定する第１のＮＯＲゲートと第２
のＮＯＲゲートとを備えた第２のＲＳ−ＦＦとで構成
し、第１のＮＡＮＤゲート、第２のＮＡＮＤゲート、第
１のＮＯＲゲートまたは第２のＮＯＲゲートから出力電
圧を出力する構成にしたので、検出した入力電圧のレベ
ル変化に伴う論理変化の伝搬の経路が異なり、第１の発
明と同様に貫通電流の増加が抑制した入力回路を実現で
きると共に、第１の発明の入力回路よりも少ないゲート
数で入力回路を実現できる。
によれば、入力電圧のレベルを第１のスレッショルド電
圧で検出する第１の入力部と、入力電圧のレベルを第２
のスレッショルド電圧で検出する第２の入力部と、第１
の入力部の出力信号または第２の入力部の出力信号を選
択する選択回路と、記憶回路とを備え、選択回路に記憶
回路の保持情報の示す論理レベルに基づき第１の入力部
の出力信号または第２の入力部の出力信号を選択する構
成にしたので、入力電圧のレベルの遷移に伴う貫通電流
の増加のない、ヒステリシス特性を持つ入力回路を実現
できる。第２の発明は、入力電圧のレベルを第１のスレ
ッショルド電圧で検出し、入力電圧のレベル変化に応じ
た状態を設定する第１のＮＡＮＤゲートと第２のＮＡＮ
Ｄゲートとを備えた第１のＲＳ−ＦＦと、該入力電圧を
第２のスレッショルド電圧で検出し、入力電圧のレベル
変化に応じた状態を設定する第１のＮＯＲゲートと第２
のＮＯＲゲートとを備えた第２のＲＳ−ＦＦとで構成
し、第１のＮＡＮＤゲート、第２のＮＡＮＤゲート、第
１のＮＯＲゲートまたは第２のＮＯＲゲートから出力電
圧を出力する構成にしたので、検出した入力電圧のレベ
ル変化に伴う論理変化の伝搬の経路が異なり、第１の発
明と同様に貫通電流の増加が抑制した入力回路を実現で
きると共に、第１の発明の入力回路よりも少ないゲート
数で入力回路を実現できる。
【００２７】第３の発明によれば、入力電圧のレベルを
第１のスレッショルド電圧で判定し、該入力電圧のレベ
ル変化に応じた状態を設定する第１のＮＡＮＤゲートと
第２のＮＡＮＤゲートとを有するＲＳ−ＦＦと、入力電
圧に対して第２のスレッショルド電圧を用いてレベルを
検出すると共に該ＲＳ−ＦＦからの論理レベルと該検出
結果との論理を求めてＲＳ−ＦＦのリセット信号として
出力する第３のＮＡＮＤゲートとを備え、第１のＮＡＮ
Ｄゲートまたは第２のＮＡＮＤゲートから出力電圧を出
力する構成にしたので、異なる第１及び第２のスレッシ
ョルド電圧を用いて入力電圧のレベル変化を検出し、検
出したレベル変化の伝搬の経路が異なるようにしたの
で、入力電圧のレベルの遷移に伴う貫通電流の増加のな
い、ヒステリシス特性を持つ入力回路を実現できる。そ
のうえ、第１及び第２の発明よりも、さらにゲート数の
少ない入力回路が実現できる。
第１のスレッショルド電圧で判定し、該入力電圧のレベ
ル変化に応じた状態を設定する第１のＮＡＮＤゲートと
第２のＮＡＮＤゲートとを有するＲＳ−ＦＦと、入力電
圧に対して第２のスレッショルド電圧を用いてレベルを
検出すると共に該ＲＳ−ＦＦからの論理レベルと該検出
結果との論理を求めてＲＳ−ＦＦのリセット信号として
出力する第３のＮＡＮＤゲートとを備え、第１のＮＡＮ
Ｄゲートまたは第２のＮＡＮＤゲートから出力電圧を出
力する構成にしたので、異なる第１及び第２のスレッシ
ョルド電圧を用いて入力電圧のレベル変化を検出し、検
出したレベル変化の伝搬の経路が異なるようにしたの
で、入力電圧のレベルの遷移に伴う貫通電流の増加のな
い、ヒステリシス特性を持つ入力回路を実現できる。そ
のうえ、第１及び第２の発明よりも、さらにゲート数の
少ない入力回路が実現できる。
【図１】本発明の第１の実施形態を示す入力回路の構成
ブロック図である。
ブロック図である。
【図２】従来の入力回路の一例を示す回路図である。
【図３】図１の具体的回路例を示す回路図である。
【図４】図３の動作を示すタイムチャートである。
【図５】本発明の第２の実施形態を示す入力回路の回路
図である。
図である。
【図６】図５の動作を示すタイムチャートである。
【図７】本発明の第３の実施形態を示す入力回路の回路
図である。
図である。
【図８】図７の動作を示すタイムチャートである。
１１，１２ 第１及び第２の入
力部 １３ 選択回路 １４ 記憶回路 ２１，２２，３１ ＲＳ−ＦＦ ２１ａ，２１ｂ，３１ａ，３１ｂ 第１及び第２のＮ
ＡＮＤゲート ２２ａ，２２ｂ 第１及び第２のＮ
ＯＲゲート ３２ 第３のＮＡＮＤゲ
ート ＩＮ 入力端子 ＯＵＴ 出力端子 Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧
力部 １３ 選択回路 １４ 記憶回路 ２１，２２，３１ ＲＳ−ＦＦ ２１ａ，２１ｂ，３１ａ，３１ｂ 第１及び第２のＮ
ＡＮＤゲート ２２ａ，２２ｂ 第１及び第２のＮ
ＯＲゲート ３２ 第３のＮＡＮＤゲ
ート ＩＮ 入力端子 ＯＵＴ 出力端子 Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧
Claims (3)
- 【請求項１】 入力電圧の立ち上がる場合のレベル変化
と立ち下がる場合のレベル変化とを異なったスレッショ
ルド電圧で検出し、該検出結果に応じた二値の出力電圧
を出力する入力回路において、 前記入力電圧のレベルを第１のスレッショルド電圧で検
出し、該検出結果に対応する論理レベルの信号を出力す
る第１の入力部と、 前記入力電圧のレベルを前記第１のスレッショルド電圧
とは異なる第２のスレッショルド電圧で検出し、該検出
結果に対応する論理レベルの信号を出力する第２の入力
部と、 前記第１の入力部の出力信号または前記第２の入力部の
出力信号を選択し、該選択した信号を前記出力電圧とし
て出力する選択回路と、 前記選択回路が選択して出力する信号の論理レベルを保
持し、その保持情報を前記選択回路に与える記憶回路と
を備え、 前記選択回路は、前記保持情報の示す論理レベルに基づ
き前記第１の入力部の出力信号または前記第２の入力部
の出力信号を選択する構成にしたことを特徴とする入力
回路。 - 【請求項２】 入力電圧の立ち上がる場合のレベル変化
と立ち下がる場合のレベル変化とを異なったスレッショ
ルド電圧で検出し、該検出結果に応じた二値の出力電圧
を出力する入力回路において、 前記入力電圧をセット信号として入力し該入力電圧のレ
ベルを第１のスレッショルド電圧で検出し、該入力電圧
のレベル変化に応じた状態を設定する第１のＮＡＮＤゲ
ートと、該第１のＮＡＮＤゲートに襷掛け接続されると
共にリセット信号を入力する第２のＮＡＮＤゲートとを
有し、セットまたはリセット状態を示す論理レベルを記
憶して出力する第１のリセットセットフリップフロップ
と、 前記入力電圧をセット信号として入力し該入力電圧を前
記第１のスレッショルド電圧とは異なる第２のスレッシ
ョルド電圧で検出し、該入力電圧のレベル変化に応じた
状態を設定する第１のＮＯＲゲートと、該第１のＮＯＲ
ゲートに襷掛け接続されると共に前記第１のリセットセ
ットフリップフロップの出力する論理レベルをリセット
信号として入力する第２のＮＯＲゲートとを有し、セッ
トまたはリセット状態を示す論理レベルを記憶しこの論
理レベルを該第１のリセットセットフリップフロップに
対するリセット信号として出力する第２のリセットセッ
トフリップフロップとを備え、 前記第１のＮＡＮＤゲート、第２のＮＡＮＤゲート、第
１のＮＯＲゲートまたは第２のＮＯＲゲートから前記出
力電圧を出力する構成にしたことを特徴とする入力回
路。 - 【請求項３】 入力電圧の立ち上がる場合のレベル変化
と立ち下がる場合のレベル変化とを異なったスレッショ
ルド電圧で検出し、該検出結果に応じた二値の出力電圧
を出力する入力回路において、 前記入力電圧をセット信号として入力し該入力電圧のレ
ベルを第１のスレッショルド電圧で判定し、該入力電圧
のレベル変化に応じた状態を設定する第１のＮＡＮＤゲ
ートと、該第１のＮＡＮＤゲートに襷掛け接続されると
共にリセット信号を入力する第２のＮＡＮＤゲートとを
有し、セットまたはリセット状態を示す論理レベルを記
憶して出力するリセットセットフリップフロップと、 前記リセットセットフリップフロップが出力する論理レ
ベルと前記入力電圧とを入力し、該入力電圧に対しては
前記第１のスレッショルド電圧とは異なる第２のスレッ
ショルド電圧を用いてレベルを検出すると共に該リセッ
トセットフリップフロップからの論理レベルと該検出結
果との論理を求めて前記リセット信号として出力する第
３のＮＡＮＤゲートとを備え、 前記第１のＮＡＮＤゲートまたは第２のＮＡＮＤゲート
から前記出力電圧を出力する構成にしたことを特徴とす
る入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9143740A JPH10335990A (ja) | 1997-06-02 | 1997-06-02 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9143740A JPH10335990A (ja) | 1997-06-02 | 1997-06-02 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335990A true JPH10335990A (ja) | 1998-12-18 |
Family
ID=15345921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9143740A Withdrawn JPH10335990A (ja) | 1997-06-02 | 1997-06-02 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335990A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258717A (ja) * | 2009-04-23 | 2010-11-11 | Nippon Telegr & Teleph Corp <Ntt> | 閾値回路 |
| JP2012231458A (ja) * | 2011-04-11 | 2012-11-22 | Olympus Corp | クロック生成回路および撮像装置 |
-
1997
- 1997-06-02 JP JP9143740A patent/JPH10335990A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258717A (ja) * | 2009-04-23 | 2010-11-11 | Nippon Telegr & Teleph Corp <Ntt> | 閾値回路 |
| JP2012231458A (ja) * | 2011-04-11 | 2012-11-22 | Olympus Corp | クロック生成回路および撮像装置 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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